TWI509626B - 降低反射訊號的記憶體結構 - Google Patents

Description

降低反射訊號的記憶體結構

本發明是有關於一種降低反射訊號的記憶體結構，尤指一種可於處理單元配合各記憶體作訊號傳輸時，利用反射訊號吸收單元吸收相關之反射訊號，以降低訊號傳輸時之反射訊號，而達到使各記憶體可穩定運作之功效者。

按，一般習用之記憶體結構，通常係由一處理器、多數與處理器連接之記憶體、以及一設於各記憶體並接端前端之訊號反射器。

然，以上述之結構而言，仍無法有效降低訊號傳輸時之反射訊號，進而嚴重影響系統之整體運作；且以習用欲進行多記憶體之整合時(例如：將32位元之記憶體整合為64位元)，係將至少兩個晶片加以共接，而共接時係將多個記憶體之位址區與控制區加以連接，如此，不但會導致線路佈局之複雜度增加，更會大幅提高線路之佈局層數。

有鑑於此，本案之發明人特針對前述習用發明問題深入探討，並藉由多年從事相關產業之研發與製造經驗，積極尋求解決之道，經過長期努力之研究與發展，終於成功之開發出本發明「降低反射訊號的記憶體結構」，藉以改善習用之種種問題。

本發明之主要目之係在於，可於處理單元配合各記憶體作訊號傳 輸時，利用反射訊號吸收單元吸收相關之反射訊號，以降低訊號傳輸時之反射訊號，而達到使各記憶體可穩定運作之功效。

為達上述之目之，本發明係一種降低反射訊號的記憶體結構，其包含有：一處理單元；一與處理單元連接之總線路單元；多數與總線路單元連接之記憶體；以及一設於總線路單元末端處之反射訊號吸收單元。

於本發明之一實施例中，各記憶體係分別包含有與總線路單元連接之位址線路、命令線路及控制線路。

於本發明之一實施例中，各記憶體係分別單獨與總線路單元並接。

於本發明之一實施例中，各記憶體係設置於一晶片上而形成一記憶體晶片，而該記憶體晶片係與總線路單元連接。

於本發明之一實施例中，該總線路單元之前端處係可設置有另一反射訊號吸收單元。

於本發明之一實施例中，該反射訊號吸收單元係可為電阻。

於本發明之一實施例中，該處理單元、總線路單元、各記憶體及反射訊號吸收單元於進行電路佈局時，係於處理單元與總線路單元之間設有至少二位址/控制/命令區，而各記憶體則可分別設於各位址/控制/命令區兩側，且該總線路單元與各記憶體之間係設有接地區，並於該處理單元與各記憶體之間設有多數電源線。

1‧‧‧處理單元

2‧‧‧總線路單元

3‧‧‧記憶體

30‧‧‧記憶體晶片

31‧‧‧位址線路

32‧‧‧命令線路

33‧‧‧控制線路

4、4a‧‧‧反射訊號吸收單元

5‧‧‧位址/控制/命令區

6‧‧‧接地區

7‧‧‧電源線

第1圖，係本發明第一實施例之示意圖。

第2圖，係本發明第二實施例之示意圖。

第3圖，係本發明之電路佈局示意圖。

請參閱『第1圖』所示，係本發明第一實施例之示意圖。如圖所示：本發明係一種降低反射訊號的記憶體結構，其至少包含有一處理單元1、一總線路單元2、多數記憶體3以及一反射訊號吸收單元4所構成。

上述所提之處理單元1係作為各記憶體3之控制中心。

該總線路單元2係與處理單元1連接。

各記憶體3係與總線路單元2連接，而各記憶體3係分別包含有與總線路單元2連接之位址線路31、命令線路32及控制線路33，且各記憶體3係分別單獨與總線路單元2並接。

該反射訊號吸收單元4係設於總線路單元2之末端處，而該反射訊號吸收單元4係可為電阻。

當本發明於運用時，係可應用於DRAM、NAND、MRAM、NOR或SRAM等相關領域中，而於處理單元1配合各記憶體3之位址線路31、命令線路32及控制線路33作訊號傳輸時，係可利用反射訊號吸收單元4吸收相關之反射訊號，以降低訊號傳輸時之反射訊號，而達到使各記憶體3可穩定運作之功效。

請參閱『第2圖』所示，係本發明第二實施例之示意圖。如圖所示：本發明除上述第一實施例所提型態之外，更可為本第二實施例之型態，而其所不同之處係在於，各記憶體3係設置於一晶片 上而形成一記憶體晶片30，而該記憶體晶片30係與總線路單元2連接，且該總線路單元之前端與末端處係可分別設置有一反射訊號吸收單元4、4a；藉此，可於處理單元1配合記憶體晶片30之各記憶體3作訊號傳輸時，係可利用反射訊號吸收單元4、4a分別吸收相關之反射訊號，以降低訊號傳輸時之反射訊號，而達到使各記憶體3可穩定運作之功效。

請參閱『第3圖』所示，係本發明之電路佈局示意圖。如圖所示：當本發明之處理單元1、總線路單元2、各記憶體3及反射訊號吸收單元4於進行電路佈局時，係於處理單元1與總線路單元2之間設有至少二位址/控制/命令區5，而各記憶體3則可分別設於各位址/控制/命令區5兩側，且該總線路單元2與各記憶體3之間係設有接地區6，並於該處理單元1與各記憶體3之間設有多數電源線7；如此，當本發明作多記憶體3之整合時(例如：將32位元之記憶體整合為64位元)，可達到易於進行線路佈局以及減少佈局層數之效果。

綜上所述，本發明降低反射訊號的記憶體結構可有效改善習用之種種缺點，可於處理單元配合各記憶體作訊號傳輸時，利用反射訊號吸收單元吸收相關之反射訊號，以降低訊號傳輸時之反射訊號，而達到使各記憶體可穩定運作之功效；進而使本發明之產生能更進步、更實用、更符合消費者使用之所須，確已符合發明專利申請之要件，爰依法提出專利申請。

惟以上所述者，僅為本發明之較佳實施例而已，當不能以此限定本發明實施之範圍；故，凡依本發明申請專利範圍及發明說明書內容所作之簡單之等效變化與修飾，皆應仍屬本發明專利涵蓋之 範圍內。

1‧‧‧處理單元

2‧‧‧總線路單元

3‧‧‧記憶體

31‧‧‧位址線路

32‧‧‧命令線路

33‧‧‧控制線路

4‧‧‧反射訊號吸收單元

Claims (6)

1. 一種降低反射訊號的記憶體結構，其包括有：一處理單元；一總線路單元，係與處理單元連接；多數記憶體，係與總線路單元連接，而各記憶體係分別包含有與總線路單元連接之位址線路、命令線路及控制線路；以及一反射訊號吸收單元，係設於總線路單元之末端處。
2. 依申請專利範圍第1項所述之降低反射訊號的記憶體結構，其中，各記憶體係分別單獨與總線路單元並接。
3. 依申請專利範圍第1項所述之降低反射訊號的記憶體結構，其中，各記憶體係設置於一晶片上而形成一記憶體晶片，而該記憶體晶片係與總線路單元連接。
4. 依申請專利範圍第3項所述之降低反射訊號的記憶體結構，其中，該總線路單元之前端處係可設置有另一反射訊號吸收單元。
5. 依申請專利範圍第1或4項所述之降低反射訊號的記憶體結構，其中，該反射訊號吸收單元係可為電阻。
6. 依申請專利範圍第1項所述之降低反射訊號的記憶體結構，其中，該處理單元、總線路單元、各記憶體及反射訊號吸收單元於進行電路佈局時，係於處理單元與總線路單元之間設有至少二位址/控制/命令區，而各記憶體則可分別設於各位址/控制/命令區兩側，且該總線路單元與各記憶體之間係設有接地區，並於該處理單元與各記憶體之間設有多數電源線。