CN110718242A - 包括操作为多个通道的多个裸片的半导体装置 - Google Patents

包括操作为多个通道的多个裸片的半导体装置 Download PDF

Info

Publication number
CN110718242A
CN110718242A CN201811574741.5A CN201811574741A CN110718242A CN 110718242 A CN110718242 A CN 110718242A CN 201811574741 A CN201811574741 A CN 201811574741A CN 110718242 A CN110718242 A CN 110718242A
Authority
CN
China
Prior art keywords
pad
die
data
byte
channel
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201811574741.5A
Other languages
English (en)
Other versions
CN110718242B (zh
Inventor
任秀彬
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of CN110718242A publication Critical patent/CN110718242A/zh
Application granted granted Critical
Publication of CN110718242B publication Critical patent/CN110718242B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/52—Protection of memory contents; Detection of errors in memory contents
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0659—Command handling arrangements, e.g. command buffers, queues, command scheduling
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1048—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using arrangements adapted for a specific error detection or correction feature
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1068—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices in sector programmable memories, e.g. flash disk
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0604—Improving or facilitating administration, e.g. storage management
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0673—Single storage device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G11C29/24—Accessing extra cells, e.g. dummy cells or redundant cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G11C29/30—Accessing single arrays
    • G11C29/32—Serial access; Scan testing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0618—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/06181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • General Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Human Computer Interaction (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Quality & Reliability (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

本申请公开了包括操作为多个通道的多个裸片的半导体装置。一种半导体装置包括基板、第一裸片和第二裸片。所述基板包括第一通道的第一字节焊盘和第二字节焊盘以及第二通道的第一字节焊盘和第二字节焊盘。第一裸片的第一字节焊盘相应地耦接至第一通道的第一字节焊盘，第一裸片的第二字节焊盘相应地耦接至第一通道的第二字节焊盘。设置的第二裸片相对于第一裸片旋转180°。第二裸片的第一字节焊盘相应地耦接至第二通道的第二字节焊盘，并且第二裸片的第二字节焊盘相应地耦接至第二通道的第一字节焊盘。

Description

包括操作为多个通道的多个裸片的半导体装置
相关申请的交叉引用
本申请要求2018年7月13日向韩国知识产权局提交的申请号为10-2018-0081446的韩国专利申请的优先权，其全部内容通过引用合并于此，如同被全文阐述一样。
技术领域
本公开的各种实施例涉及一种集成电路技术，并且更具体而言，涉及一种半导体装置。
背景技术
半导体裸片在晶片上制造，并且切割的裸片被安装封装基板上并且被封装，从而制造为半导体装置。基板具有要耦接至裸片的基板焊盘，并且裸片具有耦接至基板焊盘的裸片焊盘。特定的基板焊盘设置在基板的预定位置上，并且特定的裸片焊盘设置在裸片的预定位置上。
可以将表示多个通道的多个裸片封装至单个封装体中，以改善半导体装置的存储容量和数据处理速度。然而，根据相同设计制造的多个裸片不能如制造那样层叠。这是因为封装基板的基板焊盘的布置和次序与半导体裸片的裸片焊盘的布置和次序不匹配。因此，为了将多个裸片封装至单个封装体中，相应裸片的设计和制造应该彼此区分。鉴于制造半导体装置的产量和成本，这可能作为一个缺点。
发明内容
在本公开的实施例中，一种半导体装置可以包括：基板，所述基板包括第一通道的第一字节焊盘、第二通道的第一字节焊盘、第一通道的第二字节焊盘以及第二通道的第二字节焊盘，其中，所述第一通道的第一字节焊盘和所述第二通道的第一字节焊盘顺序地设置在所述基板的第一侧上，以及其中，所述第一通道的第二字节焊盘和所述第二通道的第二字节焊盘顺序地设置在所述基板的与所述基板的第一侧相对的第二侧上。所述半导体装置还可以包括第一裸片，所述第一裸片包括所述第一裸片的第一字节焊盘和所述第一裸片的第二字节焊盘，其中，所述第一裸片的第一字节焊盘顺序地设置在所述第一裸片的第一侧上，并且所述第一裸片的第二字节焊盘顺序地设置在所述第一裸片的与所述第一裸片的第一侧相对的第二侧上，以及其中，所述第一裸片的第一字节焊盘相应地耦接至所述第一通道的第一字节焊盘，并且所述第一裸片的第二字节焊盘相应地耦接至所述第一通道的第二字节焊盘。所述半导体装置还可以包括第二裸片，所述第二裸片包括所述第二裸片的第一字节焊盘和所述第二裸片的第二字节焊盘，其中，设置的所述第二裸片相对于所述第一裸片实质上旋转180度，其中，所述第二裸片的第一字节焊盘顺序地设置在所述第二裸片的第一侧上，并且所述第二裸片的第二字节焊盘顺序地设置在所述第二裸片的与所述第二裸片的第一侧相对的第二侧上，以及其中，所述第二裸片的第一字节焊盘相应地耦接至所述第二通道的第二字节焊盘，并且所述第二裸片的第二字节焊盘相应地耦接至所述第二通道的第一字节焊盘。
在本公开的一个实施例中，一种半导体装置可以包括：基板、第一裸片和第二裸片。所述基板可以包括：第一通道的第一字节焊盘、第一通道的第二字节焊盘、第二通道的第一字节焊盘和第二通道的第二字节焊盘。所述第一裸片可以设置在所述基板上。所述第二裸片可以设置在所述基板上，其中，设置在所述基板上的所述第二裸片相对于设置在所述基板上的第一裸片实质上旋转180度。所述第二裸片的第一字节焊盘可以相应地耦接至所述第二通道的第二字节焊盘，并且所述第二裸片的第二字节焊盘可以相应地耦接至所述第二通道的第一字节焊盘。所述第二裸片可以被配置为基于经由所述第二通道的第二字节焊盘接收的控制信号来存储经由所述第二通道的第一字节焊盘接收的数据，并且被配置为基于经由第二通道的第一字节焊盘接收的控制信号来存储经由所述第二通道的第二字节焊盘接收的数据。
附图说明
图1示出了图示根据一个实施例的半导体系统的配置的图。
图2示出了图示根据一个实施例的半导体装置的配置的图。
图3示出了图示根据一个实施例的半导体装置的至少部分配置的图。
图4示出了图示根据一个实施例的数据掩蔽电路的配置的图。
图5示出了图示根据一个实施例的半导体装置的至少部分配置的图。
图6示出了图示根据一个实施例的边界扫描链和边界扫描单元的配置的图。
图7示出了图示根据一个实施例的供应商ID输出电路的配置的图。
图8示出了图示根据一个实施例的错误检测码(EDC)控制电路的配置的图。
图9示出了图示根据一个实施例的半导体装置的配置的图。
具体实施方式
以下通过各种实施例，参考所附附图来描述根据本公开的半导体装置。
图1示出了图示根据一个实施例的半导体系统1的配置的图。参见图1，半导体系统1可以包括外部装置110和半导体装置120。外部装置110可以提供半导体装置120操作所需的各种控制信号。外部装置110可以包括各种种类的装置。例如，外部装置110可以是主机装置，诸如中央处理单元(CPU)、图形处理单元(GPU)、多媒体处理器(MMP)、数字信号处理器、应用处理器(AP)、或存储器控制器。此外，外部装置110可以是被配置为测试半导体装置120的测试装置或测试设备。半导体装置120可以是存储装置，并且存储装置可以包括易失性存储装置和非易失性存储装置。易失性存储装置可以包括：静态随机存取存储器(静态RAM：SRAM)、动态RAM(DRAM)或同步DRAM(SDRAM)。非易失性存储装置可以包括：只读存储器(ROM)、可编程ROM(PROM)、电可擦除可编程ROM(EEPROM)、电可编程ROM(EPROM)、快闪存储器、相变RAM(PRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)、铁电RAM(FRAM)等。
可以在外部装置110和半导体装置120之间形成多个通道。外部装置110和半导体装置120可以经由多个通道独立地执行数据输入/输出操作。例如，多个通道可以包括第一通道和第二通道。外部装置110可以经由第一通道总线CHA和第二通道总线CHB耦接至半导体装置120。第一通道总线CHA和第二通道总线CHB可以是信号传输路径、链路或通道。第一通道总线CHA和第二通道总线CHB中的每一个可以包括：命令地址总线、时钟总线、数据总线等。命令地址总线和时钟总线可以是单向总线，并且数据总线可以是双向总线。半导体装置120可以耦接至第一通道总线CHA和第二通道总线CHB，并且可以独立地执行数据输入/输出操作。
半导体装置120可以包括第一裸片130和第二裸片140。第一裸片130和第二裸片140可以层叠在单个基板上，并且可以封装至单个封装体中以形成单个半导体装置。第一裸片130和第二裸片140可以根据相同的设计来制造并且可以具有相同的配置。第一裸片130可以耦接至第一通道总线CHA以形成第一通道，并且第二裸片140可以耦接至第二通道总线CHB以形成第二通道。第一裸片130可以耦接至第一通道总线CHA以执行数据输入/输出操作，并且第二裸片140可以耦接至第二通道总线CHB以执行数据输入/输出操作。第一裸片130和第二裸片140可以分别包括第一通道控制电路131和第二通道控制电路141。第一通道控制电路131可以生成通道选项信号CHOPT，以指示第一裸片130耦接至第一通道总线CHA并且正在操作。第二通道控制电路141可以生成通道选项信号CHOPT，以指示第二裸片140耦接至第二通道总线CHB并且正在操作。在一个实施例中，如所设置的第二裸片140可以相对于第一裸片130旋转180°。通道选项信号CHOPT可以包括关于第一裸片130和第二裸片140是否依照旋转来层叠的信息。从第一通道控制电路131输出的通道选项信号CHOPT和从第二通道控制电路141输出的通道选项信号CHOPT可以具有彼此相反的电平。例如，第一通道控制电路131耦接至第一电源电压节点，并且可以生成具有低电平的通道选项信号CHOPT。第二通道控制电路141耦接至第二电源电压节点，该第二电源电压节点具有比第一电源电压节点更高的电压电平，并且第二通道控制电路141可以生成具有高电平的通道选项信号CHOPT。
图2示出了图示根据一个实施例的半导体装置200的配置的图。参见图2，半导体装置200可以包括：基板201、第一裸片202和第二裸片203。基板201可以是封装基板或单个封装体的基板。基板201可以包括多个基板焊盘。基板201可以包括针对多个相应通道的多个基板焊盘，分别用于半导体装置200利用多个通道进行操作。例如，基板201可以包括第一通道的基板焊盘和第二通道的基板焊盘。基板201可以包括第一通道的第一字节焊盘210、第一通道的第二字节焊盘220、第二通道的第一字节焊盘230以及第二通道的第二字节焊盘240。第一通道的第一字节焊盘210、第二通道的第一字节焊盘230、第一通道的第二字节焊盘220以及第二通道的第二字节焊盘240中的每一个可以包括多个焊盘。第一通道的第一字节焊盘210和第二通道的第一字节焊盘230中的每一个可以顺序地设置在基板201的一侧。参见图2，第一通道的第一字节焊盘210和第二通道的第一字节焊盘230可以在基板201的上侧从左到右顺序地设置。第一通道的第二字节焊盘220和第二通道的第二字节焊盘240可以顺序地设置在与基板201的一侧相对的一侧。参见图2，第一通道的第二字节焊盘220和第二通道的第二字节焊盘240可以在基板201的下侧从左到右顺序地设置。
第一通道的第一字节焊盘210可以包括第一数据相关焊盘(DA1)211和第一命令地址焊盘(CA_UP)212。第一通道的第二字节焊盘220可以包括第二数据相关焊盘(DA2)221和第二命令地址焊盘(CA_DN)222。第二通道的第一字节焊盘230可以包括第一数据相关焊盘(DA1)231和第一命令地址焊盘(CA_UP)232。第二通道的第二字节焊盘240可以包括第二数据相关焊盘(DA2)241和第二命令地址焊盘(CA_DN)242。第一数据相关焊盘(DA1)211、第二数据相关焊盘(DA2)221、第一数据相关焊盘(DA1)231以及第二数据相关焊盘(DA2)241可以是被配置为传输直接用于数据输入/输出操作的数据和与所述数据相关的信号。例如，错误检测码信号、时钟信号、数据总线反相信号等可以经由第一数据相关焊盘(DA1)211、第二数据相关焊盘(DA2)221、第一数据相关焊盘(DA1)231以及第二数据相关焊盘(DA2)241传输。第一命令地址焊盘(CA_UP)212、第二命令地址焊盘(CA_DN)222、第一命令地址焊盘(CA_UP)232以及第二命令地址焊盘(CA_DN)242可以是被配置为传输用于控制数据输入/输出操作的命令地址信号的焊盘。如图2中所示，第一通道的第一数据相关焊盘(DA1)211和第二数据相关焊盘(DA2)221以及第二通道的第一数据相关焊盘(DA1)231和第二数据相关焊盘(DA2)241可以设置在基板201的外部。第一通道的第一命令地址焊盘(CA_UP)212和第二命令地址焊盘(CA_DN)222以及第二通道的第一命令地址焊盘(CA_UP)232和第二命令地址焊盘(CA_DN)242可以设置为在基板201的内部比第一数据相关焊盘(DA1)211、第二数据相关焊盘(DA2)221、第一数据相关焊盘(DA1)231和第二数据相关焊盘(DA2)241相对更远。第一通道的第一命令地址焊盘(CA_UP)212和第二命令地址焊盘(CA_DN)222以及第二通道的第一命令地址焊盘(CA_UP)232和第二命令地址焊盘(CA_DN)242可以设置为围绕基板201的中心。
第一裸片202和第二裸片203可以根据相同的设计来制造并且可以具有相同的配置。第一裸片202和第二裸片203可以经由多个通道操作。例如，第一裸片202可以经由第一通道操作，并且第二裸片203可以经由第二通道操作。第一裸片202和第二裸片203可以层叠在基板201上，以配置可经由两个通道操作的单个存储装置。第一裸片202可以包括第一字节焊盘250和第二字节焊盘260。第一字节焊盘250可以设置在第一裸片202的一侧，并且第二字节焊盘260可以设置在第一裸片202的相对侧。第一裸片202的第一字节焊盘250可以包括第一数据相关焊盘(DA1)251和第一命令地址焊盘(CA_UP)252。第一裸片202的第二字节焊盘260可以包括第二数据相关焊盘(DA2)261和第二命令地址焊盘(CA_DN)262。
第二裸片203可以具有与第一裸片202相同的配置。第二裸片203可以包括第一字节焊盘270和第二字节焊盘280。第一字节焊盘270可以设置在第二裸片203的一侧，并且第二字节焊盘280可以设置在与第二裸片203的一侧相对的一侧。第二裸片203的第一字节焊盘270可以包括第一数据相关焊盘(DA1)271和第一命令地址焊盘(CA_UP)272。第二裸片203的第二字节焊盘280可以包括第二数据相关焊盘(DA2)281和第二命令地址焊盘(CA_DN)282。
由于基板201的字节焊盘的布置，可能难以将第一裸片202和第二裸片203层叠或安装在相同方向上。如图2中所示，基板201的命令地址焊盘被挤在基板201的中心。因此，当第二裸片203以与第一裸片202相同的方向层叠时，第二通道的第一命令地址焊盘(CA_UP)232和第二命令地址焊盘(CA_DN)242与第二裸片203的第一数据相关焊盘(DA1)271和第二数据相关焊盘(DA2)281布置在一起，并且第二通道的第一数据相关焊盘(DA1)231和第二数据相关焊盘(DA2)241与第二裸片203的第一命令地址焊盘(CA_UP)272和第二命令地址焊盘(CA_DN)282布置在一起。在这种情况下，对于相同的功能，难以形成诸如焊盘之间的引线键合之类的电连接。即使在形成电连接时，由于电气路径之间的差异也难以精确地传输信号。根据本公开的实施例，第二裸片203可以在相对于第一裸片202相对实质上旋转180°的情况下层叠或安装在基板201上，如方位参考符号“F”所示。如图2中所示，当所层叠或安装的第二裸片203相对于基板201上的第一裸片202实质上旋转180°时，第二裸片203的第一命令地址焊盘(CA_UP)272可以面对第二通道的第二命令地址焊盘(CA_DN)242，第二裸片203的第一数据相关焊盘(DA1)271可以面对第二通道的第二数据相关焊盘(DA2)241，第二裸片203的第二命令地址焊盘(CA_DN)282可以面对第二通道的第一命令地址焊盘(CA_UP)232，以及第二裸片203的第二数据相关焊盘(DA2)281可以面对第二通道的第一数据相关焊盘(DA1)231。
参见图2，第一裸片202的第一数据相关焊盘(DA1)251可以耦接至第一通道的第一数据相关焊盘(DA1)211。第一裸片202的第一命令地址焊盘(CA_UP)252可以耦接至第一通道的第一命令地址焊盘(CA_UP)212。第一裸片202的第二数据相关焊盘(DA2)261可以耦接至第一通道的第二数据相关焊盘(DA2)221。第一裸片202的第二命令地址焊盘(CA_DN)262可以耦接至第一通道的第二命令地址焊盘(CA_DN)222。第二裸片203的第一数据相关焊盘(DA1)271可以耦接至第二通道的第二数据相关焊盘(DA2)241。第二裸片203的第二数据相关焊盘(DA2)281可以耦接至第二通道的第一数据相关焊盘(DA1)231。第二裸片203的第一命令地址焊盘(CA_UP)272可以耦接至第二通道的第一命令地址焊盘(CA_UP)232。第二裸片203的第二命令地址焊盘(CA_DN)282可以耦接至第二通道的第二命令地址焊盘(CA_DN)242。
图3示出图示根据一个实施例的半导体装置300的至少部分配置的图。参见图3，半导体装置300可以包括：基板301、第一裸片302和第二裸片303。半导体装置300可以实施为参照图2所述的半导体装置200。图3图示了第一通道的第一数据相关焊盘之中的数据焊盘(DQ1至DQ8)311，并且图示了第一通道的第二数据相关焊盘之中的数据焊盘(DQ9至DQ16)312。此外，图3图示了第二通道的第一数据相关焊盘之中的数据焊盘(DQ8至DQ1)313，并且图示了第二通道的第二数据相关焊盘之中的数据焊盘(DQ16至DQ9)314。此外，图3图示了第一裸片302的第一数据相关焊盘之中的数据焊盘(DQ1至DQ8)321，并且图示了第一裸片302的第二数据相关焊盘之中的数据焊盘(DQ9至DQ16)322。此外，图3图示了第二裸片303的第一数据相关焊盘之中的数据焊盘(DQ8至DQ1)331，并且图示了第二裸片303的第二数据相关焊盘之中的数据焊盘(DQ16至DQ9)332。如上所述，第一裸片302的数据焊盘(DQ1至DQ8)321可以耦接至第一通道的数据焊盘(DQ1至DQ8)311，并且第一裸片302的数据焊盘(DQ9至DQ16)322可以耦接至第一通道的数据焊盘(DQ9至DQ16)312。第二裸片303的数据焊盘(DQ8至DQ1)331可以耦接至第二通道的数据焊盘(DQ16至DQ9)314，并且第二裸片303的数据焊盘(DQ16至DQ9)332可以耦接至第二通道的数据焊盘(DQ8至DQ1)313。上述数据焊盘中的每一个可以具有8个焊盘以传输8个数据块。然而，这不限制本公开的范围。其它的实施例可以包括不同数量的焊盘以传输更多或更少的数据块。
参见图3，第一裸片302可以包括第一字节存储体323和第二字节存储体324。第一字节存储体323和第二字节存储体324中的每一个可以包括多个存储体。例如，第一字节存储体323和第二字节存储体324中的每一个可以包括4个存储体。第一字节存储体323可以包括第一存储体BANK1至第四存储体BANK4，并且第二字节存储体324可以包括第五存储体BANK5至第八存储体BANK8。第一字节存储体323可以耦接至数据焊盘(DQ1至DQ8)321，并且可以在其中存储经由数据焊盘(DQ1至DQ8)311和数据焊盘(DQ1至DQ8)321提供的数据。数据可以从第一字节存储体323经由数据焊盘(DQ1至DQ8)321输出至数据焊盘(DQ1至DQ8)311。第二字节存储体324可以耦接至数据焊盘(DQ9至DQ16)322，并且可以在其中存储经由数据焊盘(DQ9至DQ16)312和数据焊盘(DQ9至DQ16)322提供的数据。数据可以从第二字节存储体324经由数据焊盘(DQ9至DQ16)322输出至数据焊盘(DQ9至DQ16)312。经由第一通道的数据焊盘(DQ1至DQ8)311提供的第一数据至第八数据DQ<1:8>可以经由第一裸片302的数据焊盘(DQ1至DQ8)321传输至第一字节存储体323，并且可以存储在第一字节存储体323中。从第一字节存储体323输出的数据可以作为第一数据至第八数据DQ<1:8>、经由第一裸片302的数据焊盘(DQ1至DQ8)321传输至第一通道的数据焊盘(DQ1至DQ8)311。经由第一通道的数据焊盘(DQ9至DQ16)312提供的第九数据至第十六数据DQ<9:16>可以通过第一裸片302的数据焊盘(DQ9至DQ16)322传输至第二字节存储体324，并且可以存储在第二字节存储体324中。从第二字节存储体324输出的数据可以作为第九数据至第十六数据DQ<9:16>、经由第一裸片302的数据焊盘(DQ9至DQ16)322输出至第一通道的数据焊盘(DQ9至DQ16)312。
第二裸片303可以包括第一字节存储体333和第二字节存储体334。第一字节存储体333可以包括第一存储体BANK1至第四存储体BANK4，并且第二字节存储体334可以包括第五存储体BANK5至第八存储体BANK8。第一字节存储体333可以耦接至数据焊盘(DQ8至DQ1)331，并且可以在其中存储经由数据焊盘(DQ16至DQ9)314提供的数据。数据可以从第一字节存储体333经由数据焊盘(DQ8至DQ1)331输出至数据焊盘(DQ16至DQ9)314。第二字节存储体334可以耦接至数据焊盘(DQ16至DQ9)332，并且可以在其中存储经由数据焊盘(DQ8至DQ1)313提供的数据。数据可以从第二字节存储体334经由数据焊盘(DQ16至DQ9)332输出至数据焊盘(DQ8至DQ1)313。经由第二通道的数据焊盘(DQ8至DQ1)313提供的第一数据至第八数据DQ<8:1>可以经由第二裸片303的数据焊盘(DQ16至DQ9)332传输至第二字节存储体334，并且可以存储在第二字节存储体334中。从第二字节存储体334输出的数据可以作为第一数据至第八数据DQ<8:1>、经由第二裸片303的数据焊盘(DQ16至DQ9)332传输至第二通道的数据焊盘(DQ8至DQ1)313。经由第二通道的数据焊盘(DQ16至DQ9)314提供的第九数据至第十六数据DQ<16:9>可以经由第二裸片303的数据焊盘(DQ8至DQ1)331传输至第一字节存储体333，并且可以存储在第一字节存储体333中。从第一字节存储体333输出的数据可以作为第九数据至第十六数据DQ<16:9>、经由第二裸片303的数据焊盘(DQ8至DQ1)331输出至第二通道的数据焊盘(DQ16至DQ9)314。
第二裸片303可以经由数据焊盘(DQ16至DQ9)332接收经由第二通道的数据焊盘(DQ8至DQ1)313提供的第一数据至第八数据DQ<8:1>以作为第九数据至第十六数据，并且可以将第九数据至第十六数据存储在第二字节存储体334中。第二裸片303将从第二字节存储体334输出的数据作为第一数据至第八数据DQ<8:1>输出至第二通道的数据焊盘(DQ8至DQ1)313。第二裸片303可以经由数据焊盘(DQ8至DQ1)331接收经由第二通道的数据焊盘(DQ16至DQ9)314提供的第九数据至第十六数据DQ<16:9>以作为第一数据至第八数据，并且可以将第一数据至第八数据存储在第一字节存储体333中。第二裸片303将从第一字节存储体333输出的数据作为第九数据至第十六数据DQ<16:9>输出至第二通道的数据焊盘(DQ16至DQ9)314。因此，经由第二通道的数据焊盘(DQ8至DQ1)313和数据焊盘(DQ16至DQ9)314提供的数据序列可以与由第二裸片203接收并存储在第二裸片203中的数据序列相反。
图4示出了图示根据一个实施例的数据掩蔽电路400的配置的图。参见图2和图4，第一裸片202和第二裸片203中的每一个可以包括数据掩蔽电路400。数据掩蔽电路400可以掩蔽由外部装置110提供的数据之中的特定数据块，使得该特定数据块不被存储在半导体装置200中。数据掩蔽电路400可以基于命令地址信号CA<1:5>和CA<6:10>生成至少两个掩蔽控制信号，并且可以通过基于通道选项信号CHOPT选择至少两个掩蔽控制信号之中的一个来生成数据掩蔽信号。命令地址信号CA<1:5>可以经由第一命令地址焊盘CA_UP来提供，并且命令地址信号CA<6:10>可以经由第二命令地址焊盘CA_DN来提供。参见图4，数据掩蔽电路400可以包括：掩蔽信号生成电路410、第一选择器421以及第二选择器422。掩蔽信号生成电路410可以耦接至第一命令地址焊盘CA_UP和第二命令地址焊盘CA_DN，并且可以接收命令地址信号CA<1:5>和CA<6:10>。掩蔽信号生成电路410可以基于命令地址信号CA<1:5>和CA<6:10>来生成第一掩蔽控制信号MC1<1:16>和第二掩蔽控制信号MC2<1:16>。命令地址信号CA<1:5>和CA<6:10>可以是10个比特位，并且掩蔽控制信号MC1<1:16>和第二掩蔽控制信号MC2<1:16>可以分别是16个比特位。然而，这不限制本公开的范围。其它的实施例可以包括具有不同数目的比特位的命令地址信号和掩蔽控制信号。
第一选择器421可以接收第一掩蔽控制信号MC1<1:16>、第二掩蔽控制信号MC2<1:16>以及通道选项信号CHOPT。第一选择器421可以基于通道选项信号CHOPT来选择并输出第一掩蔽控制信号MC1<1:16>和第二掩蔽控制信号MC2<1:16>中的一个来作为第一数据掩蔽信号DM1<1:16>。第二选择器422可以接收第一掩蔽控制信号MC1<1:16>、第二掩蔽控制信号MC2<1:16>以及通道选项信号CHOPT。第二选择器422可以基于通道选项信号CHOPT来选择并输出第一掩蔽控制信号MC1<1:16>和第二掩蔽控制信号MC2<1:16>中的另一个来作为第二数据掩蔽信号DM2<1:16>。
如图3中所示，第二裸片203的数据焊盘(DQ8至DQ1)331可以耦接至第二通道的数据焊盘(DQ16至DQ9)314，并且第二裸片203的数据焊盘(DQ16至DQ9)332可以耦接至第二通道的数据焊盘(DQ8至DQ1)313。因此，通过第二通道的数据焊盘(DQ8至DQ1)313和数据焊盘(DQ16至DQ9)314接收到的数据序列可以与通过第二裸片203接收到的数据序列不同。当需要对第一数据至第八数据DQ<8:1>进行数据掩蔽时，第二裸片203应该掩蔽未经由数据焊盘(DQ8至DQ1)331而经由数据焊盘(DQ16至DQ9)332提供的数据。数据掩蔽电路400可以通过基于通道选项信号CHOPT选择第一掩蔽控制信号MC1<1:16>和第二掩蔽控制信号MC2<1:16>中的一个并作为第一数据掩蔽信号DM1<1:16>和第二数据掩蔽信号DM2<1:16>输出，来控制对预期数据的预期数据掩蔽。
例如，包括在第一裸片302中的数据掩蔽电路400可以接收具有低电平的通道选项信号CHOPT。基于通道选项信号CHOPT，数据掩蔽电路400可以输出第一掩蔽控制信号MC1<1:16>作为第一数据掩蔽信号DM1<1:16>，并且可以输出第二掩蔽控制信号MC2<1:16>作为第二数据掩蔽信号DM2<1:16>。例如，包括在第二裸片203中的数据掩蔽电路400可以接收具有高电平的通道选项信号CHOPT。基于通道选项信号CHOPT，数据掩蔽电路400可以输出第二掩蔽控制信号MC2<1:16>作为第一数据掩蔽信号DM1<1:16>，并且可以输出第一掩蔽控制信号MC1<1:16>作为第二数据掩蔽信号DM2<1:16>。因此，当需要对第一数据至第八数据DQ<8:1>的全部或部分块进行数据掩蔽时，数据掩蔽电路400可以控制经由数据焊盘(DQ16至DQ9)332由第二裸片203接收的全部或部分数据块被掩蔽。此外，当需要对第九数据至第十六数据DQ<16:9>的全部或部分块进行数据掩蔽时，数据掩蔽电路400可以控制经由数据焊盘(DQ8至DQ1)331由第二裸片203接收的全部或部分数据块被掩蔽。
图5示出了图示根据一个实施例的半导体装置500的至少部分配置的图。半导体装置500可以包括基板501、第一裸片502和第二裸片503。基板501可以包括第一通道的第一字节焊盘511和第二字节焊盘512以及第二通道的第一字节焊盘513和第二字节焊盘514。第一裸片502可以包括第一字节焊盘521和第二字节焊盘522。第二裸片503可以包括第一字节焊盘531和第二字节焊盘532。第一通道的第一字节焊盘511可以包括：第一数据焊盘DQ1、第二数据焊盘DQ2、第一错误检测码(EDC)焊盘EDC1、第一时钟焊盘WCK1、第二时钟焊盘WCK1B、第一数据总线反相(DBI)焊盘DBI1、第三数据焊盘DQ3、第四数据焊盘DQ4以及第一命令地址焊盘CA_UP，它们在基板501的一侧从基板501的外侧到内侧顺序地设置。第一数据焊盘DQ1、第二焊盘DQ2、第一EDC焊盘EDC1、第一时钟焊盘WCK1、第二时钟焊盘WCK1B、第一DBI焊盘DBI1、第三数据焊盘DQ3以及第四数据焊盘DQ4可以是数据相关焊盘。第一通道的第二字节焊盘512可以包括：第五数据焊盘DQ5、第六数据焊盘DQ6、第二EDC焊盘EDC2、第三时钟焊盘WCK2、第四时钟焊盘WCK2B、第二DBI焊盘DBI2、第七数据焊盘DQ7、第八数据焊盘DQ8以及第二命令地址焊盘CA_DN，它们在基板501的另一侧从基板501的外侧到内侧顺序地设置。第五数据焊盘DQ5、第六数据焊盘DQ6、第二EDC焊盘EDC2、第三时钟焊盘WCK2、第四时钟焊盘WCK2B、第二DBI焊盘DBI2、第七数据焊盘DQ7以及第八数据焊盘DQ8可以是数据相关焊盘。
第二通道的第一字节焊盘513可以包括：第一数据焊盘DQ1、第二数据焊盘DQ2、第一错误检测码(EDC)焊盘EDC1、第一时钟焊盘WCK1、第二时钟焊盘WCK1B、第一数据总线反相(DBI)焊盘DBI1、第三数据焊盘DQ3、第四数据焊盘DQ4以及第一命令地址焊盘CA_UP，它们在基板501的一侧从基板501的外侧到内侧按顺序设置。第一数据焊盘DQ1、第二焊盘DQ2、第一EDC焊盘EDC1、第一时钟焊盘WCK1、第二时钟焊盘WCK1B、第一DBI焊盘DBI1、第三数据焊盘DQ3以及第四数据焊盘DQ4可以是数据相关焊盘。第二通道的第二字节焊盘514可以包括：第五数据焊盘DQ5、第六数据焊盘DQ6、第二EDC焊盘EDC2、第三时钟焊盘WCK2、第四时钟焊盘WCK2B、第二DBI焊盘DBI2、第七数据焊盘DQ7、第八数据焊盘DQ8以及第二命令地址焊盘CA_DN，它们在基板501的另一侧从基板501的外侧到内侧顺序地设置。第五数据焊盘DQ5、第六数据焊盘DQ6、第二EDC焊盘EDC2、第三时钟焊盘WCK2、第四时钟焊盘WCK2B、第二DBI焊盘DBI2、第七数据焊盘DQ7以及第八数据焊盘DQ8可以是数据相关焊盘。
第一裸片502的第一字节焊盘521可以包括：第一数据焊盘DQ1、第二数据焊盘DQ2、第一EDC焊盘EDC1、第一时钟焊盘WCK1、第二时钟焊盘WCK1B、第一DBI焊盘DBI1、第三数据焊盘DQ3、第四数据焊盘DQ4以及第一命令地址焊盘CA_UP，它们顺序地设置在第一裸片502的一侧。第一数据焊盘DQ1、第二焊盘DQ2、第一EDC焊盘EDC1、第一时钟焊盘WCK1、第二时钟焊盘WCK1B、第一DBI焊盘DBI1、第三数据焊盘DQ3以及第四数据焊盘DQ4可以是数据相关焊盘。第一裸片502的第二字节焊盘522可以包括：第五数据焊盘DQ5、第六数据焊盘DQ6、第二EDC焊盘EDC2、第三时钟焊盘WCK2、第四时钟焊盘WCK2B、第二DBI焊盘DBI2、第七数据焊盘DQ7、第八数据焊盘DQ8以及第二命令地址焊盘CA_DN，它们顺序地设置在第一裸片502的另一侧。第五数据焊盘DQ5、第六数据焊盘DQ6、第二EDC焊盘EDC2、第三时钟焊盘WCK2、第四时钟焊盘WCK2B、第二DBI焊盘DBI2、第七数据焊盘DQ7以及第八数据焊盘DQ8可以是数据相关焊盘。
第二裸片503的第一字节焊盘531可以包括：第一数据焊盘DQ1、第二数据焊盘DQ2、第一EDC焊盘EDC1、第一时钟焊盘WCK1、第二时钟焊盘WCK1B、第一DBI焊盘DBI1、第三数据焊盘DQ3、第四数据焊盘DQ4以及第一命令地址焊盘CA_UP，它们顺序地设置在第二裸片503的一侧。第一数据焊盘DQ1、第二焊盘DQ2、第一EDC焊盘EDC1、第一时钟焊盘WCK1、第二时钟焊盘WCK1B、第一DBI焊盘DBI1、第三数据焊盘DQ3以及第四数据焊盘DQ4可以是数据相关焊盘。第二裸片503的第二字节焊盘532可以包括：第五数据焊盘DQ5、第六数据焊盘DQ6、第二EDC焊盘EDC2、第三时钟焊盘WCK2、第四时钟焊盘WCK2B、第二DBI焊盘DBI2、第七数据焊盘DQ7、第八数据焊盘DQ8以及第二命令地址焊盘CA_DN，它们顺序地设置在第二裸片503的另一侧。第五数据焊盘DQ5、第六数据焊盘DQ6、第二EDC焊盘EDC2、第三时钟焊盘WCK2、第四时钟焊盘WCK2B、第二DBI焊盘DBI2、第七数据焊盘DQ7以及第八数据焊盘DQ8可以是数据相关焊盘。为了便于描述，图5例示了经由第一通道和第二通道中的每一个的8个数据块的输入/输出配置。然而，数据焊盘的数量可以根据数据块数量而变化。参照图5所述的半导体装置500的配置可以实施为参照图1至图3所述的半导体装置的每一个。
第一裸片502的第一数据焊盘DQ1、第二焊盘DQ2、第一EDC焊盘EDC1、第一时钟焊盘WCK1、第二时钟焊盘WCK1B、第一DBI焊盘DBI1、第三数据焊盘DQ3、第四数据焊盘DQ4以及第一命令地址焊盘CA_UP可以分别耦接至第一通道的第一字节焊盘511的第一数据焊盘DQ1、第二焊盘DQ2、第一EDC焊盘EDC1、第一时钟焊盘WCK1、第二时钟焊盘WCK1B、第一DBI焊盘DBI1、第三数据焊盘DQ3、第四数据焊盘DQ4以及第一命令地址焊盘CA_UP。第一裸片502的第五数据焊盘DQ5、第六数据焊盘DQ6、第二EDC焊盘EDC2、第三时钟焊盘WCK2、第四时钟焊盘WCK2B、第二DBI焊盘DBI2、第七数据焊盘DQ7、第八数据焊盘DQ8以及第二命令地址焊盘CA_DN可以分别耦接至第一通道的第二字节焊盘512的第五数据焊盘DQ5、第六数据焊盘DQ6、第二EDC焊盘EDC2、第三时钟焊盘WCK2、第四时钟焊盘WCK2B、第二DBI焊盘DBI2、第七数据焊盘DQ7，第八数据焊盘DQ8以及第二命令地址焊盘CA_DN。
设置的第二裸片503可以相对于第一裸片502实质上旋转180°，使得第二裸片503的数据相关焊盘和命令地址焊盘与基板501的数据相关焊盘和命令地址焊盘对准。第二裸片503的第一数据焊盘DQ1、第二焊盘DQ2、第一EDC焊盘EDC1、第一时钟焊盘WCK1、第二时钟焊盘WCK1B、第一DBI焊盘DBI1、第三数据焊盘DQ3、第四数据焊盘DQ4以及第一命令地址焊盘CA_UP可以分别耦接至第二通道的第二字节焊盘514的第五数据焊盘DQ5、第六数据焊盘DQ6、第二EDC焊盘EDC2、第三时钟焊盘WCK2、第四时钟焊盘WCK2B、第二DBI焊盘DBI2、第七数据焊盘DQ7、第八数据焊盘DQ8以及第二命令地址焊盘CA_DN。第二裸片503的第五数据焊盘DQ5、第六数据焊盘DQ6、第二EDC焊盘EDC2、第三时钟焊盘WCK2、第四时钟焊盘WCK2B、第二DBI焊盘DBI2、第七数据焊盘DQ7、第八数据焊盘DQ8以及第二命令地址焊盘CA_DN可以分别耦接至第二通道的第一字节焊盘513的第一数据焊盘DQ1、第二焊盘DQ2、第一EDC焊盘EDC1、第一时钟焊盘WCK1、第二时钟焊盘WCK1B、第一DBI焊盘DBI1、第三数据焊盘DQ3、第四数据焊盘DQ4以及第一命令地址焊盘CA_UP。
第一裸片502和第二裸片503中的每一个可以包括以一对一的方式耦接至其中包括的焊盘的多个边界扫描单元BST。多个边界扫描单元BST可以被设置为测试包括在第一裸片502和第二裸片503中的焊盘是否正常地耦接至包括在基板501中的焊盘。测试可以是边界扫描测试。在边界扫描测试期间，测试信号被控制为输入至第一命令地址焊盘CA_UP，以顺序地行进通过第一数据相关焊盘、第二数据相关焊盘以及第二命令地址焊盘CA_DN，并且然后从第二命令地址焊盘CA_DN输出。因此，边界扫描测试可以在第一裸片502内沿第一方向执行，并且可以在第二裸片503内沿与第一方向相反的第二方向执行。例如，第一方向可以是逆时针方向，并且第二方向可以是顺时针方向。因为层叠的第二裸片503相对于第一裸片502实质上旋转180°，所以行进通过第二裸片503内的多个边界扫描单元BST的测试信号的行进方向应该与行进通过第一裸片502内的多个边界扫描单元BST的测试信号的行进方向相反。
多个边界扫描单元BST可以接收通道选项信号CHOPT。在第一裸片502内，多个边界扫描单元BST中的每一个可以响应于通道选项信号CHOPT而接收从设置在第二方向上的相邻边界扫描单元BST提供的信号，并且将信号输出至设置在第一方向上的相邻边界扫描单元BST。在第二裸片503内，多个边界扫描单元BST中的每一个可以响应于通道选项信号CHOPT而接收从设置在第一方向上的相邻边界扫描单元BST提供的信号，并且将信号输出至设置在第二方向上的相邻边界扫描单元BST。
图6示出了图示根据本公开的一个实施例的边界扫描链600和边界扫描单元BTS的配置的图。参照图6描述的边界扫描链600可以应用参照图5描述的多个边界扫描单元BST的连接关系。图6例示了三个边界扫描单元BTS。第一边界扫描单元611可以耦接至设置在第一边界扫描单元611的第一方向上的第二边界扫描单元612，并且可以耦接至设置在第一边界扫描单元611的第二方向上的第三边界扫描单元613。第一边界扫描单元611、第二边界扫描单元612以及第三边界扫描单元613中的每一个可以包括：第一输入节点INA、第二输入节点INB以及输出节点OUT。第一边界扫描单元611、第二边界扫描单元612以及第三边界扫描单元613可以共同地接收通道选项信号CHOPT。第一边界扫描单元611的第一输入节点INA可以耦接至第三边界扫描单元613的输出节点OUT，并且第一边界扫描单元611的第二输入节点INB可以耦接至第二边界扫描单元612的输出节点OUT。第一边界扫描单元611的输出节点OUT可以共同耦接至第二边界扫描单元612的第一输入节点INA和第三边界扫描单元613的第二输入节点INB。第二边界扫描单元612的第二输入节点INB可以耦接至设置在第二边界扫描单元612的第一方向上的另一个边界扫描单元BTS的输出节点OUT。第二边界扫描单元612的输出节点OUT可以共同耦接至第一边界扫描单元611的第二输入节点INB和另一个边界扫描单元BTS的第一输入节点INA。第三边界扫描单元613的第一输入节点INA可以耦接至设置在第三边界扫描单元613的第二方向上的又一个边界扫描单元BTS的输出节点OUT。第三边界扫描单元613的输出节点OUT可以共同耦接至第一边界扫描单元611的第一输入节点INA和又一个边界扫描单元BTS的第二输入节点INB。
第一边界扫描单元611、第二边界扫描单元612以及第三边界扫描单元613可以基于通道选项信号CHOPT，经由第一输入节点INA和第二输入节点INB中的一个来接收从另一个边界扫描单元BTS提供的信号。例如，当第一边界扫描单元611、第二边界扫描单元612以及第三边界扫描单元613包括在第一裸片502中时，第一边界扫描单元611、第二边界扫描单元612以及第三边界扫描单元613中的每一个可以基于通道选项信号CHOPT经由第一输入节点INA来接收信号。因此，输入至第三边界扫描单元613的信号可以行进通过第一边界扫描单元611并且可以输出至第二边界扫描单元612，并且可以在第一方向上执行边界扫描测试。例如，当第一边界扫描单元611、第二边界扫描单元612以及第三边界扫描单元613包括在第二裸片503中时，第一边界扫描单元611、第二边界扫描单元612以及第三边界扫描单元613中的每一个可以基于通道选项信号CHOPT经由第二输入节点INB来接收信号。因此，输入至第二边界扫描单元612的信号可以行进通过第一边界扫描单元611并且可以输出至第三边界扫描单元613，并且可以在第二方向上执行边界扫描测试。
多个边界扫描单元BST可以具有彼此相同的结构。边界扫描单元BTS可以包括：输入缓冲器620、输入路径选择器630、信号选择器640以及触发器650。输入缓冲器620可以接收正常信号NS和测试信号TS。参见图5和图6，正常信号NS可以是在半导体装置500的正常操作期间输入的信号。当数据焊盘耦接至边界扫描单元BTS时，正常信号NS可以是数据。测试信号TS可以是在边界扫描测试期间输入的信号。输入路径选择器630可以耦接至第一输入节点INA和第二输入节点INB，并且可以基于通道选项信号CHOPT来输出经由第一输入节点INA和第二输入节点INB输入的信号中的一个。例如，当通道选项信号CHOPT具有低电平时，输入路径选择器630可以输出经由第一输入节点INA输入的信号。当通道选项信号CHOPT具有高电平时，输入路径选择器630可以输出经由第二输入节点INB输入的信号。信号选择器640可以基于测试控制信号TC来输出输入缓冲器620的输出和输入路径选择器630的输出中的一个。在第一裸片502内，测试信号TS可以输入至被耦接至第一命令地址焊盘CA_UP的边界扫描单元BTS，并且边界扫描单元BTS的信号选择器640可以基于测试控制信号TC来输出经由输入缓冲器620提供的测试信号TS。除了耦接至第一命令地址焊盘CA_UP的边界扫描单元BTS之外的剩余边界扫描单元BTS可以基于测试控制信号TC来输出该输入路径选择器630的输出。触发器650可以接收信号选择器640的输出和时钟信号CLK。触发器650可以与时钟信号CLK同步地将信号选择器640的输出延迟，并且可以经由输出节点OUT来输出经延迟的信号。
图7示出了图示根据一个实施例的供应商ID输出电路700的配置的图。参照图2描述的第一裸片202和第二裸片203中的每一个可以包括供应商ID输出电路700。供应商ID输出电路700可以被配置为将存储在第一裸片202和第二裸片203中的每一个中的独有信息输出至外部装置110。供应商ID输出电路700可以包括供应商ID(VID)存储电路710、输出控制电路720、第一选择器731以及第二选择器732。VID存储电路710可以是诸如寄存器、非易失性存储器等之类的信息存储电路。VID存储电路710可以具有第一供应商ID信息VID<1:8>和第二供应商ID信息VID<9:16>。第一供应商ID信息VID<1:8>可以是单块供应商ID信息的一部分，并且第二供应商ID信息VID<9:16>可以是单块供应商ID信息的另一部分。输出控制电路720可以基于命令地址信号CA<1:5>和CA<6:10>来生成输出控制信号VIDEN。
第一选择器731可以接收第一供应商ID信息VID<1:8>、第二供应商ID信息VID<9:16>以及通道选项信号CHOPT。第一选择器731可以基于通道选项信号CHOPT来输出第一供应商ID信息VID<1:8>和第二供应商ID信息VID<9:16>中的一个作为第一供应商ID信号VID_DQ<1:8>。第二选择器732可以接收第一供应商ID信息VID<1:8>、第二供应商ID信息VID<9:16>以及通道选项信号CHOPT。第二选择器732可以基于通道选项信号CHOPT来输出第一供应商ID信息VID<1:8>和第二供应商ID信息VID<9:16>中的一个作为第二供应商ID信号VID_DQ<9:16>。第一供应商ID信号VID_DQ<1:8>和第二供应商ID信号VID_DQ<9:16>可以经由数据焊盘输出。例如，第一供应商ID信号VID_DQ<1:8>可以经由第一数据焊盘DQ1至第八数据焊盘DQ8输出，并且第二供应商ID信号VID_DQ<9:16>可以经由第九数据焊盘DQ9至第十六数据焊盘DQ16输出。
第一选择器731的输出可以被输入至数据缓冲器741。数据缓冲器741可以接收第一供应商ID信号VID_DQ<1:8>和输出控制信号VIDEN。当输出控制信号VIDEN被使能时，数据缓冲器741可以缓冲第一供应商ID信号VID_DQ<1:8>并且可以经由第一数据焊盘DQ1至第八数据焊盘DQ8输出经缓冲的第一供应商ID信号VID_DQ<1:8>。数据缓冲器742可以接收第二供应商ID信号VID_DQ<9:16>和所述输出控制信号VIDEN。当输出控制信号VIDEN被使能时，数据缓冲器742可以缓冲第二供应商ID信号VID_DQ<9:16>并且可以经由第九数据焊盘DQ9至第十六数据焊盘DQ16输出经缓冲的第二供应商ID信号VID_DQ<9:16>。
参见图3和图7，包括在第一裸片302中的供应商ID输出电路700可以基于通道选项信号CHOPT，输出第一供应商ID信息VID<1:8>作为第一供应商ID信号VID_DQ<1:8>并且可以输出第二供应商ID信息VID<9:16>作为第二供应商ID信号VID_DQ<9:16>。设置的第二裸片303可以相对于第一裸片302实质上旋转180°，第二裸片303的第一数据相关焊盘可以耦接至第二通道的第二数据相关焊盘，并且第二裸片303的第二数据相关焊盘可以耦接至第二通道的第一数据相关焊盘。因此，包括在第二裸片303中的供应商ID输出电路700可以输出第一供应商ID信息VID<1:8>作为第二供应商ID信号VID_DQ<9:16>，并且从而将第一供应商ID信息VID<1:8>经由第二裸片303的数据焊盘(DQ16至DQ9)332输出至第二通道的数据焊盘(DQ8至DQ1)313。以类似的方式，供应商ID输出电路700可以输出第二供应商ID信息VID<9:16>作为第一供应商ID信号VID_DQ<1:8>，并且从而将第二供应商ID信息VID<9:16>经由第二裸片303的数据焊盘(DQ8至DQ1)331输出至第二通道的数据焊盘(DQ16至DQ9)314。
图8示出了图示根据一个实施例的错误检测码(EDC)控制电路800的配置的图。参见图2，第一裸片202和第二裸片203中的每一个可以包括EDC控制电路800。EDC控制电路800可以被配置为将EDC图案(pattern)EDCP输出至参照图5所述的第一EDC焊盘EDC1和第二EDC焊盘EDC2。EDC控制电路800可以基于命令地址信号CA<1:5>和CA<6:10>将EDC图案EDCP反相或不反相，并且输出经反相或未经反相的EDC图案EDCP。EDC控制电路800可以包括：EDC控制信号生成电路810、第一选择器821、第二选择器822、第一EDC反相电路831以及第二EDC反相电路832。EDC控制信号生成电路810可以基于命令地址信号CA<1:5>和CA<6:10>来生成EDC反相控制信号EDCINV。EDC反相控制信号EDCINV可以用作指示是否将EDC图案EDCP反相的反相标志。第一选择器821可以接收EDC反相控制信号EDCINV、禁止电压VSS以及通道选项信号CHOPT。第一选择器821可以基于通道选项信号CHOPT来输出EDC反相控制信号EDCINV和禁止电压VSS中的一个以作为第一EDC反相控制信号EDC1INV。禁止电压VSS可以具有能够将第一EDC反相控制信号EDC1INV禁止的电压电平，并且例如可以具有与接地电压相对应的电压电平。第二选择器822可以接收EDC反相控制信号EDCINV、禁止电压VSS和通道选项信号CHOPT。第二选择器822可以基于通道选项信号CHOPT来输出EDC反相控制信号EDCINV和禁止电压VSS中的一个以作为第二EDC反相控制信号EDC2INV。
第一EDC反相电路831可以接收EDC图案EDCP和第一EDC反相控制信号EDC1INV。第一EDC反相电路831可以在第一EDC反相控制信号EDC1INV被使能时通过将EDC图案EDCP反相来输出经反相的EDC图案，并且可以在第一EDC反相控制信号EDC1INV被禁止时通过不将EDC图案EDCP反相来输出未经反相的EDC图案。第一EDC反相电路831的输出可以经由第一EDC焊盘EDC1输出。第二EDC反相电路832可以接收EDC图案EDCP和第二EDC反相控制信号EDC2INV。第二EDC反相电路832可以在第二EDC反相控制信号EDC2INV被使能时通过将EDC图案EDCP反相来输出经反相的EDC图案，并且可以在第二EDC反相控制信号EDC2INV被禁止时通过不将EDC图案EDCP反相来输出未经反相的EDC图案。第二EDC反相电路832的输出可以经由第二EDC焊盘EDC2输出。
参见图5和图8，第一裸片502的第一EDC焊盘EDC1可以耦接至第一通道的第一EDC焊盘EDC1，并且第一裸片502的第二EDC焊盘EDC2可以耦接至第一通道的第二EDC焊盘EDC2。因此，第一EDC反相控制信号EDC1INV和第二EDC反相控制信号EDC2INV的电平可能不会改变。因为设置的第二裸片503相对于第一裸片502实质上旋转了180°，所以第二裸片503的第一EDC焊盘EDC1可以耦接至第二通道的第二EDC焊盘EDC2，并且第二裸片503的第二EDC焊盘EDC2可以耦接至第二通道的第一EDC焊盘EDC1。因此，设置在第二裸片503内的EDC控制电路700可以基于通道选项信号CHOPT，通过将第一EDC反相控制信号EDC1INV和第二EDC反相控制信号EDC2INV的电平进行交换并将它们输出来将需要反相的EDC图案EDCP精确地反相并输出。
图9示出了图示根据一个实施例的半导体装置900的配置的图。半导体装置900可以具有与参照图2所述的半导体装置200基本上相同的配置。为简洁起见，这里将省略对半导体装置200和900之间的类似元件的描述。参见图9，基板901可以包括：第一通道的第一字节焊盘910、第一通道的第二字节焊盘920、第二通道的第一字节焊盘930以及第二通道的第二字节焊盘940。第一通道的第一字节焊盘910可以包括第一数据相关焊盘911和第一命令地址焊盘912。第一通道的第二字节焊盘920可以包括第二数据相关焊盘921和第二命令地址焊盘922。第二通道的第一字节焊盘930可以包括第一数据相关焊盘931和第一命令地址焊盘932。第二通道的第二字节焊盘940可以包括第二数据相关焊盘941和第二命令地址焊盘942。第一裸片902可以包括第一裸片902的第一字节焊盘950和第一裸片902的第二字节焊盘960。第一裸片902的第一字节焊盘950可以包括第一数据相关焊盘951和第一命令地址焊盘952。第一裸片902的第二字节焊盘960可以包括第二数据相关焊盘961和第二命令地址焊盘962。第二裸片903可以包括第二裸片903的第一字节焊盘970和第二裸片903的第二字节焊盘980。第二裸片903的第一字节焊盘970可以包括第一数据相关焊盘971和第一命令地址焊盘972。第二裸片903的第二字节焊盘980可以包括第二数据相关焊盘981和第二命令地址焊盘982。
第一裸片902的第一数据相关焊盘951可以耦接至第一通道的第一数据相关焊盘911，并且第一裸片902的第一命令地址焊盘952可以耦接至第一通道的第一命令地址焊盘912。第一裸片902的第二数据相关焊盘961可以耦接至第一通道的第二数据相关焊盘921，并且第一裸片902的第二命令地址焊盘962可以耦接至第一通道的第二命令地址焊盘922。第二裸片903的第一数据相关焊盘971可以耦接至第二通道的第二数据相关焊盘941，并且第二裸片903的第一命令地址焊盘972可以耦接至第二通道的第二命令地址焊盘942。第二裸片903的第二数据相关焊盘981可以耦接至第二通道的第一数据相关焊盘931，并且第二裸片903的第二命令地址焊盘982可以耦接至第二通道的第一命令地址焊盘932。半导体装置900可以与参照图2所述的半导体装置200不同，不同之处在于第二裸片903的第一命令地址焊盘972和第二命令地址焊盘982分别耦接至第二通道的第二命令地址焊盘942和第一命令地址焊盘932。半导体装置900可以经由第二裸片903的第二命令地址焊盘982来接收经由第二通道的第一命令地址焊盘932传输的命令地址信号。半导体装置900可以经由第二裸片903的第一命令地址焊盘972来接收经由第二通道的第二命令地址焊盘942传输的命令地址信号。
第二裸片903可以将经由第一命令地址焊盘972接收的命令地址信号和经由第二命令地址焊盘982接收的命令地址信号进行交换，并且可以使用交换后的信号。第二裸片903可以基于通道选项信号CHOPT来将经由第一命令地址焊盘972接收的命令地址信号和经由第二命令地址焊盘982接收的命令地址信号进行交换。第二裸片903可以将经由第二数据相关焊盘981接收的数据存储在其中，或者可以基于经由第一命令地址焊盘972接收的命令地址信号来将数据从那里输出至第二数据相关焊盘981。第二裸片903可以将经由第一数据相关焊盘971接收的数据存储在其中，或者可以基于经由第二命令地址焊盘982接收的命令地址信号来将数据从那里输出至第一数据相关焊盘971。参照图3至图8所述的元件可以实施为半导体装置900内的元件。
尽管以上已经描述了某些实施例，但是本领域技术人员将理解的是，实施例仅表示有限数量的可能实施例。因此，基于所描述的实施例，不应限制包括作为多个通道操作的多个裸片的半导体装置。确切地说，包括作为本文所述的多个通道操作的多个裸片的半导体装置应当仅在结合以上描述和所附附图采用时根据下面的权利要求对所附权利要求进行限制。

Claims (16)

1.一种半导体装置，其包括：
基板，其包括：第一通道的第一字节焊盘、第二通道的第一字节焊盘、第一通道的第二字节焊盘以及第二通道的第二字节焊盘，其中所述第一通道的第一字节焊盘和所述第二通道的第一字节焊盘顺序地设置在所述基板的第一侧上，以及其中，所述第一通道的第二字节焊盘和所述第二通道的第二字节焊盘顺序地设置在所述基板的与所述基板的第一侧相对的第二侧上；
第一裸片，其包括所述第一裸片的第一字节焊盘和所述第一裸片的第二字节焊盘，其中，所述第一裸片的第一字节焊盘顺序地设置在所述第一裸片的第一侧上，且所述第一裸片的第二字节焊盘顺序地设置在所述第一裸片的与所述第一裸片的第一侧相对的第二侧上，以及其中，所述第一裸片的第一字节焊盘相应地耦接至所述第一通道的第一字节焊盘，且所述第一裸片的第二字节焊盘相应地耦接至所述第一通道的第二字节焊盘；以及
第二裸片，其包括所述第二裸片的第一字节焊盘和所述第二裸片的第二字节焊盘，其中，设置的所述第二裸片相对于所述第一裸片实质上旋转180度，其中，所述第二裸片的第一字节焊盘顺序地设置在所述第二裸片的第一侧上，且所述第二裸片的第二字节焊盘顺序地设置在所述第二裸片的与所述第二裸片的第一侧相对的第二侧上，以及其中，所述第二裸片的第一字节焊盘相应地耦接至所述第二通道的第二字节焊盘，且所述第二裸片的第二字节焊盘相应地耦接至所述第二通道的第一字节焊盘。
2.根据权利要求1所述的半导体装置，
其中，所述第一通道的第一字节焊盘包括按顺序设置的第一数据相关焊盘和第一命令地址焊盘，以及其中，所述第二通道的第一字节焊盘包括按顺序设置的第一命令地址焊盘和第一数据相关焊盘，
其中，所述第一通道的第二字节焊盘包括按顺序设置的第二数据相关焊盘和第二命令地址焊盘，以及其中，所述第二通道的第二字节焊盘包括按顺序设置的第二命令地址焊盘和第二数据相关焊盘，
其中，所述第一裸片的第一字节焊盘包括按顺序设置的第一数据相关焊盘和第一命令地址焊盘，以及其中，所述第一裸片的第二字节焊盘包括按顺序设置的第二数据相关焊盘和第二命令地址焊盘，以及
其中，所述第二裸片的第一字节焊盘包括按顺序设置的第一数据相关焊盘和第一命令地址焊盘，以及其中，所述第二裸片的第二字节焊盘包括按顺序设置的第二数据相关焊盘和第二命令地址焊盘。
3.根据权利要求2所述的半导体装置，
其中，所述第一裸片的第一数据相关焊盘相应地耦接至所述第一通道的第一数据相关焊盘，
其中，所述第一裸片的第一命令地址焊盘相应地耦接至所述第一通道的第一命令地址焊盘，
其中，所述第一裸片的第二数据相关焊盘相应地耦接至所述第一通道的第二数据相关焊盘，以及
其中，所述第一裸片的第二命令地址焊盘相应地耦接至所述第一通道的第二命令地址焊盘。
4.根据权利要求3所述的半导体装置，
其中，所述第一裸片还包括第一字节存储体和第二字节存储体，
其中，所述第一裸片被配置为进行将经由所述第一裸片的第一数据相关焊盘接收的数据存储至第一字节存储体中以及将从所述第一字节存储体输出的数据经由所述第一裸片的第一数据相关焊盘输出中的至少一个，以及
其中，所述第一裸片还被配置为进行将经由所述第一裸片的第二数据相关焊盘接收的数据存储至所述第二字节存储体中以及将从所述第二字节存储体输出的数据经由所述第一裸片的第二数据相关焊盘输出中的至少一个。
5.根据权利要求2所述的半导体装置，
其中，所述第二裸片的第一数据相关焊盘相应地耦接至所述第二通道的第二数据相关焊盘，
其中，所述第二裸片的第一命令地址焊盘相应地耦接至所述第二通道的第一命令地址焊盘，
其中，所述第二裸片的第二数据相关焊盘相应地耦接至所述第二通道的第一数据相关焊盘，以及
其中，所述第二裸片的第二命令地址焊盘相应地耦接至所述第二通道的第二命令地址焊盘。
6.根据权利要求5所述的半导体装置，
其中，所述第二裸片还包括第一字节存储体和第二字节存储体，
其中，所述第二裸片被配置为进行将经由所述第二裸片的第一数据相关焊盘接收的数据存储至所述第一字节存储体中以及将从所述第一字节存储体输出的数据经由所述第二裸片的第一数据相关焊盘输出中的至少一个，以及
其中，所述第二裸片还被配置为进行将经由所述第二裸片的第二数据相关焊盘接收的数据存储至所述第二字节存储体中以及将从所述第二字节存储体输出的数据经由所述第二裸片的第二数据相关焊盘输出中的至少一个。
7.根据权利要求2所述的半导体装置，
其中，所述第二裸片的第一数据相关焊盘相应地耦接至所述第二通道的第二数据相关焊盘，
其中，所述第二裸片的第一命令地址焊盘相应地耦接至所述第二通道的第二命令地址焊盘，
其中，所述第二裸片的第二数据相关焊盘相应地耦接至所述第二通道的第一数据相关焊盘，以及
其中，所述第二裸片的第二命令地址焊盘相应地耦接至所述第二通道的第一命令地址焊盘。
8.根据权利要求7所述的半导体装置，
其中，所述第二裸片还包括第一字节存储体和第二字节存储体，
其中，所述第二裸片被配置为基于经由所述第二裸片的第一命令地址焊盘接收的命令地址信号，进行将经由所述第二裸片的第二数据相关焊盘接收的数据存储至所述第一字节存储体中以及将从所述第一字节存储体输出的数据经由所述第二裸片的第一数据相关焊盘输出中的至少一个，以及
其中，所述第二裸片还被配置为基于经由所述第二裸片的第二命令地址焊盘接收的命令地址信号，进行将经由所述第二裸片的第一数据相关焊盘接收的数据存储至所述第二字节存储体中以及将从所述第二字节存储体输出的数据经由所述第二裸片的第二数据相关焊盘输出中的至少一个。
9.根据权利要求2所述的半导体装置，
其中，所述第一裸片和所述第二裸片中的每一个还包括数据掩蔽电路，
其中，所述数据掩蔽电路包括：
掩蔽信号生成电路，其被配置为基于经由所述第一命令地址焊盘和所述第二命令地址焊盘接收的命令地址信号来生成第一掩蔽控制信号和第二掩蔽控制信号；
第一选择器，其被配置为基于通道选项信号来输出所述第一掩蔽控制信号和所述第二掩蔽控制信号中的一个来作为第一数据掩蔽信号；以及
第二选择器，其被配置为基于所述通道选项信号来输出所述第一掩蔽控制信号和所述第二掩蔽控制信号中的另一个来作为第二数据掩蔽信号。
10.根据权利要求2所述的半导体装置，
其中，所述第一裸片和所述第二裸片中的每一个还包括相应地耦接至所述第一数据相关焊盘、所述第二数据相关焊盘、所述第一命令地址焊盘和所述第二命令地址焊盘的多个边界扫描单元，
其中，所述第一裸片的边界扫描单元中的每一个被配置为接收从所述边界扫描单元之中设置在第一方向上的相邻边界扫描单元提供的信号，并且将所述信号输出至所述边界扫描单元之中设置在第二方向上的相邻边界扫描单元，以及
其中，所述第二裸片的边界扫描单元中的每一个被配置为接收从所述边界扫描单元之中设置在所述第二方向上的相邻边界扫描单元提供的信号，并且将所述信号输出至所述边界扫描单元之中设置在所述第一方向上的相邻边界扫描单元。
11.根据权利要求10所述的半导体装置，
其中，所述边界扫描单元中的每一个包括第一输入节点、第二输入节点和输出节点，以及
其中，所述边界扫描单元中的每一个在所述第一输入节点和所述第二输入节点中的一个处接收信号，并且将所述信号输出至所述输出节点。
12.根据权利要求2所述的半导体装置，
其中，所述第一裸片和所述第二裸片中的每一个还包括供应商ID输出电路，
其中，所述供应商ID输出电路包括：
供应商ID存储电路，其被配置为存储第一供应商ID信息和第二供应商ID信息；
第一选择器，其被配置为基于通道选项信号来输出所述第一供应商ID信息和所述第二供应商ID信息中的一个以作为第一供应商ID信号；以及
第二选择器，其被配置为基于所述通道选项信号来输出所述第一供应商ID信息和所述第二供应商ID信息中的另一个以作为第二供应商ID信号，
其中，所述第一供应商ID信号经由所述第一数据相关焊盘输出，并且所述第二供应商ID信号经由所述第二数据相关焊盘输出。
13.根据权利要求2所述的半导体装置，
其中，所述第一裸片和所述第二裸片中的每一个还包括错误检测码EDC控制电路，
其中，所述EDC控制电路包括：
EDC控制信号生成电路，其被配置为基于经由所述第一命令地址焊盘和所述第二命令地址焊盘接收的命令地址信号来生成EDC反相控制信号；
第一选择器，其被配置为基于通道选项信号来输出所述EDC反相信号和禁止电压中的一个以作为第一EDC反相控制信号；
第二选择器，其被配置为基于所述通道选项信号来输出所述EDC反相信号和禁止电压中的另一个以作为第二EDC反相控制信号；
第一EDC反相电路，其被配置为基于所述第一EDC反相控制信号来将EDC图案选择性地反相并且经由所述第一数据相关焊盘输出经选择性反相的EDC图案；以及
第二EDC反相电路，其被配置为基于所述第二EDC反相控制信号来将EDC图案选择性地反相并且经由所述第二数据相关焊盘输出经选择性反相的EDC图案。
14.一种半导体装置，其包括：
基板，其包括第一通道的第一字节焊盘、所述第一通道的第二字节焊盘、第二通道的第一字节焊盘、所述第二通道的第二字节焊盘；
第一裸片，其被设置在所述基板上；以及
第二裸片，其被设置在所述基板上，其中，设置在所述基板上的所述第二裸片相对于设置在所述基板上的所述第一裸片实质上旋转180度，
其中，所述第二裸片的第一字节焊盘相应地耦接至所述第二通道的第二字节焊盘，并且所述第二裸片的第二字节焊盘相应地耦接至所述第二通道的第一字节焊盘，
其中，所述第二裸片被配置为基于经由所述第二通道的第二字节焊盘接收的控制信号来存储经由所述第二通道的第一字节焊盘接收的数据，并且被配置为基于经由所述第二通道的第一字节焊盘接收的控制信号来存储经由所述第二通道的第二字节焊盘接收的数据。
15.根据权利要求14所述的半导体装置，其中，所述第一裸片被配置为基于经由所述第一通道的第一字节焊盘接收的控制信号来存储经由所述第一通道的所述第一字节焊盘接收的数据，并且被配置为基于经由所述第一通道的第二字节焊盘接收的控制信号来存储经由第一通道的第二字节焊盘接收的数据。
16.根据权利要求14所述的半导体装置，其中，所述第二裸片包括：
第一字节存储体，其耦接至所述第二裸片的第一字节焊盘，并且被配置为进行经由所述第二裸片的第一字节焊盘来接收数据和输出数据中的至少一个；以及
第二字节存储体，其耦接至所述第二裸片的第二字节焊盘，并且被配置为进行经由所述第二裸片的第二字节焊盘来接收数据和输出数据中的至少一个。
CN201811574741.5A 2018-07-13 2018-12-21 包括操作为多个通道的多个裸片的半导体装置 Active CN110718242B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2018-0081446 2018-07-13
KR1020180081446A KR102605145B1 (ko) 2018-07-13 2018-07-13 복수의 채널로 동작하는 복수의 다이를 포함하는 반도체 장치

Publications (2)

Publication Number Publication Date
CN110718242A true CN110718242A (zh) 2020-01-21
CN110718242B CN110718242B (zh) 2023-04-18

Family

ID=69138175

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201811574741.5A Active CN110718242B (zh) 2018-07-13 2018-12-21 包括操作为多个通道的多个裸片的半导体装置

Country Status (3)

Country Link
US (2) US10969998B2 (zh)
KR (1) KR102605145B1 (zh)
CN (1) CN110718242B (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102179297B1 (ko) * 2014-07-09 2020-11-18 삼성전자주식회사 모노 패키지 내에서 인터커넥션을 가지는 반도체 장치 및 그에 따른 제조 방법
US11657858B2 (en) * 2018-11-28 2023-05-23 Samsung Electronics Co., Ltd. Nonvolatile memory devices including memory planes and memory systems including the same
KR20230018773A (ko) * 2021-07-30 2023-02-07 에스케이하이닉스 주식회사 신호 경로들을 스와핑할 수 있는 반도체 회로 및 이를 이용하는 반도체 장치
US20230280906A1 (en) * 2022-03-02 2023-09-07 Ati Technologies Ulc Memory organization for multi-mode support

Citations (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1398431A (zh) * 2000-03-03 2003-02-19 株式会社日立制作所 半导体器件
US20030214344A1 (en) * 2002-05-20 2003-11-20 Mitsubishi Denki Kabushiki Kaisha Semiconductor circuit device adaptable to plurality of types of packages
US6975527B1 (en) * 2002-11-12 2005-12-13 Integrated Device Technology, Inc. Memory device layout
US7840136B1 (en) * 2006-03-28 2010-11-23 Oracle America, Inc. Low-latency switch using optical and electrical proximity communication
US20110208906A1 (en) * 2010-02-25 2011-08-25 Peter Gillingham Semiconductor memory device with plural memory die and controller die
CN102184149A (zh) * 2009-12-07 2011-09-14 意法半导体(研发)有限公司 封装
CN102565137A (zh) * 2010-12-30 2012-07-11 意法半导体有限公司 具有可替换样品收集芯片的化学品传感器
US20120272112A1 (en) * 2011-04-21 2012-10-25 Chi-Sung Oh Semiconductor devices and semiconductor packages
US20130001790A1 (en) * 2011-06-28 2013-01-03 Freescale Semiconductor, Inc System on a chip with interleaved sets of pads
CN104346281A (zh) * 2013-08-09 2015-02-11 瑞萨电子株式会社 电子装置
CN105226034A (zh) * 2014-06-26 2016-01-06 爱思开海力士有限公司 半导体封装体
US20160012865A1 (en) * 2014-07-09 2016-01-14 Jaehyung Lee Semiconductor device having interconnection in package and method for manufacturing the same
CN105683936A (zh) * 2013-10-31 2016-06-15 高通股份有限公司 具有多个从设备标识符的相机控制从设备
WO2016195264A1 (en) * 2015-06-03 2016-12-08 Samsung Electronics Co., Ltd. Broadcast signal receiving apparatus and controlling method thereof
CN106409852A (zh) * 2015-07-31 2017-02-15 三星电子株式会社 图像传感器和包括其的系统
CN106815177A (zh) * 2015-12-02 2017-06-09 爱思开海力士有限公司 具有多列的半导体装置
CN107799135A (zh) * 2016-08-31 2018-03-13 爱思开海力士有限公司 半导体系统

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7322000B2 (en) 2005-04-29 2008-01-22 Freescale Semiconductor, Inc. Methods and apparatus for extending semiconductor chip testing with boundary scan registers
US8796863B2 (en) 2010-02-09 2014-08-05 Samsung Electronics Co., Ltd. Semiconductor memory devices and semiconductor packages
US9390772B2 (en) * 2012-05-22 2016-07-12 Samsung Electronics Co., Ltd. Semiconductor device including option pads for determining an operating structure thereof, and a system having the same
KR20140023706A (ko) * 2012-08-17 2014-02-27 에스케이하이닉스 주식회사 반도체 장치의 파워 ｔｓｖ
US9087846B2 (en) 2013-03-13 2015-07-21 Apple Inc. Systems and methods for high-speed, low-profile memory packages and pinout designs
US9391032B2 (en) * 2013-11-27 2016-07-12 Samsung Electronics Co., Ltd. Integrated circuits with internal pads
KR102246878B1 (ko) * 2014-05-29 2021-04-30 삼성전자 주식회사 반도체 메모리 장치, 이를 포함하는 메모리 모듈, 및 이를 포함하는 메모리 시스템
KR102215826B1 (ko) * 2014-12-22 2021-02-16 삼성전자주식회사 입출력 부하를 감소하는 적층형 메모리 칩, 이를 포함하는 메모리 모듈 및 메모리 시스템
KR102379704B1 (ko) * 2015-10-30 2022-03-28 삼성전자주식회사 반도체 패키지
US20190157253A1 (en) * 2019-01-22 2019-05-23 Intel Corporation Circuit Systems Having Memory Modules With Reverse Orientations
CN114496971A (zh) * 2021-05-05 2022-05-13 威盛电子股份有限公司 封装基板、芯片封装体及集成电路芯片

Patent Citations (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1398431A (zh) * 2000-03-03 2003-02-19 株式会社日立制作所 半导体器件
US20030214344A1 (en) * 2002-05-20 2003-11-20 Mitsubishi Denki Kabushiki Kaisha Semiconductor circuit device adaptable to plurality of types of packages
US6975527B1 (en) * 2002-11-12 2005-12-13 Integrated Device Technology, Inc. Memory device layout
US7840136B1 (en) * 2006-03-28 2010-11-23 Oracle America, Inc. Low-latency switch using optical and electrical proximity communication
CN102184149A (zh) * 2009-12-07 2011-09-14 意法半导体(研发)有限公司 封装
US20110208906A1 (en) * 2010-02-25 2011-08-25 Peter Gillingham Semiconductor memory device with plural memory die and controller die
CN102565137A (zh) * 2010-12-30 2012-07-11 意法半导体有限公司 具有可替换样品收集芯片的化学品传感器
US20120272112A1 (en) * 2011-04-21 2012-10-25 Chi-Sung Oh Semiconductor devices and semiconductor packages
US20130001790A1 (en) * 2011-06-28 2013-01-03 Freescale Semiconductor, Inc System on a chip with interleaved sets of pads
CN104346281A (zh) * 2013-08-09 2015-02-11 瑞萨电子株式会社 电子装置
CN105683936A (zh) * 2013-10-31 2016-06-15 高通股份有限公司 具有多个从设备标识符的相机控制从设备
CN105226034A (zh) * 2014-06-26 2016-01-06 爱思开海力士有限公司 半导体封装体
US20160012865A1 (en) * 2014-07-09 2016-01-14 Jaehyung Lee Semiconductor device having interconnection in package and method for manufacturing the same
WO2016195264A1 (en) * 2015-06-03 2016-12-08 Samsung Electronics Co., Ltd. Broadcast signal receiving apparatus and controlling method thereof
CN106409852A (zh) * 2015-07-31 2017-02-15 三星电子株式会社 图像传感器和包括其的系统
CN106815177A (zh) * 2015-12-02 2017-06-09 爱思开海力士有限公司 具有多列的半导体装置
CN107799135A (zh) * 2016-08-31 2018-03-13 爱思开海力士有限公司 半导体系统

Also Published As

Publication number Publication date
CN110718242B (zh) 2023-04-18
KR20200007393A (ko) 2020-01-22
US20200019344A1 (en) 2020-01-16
KR102605145B1 (ko) 2023-11-24
US10969998B2 (en) 2021-04-06
US20210200479A1 (en) 2021-07-01

Similar Documents

Publication Publication Date Title
CN110718242B (zh) 包括操作为多个通道的多个裸片的半导体装置
CN107767919B (zh) 半导体存储器设备、包括其的存储器系统及操作其的方法
US9947378B2 (en) Semiconductor memory device, a memory module including the same, and a memory system including the same
US9747959B2 (en) Stacked memory devices, and memory packages and memory systems having the same
US10846169B2 (en) Semiconductor memory devices, memory systems and methods of operating semiconductor memory devices
US11170868B2 (en) Semiconductor memory devices and memory systems
CN105304141B (zh) 包括共用校准参考电阻器的存储器的系统及其校准方法
CN106548807B (zh) 修复电路、使用它的半导体装置和半导体系统
US11579990B2 (en) Intelligent post-packaging repair
CN106157996B (zh) 半导体器件
US8803597B2 (en) Semiconductor integraged circuit having compatible mode selection circuit
JP2011082449A (ja) 半導体装置
US10984886B2 (en) Reduced footprint fuse circuit
US9966126B2 (en) Delay circuit of a semiconductor memory device, a semiconductor memory device and a method of operating the same
US8971108B2 (en) Semiconductor memory device and method for driving the same
US11115021B2 (en) Impedance calibration circuit and memory device including the same
CN108376552B (zh) 集成电路
US20140104921A1 (en) Semiconductor memory device having otp cell array
KR20120002553A (ko) 멀티 포트 메모리 디바이스 및 방법
US9607666B2 (en) Input/output circuit and input/output device including the same
US6927488B2 (en) Semiconductor memory device
US10186487B2 (en) Semiconductor device
WO2014115599A1 (ja) 半導体装置
JP6230588B2 (ja) 半導体装置
US9230653B2 (en) Semiconductor memory device

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant