CN111757594A - 电子总成 - Google Patents

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Abstract

本发明公开一种电子总成，其包括一线路板、一控制元件及一对第一内电连接器。线路板具有一安装面、一第一图案化导电层、多个第二图案化导电层、多个近导电孔道、多个远导电孔道及一第一导电路径。第一图案化导电层位于安装面与这些第二图案化导电层之间。控制元件安装在电路板的安装面上。这对第一内电连接器安装在电路板的安装面上，并适于安装一对存储器模块。第一导电路径从控制元件至少经由对应的第二图案化导电层及第一图案化导电层延伸至这对第一内电连接器。

Description

电子总成
技术领域
本发明涉及一种电子总成，且特别是涉及一种包括线路板及安装其上的电子元件的电子总成。
背景技术
存储单元是计算机的组成单元之一。存储单元的主存储器包括随机存取存储器(RAM)，例如静态随机存取存储器(SRAM)及动态随机存取存储器(DRAM)。就动态随机存取存储器(DRAM)所组成的双同轴存储器模块(Dual In-line Memory Module，DIMM)而言，控制元件(例如中央处理器单元(CPU)或控制芯片等)与这类型的存储器模块之间的信号布线通常采用一个芯片输出通道连接至两个存储器模块。这类型的存储器模块通常包括一模块板(module board)以及两排(rank)存储器芯片(memory die)，而这两排的存储器芯片分别被安装在模块板的两面。这类型的存储器模块通常被制作成插卡式，并经由插槽式(slottype)的电连接器安装至线路板，使得存储器模块经由线路板内的布线与安装在线路板上的控制元件达成电连接。
发明内容
本发明提供一种电子总成，用于提高布线的弹性。
本发明的电子总成包括一线路板、一控制元件及一对第一内电连接器。线路板具有一安装面、一第一图案化导电层、多个第二图案化导电层、多个近导电孔道、多个远导电孔道及一第一导电路径。第一图案化导电层位于安装面与这些第二图案化导电层之间。控制元件安装在电路板的安装面上。这对第一内电连接器安装在电路板的安装面上，并适于安装一对存储器模块。第一导电路径从控制元件至少经由对应的第二图案化导电层及第一图案化导电层延伸至这对第一内电连接器。
基于上述，在本发明中，导电路径经由一图案化导电层延伸，再经由另一不同的图案化导电层继续延伸，以提高布线的弹性。
附图说明
图1A是与本发明有关的一种电子总成的示意图；
图1B为图1A的线路板的内图案化导电层L8的布线的示意图；
图2A是本发明的另一实施例的一种电子总成的示意图；
图2B为图2A的线路板的内图案化导电层L8的布线的示意图；
图2C为图2A的线路板的外图案化导电层L1的布线的示意图；
图2D是本发明的另一实施例的一种电子总成的示意图；
图3是远端耦合噪声的频率响应曲线图；
图4是本发明的另一实施例的一种电子总成的示意图；
图5是本发明的另一实施例的一种电子总成的示意图；
图6A是与本发明有关的另一种电子总成的示意图；
图6B为图6A的线路板的内图案化导电层L8的布线的示意图；
图7A是本发明的另一实施例的一种电子总成的示意图；
图7B为图7A的线路板的内图案化导电层L8的布线的示意图；
图7C为图7A的线路板的外图案化导电层L1的布线的示意图；
图7D是本发明的另一实施例的一种电子总成的示意图；
图8是本发明的另一实施例的一种电子总成的示意图；
图9是本发明的另一实施例的一种电子总成的示意图；
图10是本发明的另一实施例的一种电子总成的示意图。
符号说明：
50:电子总成
52:控制元件
61:第一内电连接器
61a-1、61a-2:走线
61b:分岔点
62:第二内电连接器
62a-1、62a-2:走线
63:第三内电连接器
63a-1、63a-2:走线
71:外电连接器
71a-1、71a-2:走线
100:线路板
100a:安装面
100b:底面
102:近导电孔道
104、104a:远导电孔道
161:第一导电路径
161a-1、161a-2:走线
162:第二导电路径
163:第三导电路径
171:外导电路径
200:存储器模块
L1:外图案化导电层
L3:内图案化导电层
L5:内图案化导电层
L8:内图案化导电层
L10:内图案化导电层
L12:底图案化导电层
S1:曲线
S2:曲线
具体实施方式
在中央处理器(CPU)或芯片与动态随机存取存储器(DRAM)所组成的双同轴存储器模块(Dual In-line Memory Module，DIMM)之间的信号布线多为一个芯片输出通道连接至两个存储器模块。
在线路板上的布线拓扑(routing topology)则分为不等距的菊链(daisy chain)拓扑和等距的T类型(T-type)拓扑。菊链拓扑的布线(wiring)是将多个装置依序或环状地连接在一起，也就是先连接到较近的第一个存储器模块，再连接到较远的第二个存储器模块。T类型拓扑的布线是先布线到两个存储器模块的中间位置，再等距地连接至两个存储器模块。
经由菊链拓扑的信号到两个存储器模块的时间不是一致的，而经由T类型拓扑的信号则是同时到两个存储器模块。因此，经由菊链拓扑到较远的存储器模块的信号品质会比较近的存储器模块的信号品质好，而经由T类型拓扑到两个存储器模块的信号品质则相似。
就菊链拓扑的布线而言，为连接到第一个存储器模块连接器的贯孔，并在此连接点分支一走线连接至第二个存储器模块连接器的贯孔。就T类型拓扑的布线而言，是先布线到两个存储器模块的中间位置，并在此位置分岔二走线等距的连接至两个存储器模块连接器的贯孔。
在菊链拓扑和T类型拓扑中，分岔点后的走线维持在和分岔点前的走线同一层。因此，分岔点之后的布线路径会经过两个存储器模块连接器的贯孔各自连接至存储器模块。而经过连接器的贯孔使得信号间的耦合噪声增加。
对T类型拓扑而言，由于需先经过第一个存储器模块到中间后，才又绕回第一个存储器模块连接器的贯孔。因此，对每一个信号，存储器模块连接器的贯孔间的间隙，必须多容纳一回绕的信号走线。这会使得信号间的间隙被迫缩小，信号间的耦合噪声增加。
对布线在线路板内层的信号而言，在分岔点后的走线和在分岔点前的走线维持在同一层，则使得分岔后的走线距离太长，导致上升或下降波形产生迟滞，影响信号品质。
在本发明中，通过将线路板上一对多电子元件连接拓扑中的分岔点以及在分岔点后的走线移至离电子元件最近的一层，以缩短分岔点后的走线长度，进而降低残段造成的效应；并能减少路径上的贯孔数量，而减少耦合噪声；同时在使用T类型拓扑时，能避免因信号挤在同一层而增加耦合，甚至空间不足，进而增加T类型拓扑实现的可能。因此，能改善信号品质及增加工作范围，特别是高速传输的信号。
下文将通过多个实施例并配合附图作详细说明。
请参考图1A及图1B，与本发明有关的一种电子总成50包括一线路板100、一控制元件52及一对第一内电连接器61。线路板100具有一安装面100a、一外图案化导电层(第一图案化导电层)L1、多个内图案化导电层(第二图案化导电层)L3、L5、L8、L10、多个近导电孔道102、多个远导电孔道104及一第一导电路径161，其中外图案化导电层L1位于安装面100a与这些内图案化导电层L3、L5、L8、L10之间。控制元件52安装在电路板的安装面100a上。这对第一内电连接器61安装在电路板的安装面100a上，并适于安装一对存储器模块200。在图1A中，第一导电路径161从控制元件52经由对应的近导电孔道102延伸至对应的内图案化导电层L8，并经由对应的远导电孔道104延伸至这对第一内电连接器61，其中这对第一内电连接器61有各自对应的远导电孔道104，而这两个远导电孔道104在内图案化导电层L8以走线161a(即第一导电路径161的一部分)相互电连接，如图1B所示。
控制元件52例如是中央处理器或控制芯片。第一内电连接器61例如是用于与插卡式的双同轴存储器模块200组合的插槽式电连接器。此外，本实施例及以下的实施例的所有电连接器也采用了类似的例子。在这样的例子的情况下，远导电孔道104例如是导电贯通孔道(conductive through via)。导电贯通孔道可让电连接器的插脚(pin)穿过，并与插脚焊接在一起，以将电连接器安装至线路板100上。
请参考图2A、图2B及图2C，相较于图1A的实施例，在本实施例中，第一导电路径161从控制元件52经由对应的近导电孔道102延伸至对应的内图案化导电层L8，并经由对应的远导电孔道104及外图案化导电层L1延伸至这对第一内电连接器61。换言之，第一导电路径161是经由内图案化导电层L8及外图案化导电层L1(即两个不同的图案化导电层)来达成信号传输。在本实施例中，这对第一内电连接器61有各自对应的远导电孔道104，而这两个远导电孔道104在外图案化导电层L1以走线61a相互电连接，如图2C所示。此外，相较于图1B，图2B的内图案化导电层L8在相邻的远导电孔道104之间，没有配置走线。在本实施例中，第一导电路径161采用了菊链拓扑，意即第一导电路径161经由对应的远导电孔道104延伸至这对第一内电连接器61之一，再经由外图案化导电层L1的走线61a延伸至这对第一内电连接器61之另一。此外，在其他实施例中，线路板100还具有相对于安装面100a的一底面100b及一底图案化导电层(第二图案化导电层)L12。这些内图案化导电层L3、L5、L8、L10位于外图案化导电层L1及底图案化导电层L12之间。第一导电路径161从控制元件52经由对应的近导电孔道102延伸至对应的底图案化导电层L12，并经由对应的远导电孔道104及外图案化导电层L1延伸至这对第一内电连接器61，如图2D所示。换言之，第一导电路径161是经由两个不同的图案化导电层来达成信号传输。
请参考图3，其表示远端耦合噪声(Far-End Coupling Noise)的频率响应曲线图。在相同的模拟测试参数下，图2A的电子总成50的第一导电路径161的耦合噪声曲线S2较低于相较于图1A的电子总成50的第一导电路径161的耦合噪声曲线S1。这代表图2A的电子总成50具有较佳的信号传输品质。
请参考图4，相较于图2A，电子总成50还包括一对第二内电连接器62，其安装在电路板的安装面100a上，并适于安装一对存储器模块200。线路板100还具有一第二导电路径162。第二导电路径162从控制元件52经由对应的近导电孔道102延伸至对应的内图案化导电层L5，并经由对应的远导电孔道104及外图案化导电层L1的走线62a延伸至这对第二内电连接器62。这对第二内电连接器62相对于这对第一内电连接器61较远离控制元件52。值得注意的是，第二导电路径162所经过对应的内图案化导电层L5不同于第一导电路径161所经过对应的内图案化导电层L8。
在本实施例中，第二导电路径162所经过对应的内图案化导电层L5相对于第一导电路径161所经过对应的内图案化导电层L8较接近外图案化导电层L1。也就是说，相较于较靠近控制元件52的这对第一内电连接器61，较远离控制元件52的这对第二内电连接器62因可承受的信号干扰的能力较高，其对应的第二导电路径162可配置于较接近外图案化导电层L1的内图案化导电层L5。
在本实施例中，第二导电路径162也采用了菊链拓扑。第二导电路径162经由对应的远导电孔道104延伸至这对第二内电连接器62之一，再经由外图案化导电层L1的走线62a延伸至这对第二内电连接器62之另一。
在本实施例中，电子总成50还包括一对第三内电连接器63，其安装在电路板的安装面100a上，并适于安装一对存储器模块200。线路板100还具有一第三导电路径163。第三导电路径163从控制元件52经由对应的近导电孔道102延伸至对应的内图案化导电层L3，并经由对应的远导电孔道104及外图案化导电层L1的走线63a延伸至这对第三内电连接器63。这对第三内电连接器63相对于这对第一内电连接器61较远离控制元件52。
在本实施例中，第三导电路径163所经过对应的内图案化导电层L3相对于第一导电路径161所经过对应的内图案化导电层L8及第二导电路径162所经过对应的内图案化导电层L5较接近外图案化导电层L1。也就是说，越远离控制元件52的一对内电连接器(例如这对第三内电连接器63)因可承受的信号干扰的能力越高，所以其对应的内导电路径可配置于更接近外图案化导电层L1的内图案化导电层(例如内图案化导电层L3)。
在本实施例中，第三导电路径163也采用了菊链拓扑。第三导电路径163经由对应的远导电孔道104延伸至这对第三内电连接器63之一，再经由外图案化导电层L1的走线63a延伸至这对第三内电连接器63之另一。
在本实施例中，电子总成50还包括一对外电连接器71。这对外电连接器71安装在电路板的安装面100a上，并适于安装一对存储器模块200。线路板100还具有一外导电路径171。外导电路径171从控制元件52经由外图案化导电层L1延伸至这对外电连接器71。这对外电连接器71相对于这对第一内电连接器61较接近控制元件52。
在本实施例中，外导电路径171也采用了菊链拓扑。外导电路径171经由外图案化导电层L1延伸至这对外电连接器71之一，再经由外图案化导电层L1延伸至这对外电连接器71之另一。
请参考图5，相较于图4的实施例，在本实施例中，这对第三内电连接器63的第三导电路径163所经过对应的内图案化导电层L8相对于第二导电路径162所经过对应的内图案化导电层L3较远离外图案化导电层L1，且这对第三内电连接器63的第三导电路径163所经过对应的内图案化导电层L8相对于第一导电路径161所经过对应的内图案化导电层L10较靠近外图案化导电层L1。由于这对第二内电连接器62、这对第三内电连接器63距离控制元件52较远，对于信号干扰的承受能力较大，所以在一些情况下，其导电路径所位于的内图案化导电层的层数可以做弹性调整。但是，相较于靠近控制元件52的这对第一内电连接器61，其导电路径所位于的内图案化导电层的层数需较远离外图案化导电层L1。
请参考图6A及图6B，与本发明有关的一种电子总成50包括一线路板100、一控制元件52及一对第一内电连接器61。线路板100具有一安装面100a、一外图案化导电层L1、多个内图案化导电层L3、L5、L8、L10、多个近导电孔道102、多个远导电孔道104及一第一导电路径161，其中外图案化导电层L1位于安装面100a与这些内图案化导电层L3、L5、L8、L10之间。控制元件52安装在电路板的安装面100a上。这对第一内电连接器61安装在电路板的安装面100a上，并适于安装一对存储器模块200。在图6A中，第一导电路径161从控制元件52经由对应的近导电孔道102延伸至对应的内图案化导电层L8，再经由对应的内图案化导电层L8分岔且以等距的走线161a-1、161a-2延伸至一对对应的远导电孔道104(如图6B所示)，再经由这对对应的远导电孔道104延伸至这对第一内电连接器61。
控制元件52例如是中央处理器或控制芯片。第一内电连接器61例如是用于与插卡式的双同轴存储器模块200组合的插槽式电连接器。此外，本实施例及以下的实施例的所有电连接器也采用了类似的例子。在这样的例子的情况下，远导电孔道104例如是导电贯通孔道(conductive through via)。导电贯通孔道可让电连接器的插脚(pin)穿过，并与插脚焊接在一起，以将电连接器安装至线路板100上。
请参考图7A、图7B及图7C，相较于图1A的实施例，在本实施例中，第一导电路径161从控制元件52经由对应的近导电孔道102延伸至对应的内图案化导电层L8，并经由对应的另外设置的远导电孔道104a及外图案化导电层L1延伸至这对第一内电连接器61。换言之，第一导电路径161是经由内图案化导电层L8及外图案化导电层L1(即两个不同的图案化导电层)来达成信号传输。在本实施例中，第一导电路径161采用了T类型拓扑，意即第一导电路径161经由对应的远导电孔道104a延伸至外图案化导电层L1，再经由外图案化导电层L1分岔且等距地延伸至这对第一内电连接器61，其中额外设置的远导电孔道104a是设置于第一内电连接器61对应的远导电孔道104(即插脚用的导电贯通孔道)之间。详细的说明是，这对第一内电连接器61以在外图案化导电层L1的分岔点61b(远导电孔道104a)两侧、等距走线61a-1和61a-2相互电连接，如图7C所示。此外，相较于图6B，图7B的内图案化导电层L8在相邻的远导电孔道104之间，没有配置走线。此外，在其他实施例中，线路板100还具有相对于安装面100a的一底面100b及一底图案化导电层(第二图案化导电层)L12。这些内图案化导电层L3、L5、L8、L10位于外图案化导电层L1及底图案化导电层L12之间。第一导电路径161从控制元件52经由对应的近导电孔道102延伸至对应的底图案化导电层L12，并经由对应的远导电孔道104a及外图案化导电层L1延伸至这对第一内电连接器61，如图7D所示。换言之，第一导电路径161是经由两个不同的图案化导电层来达成信号传输。
请参考图8，相较于图7A的实施例，在本实施例中，电子总成50还包括一对第二内电连接器62，其安装在电路板的安装面100a上，并适于安装一对存储器模块200。线路板100还具有一第二导电路径162。第二导电路径162从控制元件52经由对应的近导电孔道102延伸至对应的内图案化导电层L5，并经由对应、额外设置的远导电孔道104a及外图案化导电层L1的等距走线62a-1、62a-2延伸至这对第二内电连接器62。这对第二内电连接器62相对于这对第一内电连接器61较远离控制元件52。值得注意的是，第二导电路径162所经过对应的内图案化导电层L5不同于第一导电路径161所经过对应的内图案化导电层L8。
在本实施例中，第二导电路径162所经过对应的内图案化导电层L5相对于第一导电路径161所经过对应的内图案化导电层L8较接近外图案化导电层L1。也就是说，相较于较靠近控制元件52的这对第一内电连接器61，较远离控制元件52的这对第二内电连接器62因可承受的信号干扰的能力较高，其对应的第二导电路径162可配置于较接近外图案化导电层L1的内图案化导电层L5。
在本实施例中，第二导电路径162也采用了T类型拓扑。第二导电路径162经由对应的远导电孔道104a延伸至外图案化导电层L1，再经由外图案化导电层L1分岔且等距走线62a-1、62a-2延伸至这对第二内电连接器62。
在本实施例中，电子总成50还包括一对第三内电连接器63，其安装在电路板的安装面100a上，并适于安装一对存储器模块200。线路板100还具有一第三导电路径163。第三导电路径163从控制元件52经由对应的近导电孔道102延伸至对应的内图案化导电层L3，并经由对应的远导电孔道104a及外图案化导电层L1的等距走线63a-1、63a-2延伸至这对第三内电连接器63。这对第三内电连接器63相对于这对第一内电连接器61较远离控制元件52。
在本实施例中，第三导电路径163所经过对应的内图案化导电层L3相对于第一导电路径161所经过对应的内图案化导电层L8及第二导电路径162所经过对应的内图案化导电层L10较接近外图案化导电层L1。也就是说，越远离控制元件52的一对内电连接器(例如这对第三内电连接器63)因可承受的信号干扰的能力越高，所以其对应的导电路径可配置于更接近外图案化导电层L1的内图案化导电层(例如内图案化导电层L3)。
在本实施例中，第三导电路径163也采用了T类型拓扑。第三导电路径163经由对应的远导电孔道104a延伸至外图案化导电层L1，再经由外图案化导电层L1分岔且等距走线63a-1、63a-2延伸至这对第三内电连接器63。
在本实施例中，电子总成50还包括一对外电连接器71。这对外电连接器71安装在电路板的安装面100a上，并适于安装一对存储器模块200。线路板100还具有一外导电路径171。外导电路径171从控制元件52经由外图案化导电层L1延伸至这对外电连接器71。这对外电连接器71相对于这对第一内电连接器61较接近控制元件52。
在本实施例中，外导电路径171也采用了T类型拓扑。外导电路径171经由外图案化导电层L1延伸至这对外电连接器71之一，再经由外图案化导电层L1延伸至这对外电连接器71之另一。
请参考图9，相较于图8的实施例，在本实施例中，线路板100还具有相对于安装面100a的一底面100b及一底图案化导电层L12。这些内图案化导电层L3、L5、L8、L10位于外图案化导电层L1及底图案化导电层L12之间。外导电路径171经由外图案化导电层L1延伸至对应、额外设置的远导电孔道104a，再经由对应的远导电孔道104a延伸至底图案化导电层L12，再经由底图案化导电层L12分岔且等距走线71a-1、71a-2延伸至这些远导电孔道104的一对(即插脚用的导电贯通孔道)，再经由这对远导电孔道104分别延伸至这对外电连接器71。
请参考图10，相较于图9的实施例，在本实施例中，这对第二内电连接器62的第二导电路径162所经过对应的内图案化导电层L3相对于第一导电路径161所经过对应的内图案化导电层L8较接近外图案化导电层L1。这对第三内电连接器63的第三导电路径163所经过对应的内图案化导电层L10相对于第一导电路径161所经过对应的内图案化导电层L8及第二导电路径162所经过对应的内图案化导电层L3较远离外图案化导电层L1。由于这对第二内电连接器62、这对第三内电连接器63距离控制元件52较远，对于信号干扰的承受能力较大，所以在一些情况下，其导电路径所位于的内图案化导电层的层数可以做弹性调整。但是，相较于靠近控制元件52的这对第一内电连接器61，其导电路径所位于的内图案化导电层的层数需较远离外图案化导电层L1。
在一未绘示的实施例中，线路板100的导电路径161、162、163可采用图10的布线及171可采用图8的布线方式来作为数据传输(DQ)的通道。在，又一未绘示的实施例，线路板100的线路板100的导电路径161、162、163及171可采用图10的布线方式来作为信号撷取(DQS)的通道。
在上述所有的实施例中，线路板100延伸至各电连接器的导电路径(包含第一导电路径161、第二导电路径162、第三导电路径163及外导电路径171)可能为多个，而在图1A、图2A、图4、图5、图6A、图7A、图8、图9、图10中，仅以一个导电路径作为代表。此外，这些导电路径也可成对的设置，以作为差动信号对(differential signal pair)。
综上所述，在本发明的上述实施例中，导电路径经由一图案化导电层延伸，再经由另一不同的图案化导电层继续延伸，以提高布线的弹性。

Claims (18)

1.一种电子总成，其特征在于，包括：
线路板，具有安装面、第一图案化导电层、多个第二图案化导电层、多个近导电孔道、多个远导电孔道及第一导电路径，其中该第一图案化导电层位于该安装面与该些第二图案化导电层之间；
控制元件，安装在该电路板的该安装面上；以及
一对第一内电连接器，安装在该电路板的该安装面上，并适于安装一对存储器模块，其中
该第一导电路径从该控制元件至少经由该对应的第二图案化导电层及该第一图案化导电层延伸至该对第一内电连接器。
2.如权利要求1所述的电子总成，其中
该第一导电路径经由该对应的远导电孔道延伸至该第一图案化导电层，再经由该第一图案化导电层分岔且等距地延伸至该对第一内电连接器。
3.如权利要求1所述的电子总成，其中
该对第一内电连接器经由位于该第一图案化导电层的延伸自一分岔点的一对等距走线相互电连接。
4.如权利要求1所述的电子总成，还包括：
一对第二内电连接器，安装在该电路板的该安装面上，并适于安装一对存储器模块，其中
该线路板还具有第二导电路径，
该第二导电路径从该控制元件经由该对应的近导电孔道延伸至该对应的第二图案化导电层，并经由该对应的远导电孔道及该第一图案化导电层延伸至该对第二内电连接器，
该对第二内电连接器相对于该对第一内电连接器较远离该控制元件，以及
该第二导电路径所经过该对应的第二图案化导电层不同于该第一导电路径所经过该对应的第二图案化导电层。
5.如权利要求4所述的电子总成，其中
该第一导电路径经由该对应的远导电孔道延伸至该第一图案化导电层，再经由该第一图案化导电层分岔且等距地延伸至该对第一内电连接器，以及
该第二导电路径经由该对应的远导电孔道延伸至该第一图案化导电层，再经由该第一图案化导电层分岔且等距地延伸至该对第二内电连接器。
6.如权利要求1所述的电子总成，还包括：
一对第二内电连接器，安装在该电路板的该安装面上，并适于安装一对存储器模块，其中
该线路板还具有第二内导电路径，
该第二导电路径从该控制元件经由该对应的近导电孔道延伸至该对应的第二图案化导电层，并经由该对应的远导电孔道及该第一图案化导电层延伸至该对第二内电连接器，
该对第二内电连接器相对于该对第一内电连接器较远离该控制元件，以及
该第二导电路径所经过该对应的第二图案化导电层相对于该第一导电路径所经过该对应的第二图案化导电层较接近该第一图案化导电层。
7.如权利要求6所述的电子总成，其中
该第一导电路径经由该对应的远导电孔道延伸至该第一图案化导电层，再经由该第一图案化导电层分岔且等距地延伸至该对第一内电连接器，以及
该第二导电路径经由该对应的远导电孔道延伸至该第一图案化导电层，再经由该第一图案化导电层分岔且等距地延伸至该对第二内电连接器。
8.如权利要求6所述的电子总成，还包括：
一对第三内电连接器，安装在该电路板的该安装面上，并适于安装一对存储器模块，其中
该线路板还具有第三内导电路径，
该第三导电路径从该控制元件经由该对应的近导电孔道延伸至该对应的第二图案化导电层，并经由该对应的远导电孔道及该第一图案化导电层延伸至该对第三内电连接器，
该对第三内电连接器相对于该对第一内电连接器较远离该控制元件，以及
该第三导电路径所经过该对应的第二图案化导电层相对于该第二导电路径所经过该对应的第二图案化导电层较接近该第一图案化导电层。
9.如权利要求8所述的电子总成，其中
该第三导电路径所经过该对应的第二图案化导电层相对于该第一导电路径所经过该对应的第二图案化导电层较接近该第一图案化导电层。
10.如权利要求8所述的电子总成，其中
该第一导电路径经由该对应的远导电孔道延伸至该第一图案化导电层，再经由该第一图案化导电层分岔且等距地延伸至该对第一内电连接器，
该第二导电路径经由该对应的远导电孔道延伸至该第一图案化导电层，再经由该第一图案化导电层分岔且等距地延伸至该对第二内电连接器，以及
该第三导电路径经由该对应的远导电孔道延伸至该第一图案化导电层，再经由该第一图案化导电层分岔且等距地延伸至该对第三内电连接器。
11.如权利要求6所述的电子总成，还包括：
一对第三内电连接器，安装在该电路板的该安装面上，并适于安装一对存储器模块，其中
该线路板还具有第三导电路径，
该第三导电路径从该控制元件经由该对应的近导电孔道延伸至该对应的第二图案化导电层，并经由该对应的远导电孔道及该第一图案化导电层延伸至该对第三内电连接器，
该对第三电连接器相对于该对第一内电连接器较远离该控制元件，以及
该第三导电路径所经过该对应的第二图案化导电层相对于该第二内导电路径所经过该对应的第二图案化导电层较远离该第一图案化导电层。
12.如权利要求11所述的电子总成，其中
该第三导电路径所经过该对应的第二图案化导电层相对于该第一导电路径所经过该对应的第二图案化导电层较接近该第一图案化导电层。
13.如权利要求11所述的电子总成，其中
该第三导电路径所经过该对应的第二图案化导电层相对于该第一导电路径所经过该对应的第二图案化导电层较远离该第一图案化导电层。
14.如权利要求11所述的电子总成，其中
该第一导电路径经由该对应的远导电孔道延伸至该第一图案化导电层，再经由该第一图案化导电层分岔且等距地延伸至该对第一内电连接器，
该第二导电路径经由该对应的远导电孔道延伸至该第一图案化导电层，再经由该第一图案化导电层分岔且等距地延伸至该对第二内电连接器，以及
该第三导电路径经由该对应的远导电孔道延伸至该第一图案化导电层，再经由该第一图案化导电层分岔且等距地延伸至该对第三内电连接器。
15.如权利要求1所述的电子总成，还包括：
一对外电连接器，安装在该电路板的该安装面上，并适于安装一对存储器模块，其中
该线路板还具有外导电路径，
该外导电路径从该控制元件经由该第一图案化导电层延伸至该对外电连接器，以及
该对外电连接器相对于该对第一内电连接器较接近该控制元件。
16.如权利要求15所述的电子总成，其中
该外导电路径经由该第一图案化导电层延伸至该对外电连接器的中央，再经由该第一图案化导电层分岔且等距地延伸至该对外电连接器。
17.如权利要求15所述的电子总成，其中
该线路板更具有相对于该安装面的底面及底图案化导电层，
该些内图案化导电层位于该第一图案化导电层及该底图案化导电层之间，以及
该外导电路径经由该第一图案化导电层延伸至该对应的远导电孔道，再经由该对应的远导电孔道延伸至该底图案化导电层，再经由该底图案化导电层分岔且等距地延伸至该些远导电孔道的一对，再经由该对远导电孔道分别延伸至该对外电连接器。
18.如权利要求1所述的电子总成，其中该第一图案化导电层包括外图案化导电层，该些第二图案化导电层包括内图案化导电层及底图案化导电层。
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