JPH04283960A - 半導体装置 - Google Patents
半導体装置Info
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- JPH04283960A JPH04283960A JP3046748A JP4674891A JPH04283960A JP H04283960 A JPH04283960 A JP H04283960A JP 3046748 A JP3046748 A JP 3046748A JP 4674891 A JP4674891 A JP 4674891A JP H04283960 A JPH04283960 A JP H04283960A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 69
- 230000002093 peripheral effect Effects 0.000 abstract description 4
- 230000005611 electricity Effects 0.000 description 16
- 230000003068 static effect Effects 0.000 description 16
- 230000006378 damage Effects 0.000 description 8
- 238000010586 diagram Methods 0.000 description 6
- 230000002265 prevention Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 230000001066 destructive effect Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に関するも
のであり、更に詳しくは、当該半導体装置をハンドリン
グする際に於ける半導体装置の静電気破壊を防止しえる
半導体装置に関するものである。
のであり、更に詳しくは、当該半導体装置をハンドリン
グする際に於ける半導体装置の静電気破壊を防止しえる
半導体装置に関するものである。
【０００２】
【従来の技術】多数の半導体素子から構成されている論
理回路、或いは記憶回路を複数個配置形成してなる半導
体装置であるチップに於いては、該チップを電源がオフ
の状態に於いて、即ち、当該半導体装置が非動作の状態
にある場合に、ハンドリングが行われ、その時に、ハン
ドリングを行う人間の持つ静電気によって、当該チップ
内の回路群の一部或いは全部に瞬間的に過剰の電流が流
れる事によって、当該回路内の素子が破壊されると言う
危険が有った。
理回路、或いは記憶回路を複数個配置形成してなる半導
体装置であるチップに於いては、該チップを電源がオフ
の状態に於いて、即ち、当該半導体装置が非動作の状態
にある場合に、ハンドリングが行われ、その時に、ハン
ドリングを行う人間の持つ静電気によって、当該チップ
内の回路群の一部或いは全部に瞬間的に過剰の電流が流
れる事によって、当該回路内の素子が破壊されると言う
危険が有った。
【０００３】従来、係るハンドリングに於ける、チップ
内の素子回路の静電気による破壊を防止する為、Ｉ／Ｐ
バッファやＯ／Ｐバッファ等を設け、それにダイオード
を接続させて、静電気を逃がす方法が採用されている。 即ち、図３には従来に於ける、半導体装置に於ける回路
素子の静電気破壊を防止する方法の例を示すものである
。
内の素子回路の静電気による破壊を防止する為、Ｉ／Ｐ
バッファやＯ／Ｐバッファ等を設け、それにダイオード
を接続させて、静電気を逃がす方法が採用されている。 即ち、図３には従来に於ける、半導体装置に於ける回路
素子の静電気破壊を防止する方法の例を示すものである
。
【０００４】図に於いては、例えばＩ／Ｏセル１の出力
端子部にインバータからなる出力バッファ２を設け且つ
その出力端子を半導体装置の周辺部に設けたパッド部３
に接続させた構成に於いて、該出力端子とパッド部３と
の間に保護ダイオード４を設け、その一方のダイオード
４─１は高電位電源例えばＶｄｄに接続させ、一方他方
のダイオード４─２は低電位電源例えばＶｓｓに接続さ
せている。
端子部にインバータからなる出力バッファ２を設け且つ
その出力端子を半導体装置の周辺部に設けたパッド部３
に接続させた構成に於いて、該出力端子とパッド部３と
の間に保護ダイオード４を設け、その一方のダイオード
４─１は高電位電源例えばＶｄｄに接続させ、一方他方
のダイオード４─２は低電位電源例えばＶｓｓに接続さ
せている。
【０００５】従って、係る構成に於いて、該出力端子部
３にハンドリング時に静電気が印加された場合には、そ
の静電気を上記したＶｄｄ電源若しくはＶｓｓ電源の何
れかに逃がす様にしている。
３にハンドリング時に静電気が印加された場合には、そ
の静電気を上記したＶｄｄ電源若しくはＶｓｓ電源の何
れかに逃がす様にしている。
【０００６】
【発明が解決しようとする課題】然しながら、係る従来
の方法に於いては、使用されているダイオードの耐圧に
も限界があり、又ダイオードの耐圧を上げようとすると
ダイオードの領域を大きく形成する必要あるので、半導
体装置の小型化、高集積度化との兼ね合いから自ずと限
界が存在する為、充分な破壊防止効果は得られていない
。
の方法に於いては、使用されているダイオードの耐圧に
も限界があり、又ダイオードの耐圧を上げようとすると
ダイオードの領域を大きく形成する必要あるので、半導
体装置の小型化、高集積度化との兼ね合いから自ずと限
界が存在する為、充分な破壊防止効果は得られていない
。
【０００７】又、係る構成に於いては、該半導体装置の
入出力端子に係る静電気の方向性が問題となり、例えば
、該半導体装置のパッドとパッドの間に、人間の手が触
れて静電気が該パッドとパッドの間に印加された場合に
は全く対応しえないと言う問題も有った。本発明の目的
は、係る従来技術に於ける問題点を解決し、半導体装置
をハンドリングする場合に於いて、如何なる方向、如何
なる場所にでも静電気が印加された場合で有っても、該
静電気から当該半導体装置に於ける半導体素子の回路の
破壊を有効に防止しえる半導体装置を提供するものであ
る。
入出力端子に係る静電気の方向性が問題となり、例えば
、該半導体装置のパッドとパッドの間に、人間の手が触
れて静電気が該パッドとパッドの間に印加された場合に
は全く対応しえないと言う問題も有った。本発明の目的
は、係る従来技術に於ける問題点を解決し、半導体装置
をハンドリングする場合に於いて、如何なる方向、如何
なる場所にでも静電気が印加された場合で有っても、該
静電気から当該半導体装置に於ける半導体素子の回路の
破壊を有効に防止しえる半導体装置を提供するものであ
る。
【０００８】
【課題を解決するための手段】本発明は上記目的を達成
する為に以下に示す様な技術構成を採用するものである
。即ち、複数個の半導体素子から構成されている所定の
機能を有する回路が複数個形成されている回路領域を有
する半導体装置に於いて、当該回路領域の周縁部に存在
する少なくとも一部の回路同志が、該半導体装置が非作
動の状態に於いて導通するトランジスタにより接続され
ている半導体装置である。
する為に以下に示す様な技術構成を採用するものである
。即ち、複数個の半導体素子から構成されている所定の
機能を有する回路が複数個形成されている回路領域を有
する半導体装置に於いて、当該回路領域の周縁部に存在
する少なくとも一部の回路同志が、該半導体装置が非作
動の状態に於いて導通するトランジスタにより接続され
ている半導体装置である。
【０００９】
【作用】即ち、本発明に於いては上記の様な構成を採用
しているので、該半導体装置であるチップが人間の手に
よりハンドリングされている間に誤って該半導体装置の
周辺部に存在しているパッド等に当該人間の静電気が加
えられたとしても、当該半導体装置は、通常ハンドリン
グ時には電源がオフとなる非動作の状態にあるので、本
発明により設けられた電源がオフ時にオンとなり導通す
るトランジスタの働きによって当該印加された静電気は
、別のパッドを介して再び人間の体に逃げる事が出来る
ので、半導体装置ないの回路素子を破壊する事は無い。
しているので、該半導体装置であるチップが人間の手に
よりハンドリングされている間に誤って該半導体装置の
周辺部に存在しているパッド等に当該人間の静電気が加
えられたとしても、当該半導体装置は、通常ハンドリン
グ時には電源がオフとなる非動作の状態にあるので、本
発明により設けられた電源がオフ時にオンとなり導通す
るトランジスタの働きによって当該印加された静電気は
、別のパッドを介して再び人間の体に逃げる事が出来る
ので、半導体装置ないの回路素子を破壊する事は無い。
【００１０】
【実施例】以下に、本発明に係る半導体装置の具体例を
図面を参照しながら詳細に説明する。図１は、本発明に
係る半導体装置の原理を説明する図であると共に本発明
に係る半導体装置の一具体例を示す図である。
図面を参照しながら詳細に説明する。図１は、本発明に
係る半導体装置の原理を説明する図であると共に本発明
に係る半導体装置の一具体例を示す図である。
【００１１】図１（Ａ）は、本発明に係る半導体装置の
構造の一部を示す図であり、半導体基板１内に半導体素
子からなる論理回路若しくは記憶回路等が複数個形成さ
れている領域１０が設けられている。そして、該回路領
域１０の特に周辺部に配置形成されている素子回路６、
６’の入力端部若しくは出力端部を構成するパッド部７
、７’にトランジスタ８を接続させ両パッドを電気的に
接続させたものであり、然も該トランジスタは該半導体
装置１に対する電源がオフの状態に有る場合に導通し、
該半導体装置１に対する電源がオンの状態に有る場合に
非導通となる様な機能を有するトランジスタである。
構造の一部を示す図であり、半導体基板１内に半導体素
子からなる論理回路若しくは記憶回路等が複数個形成さ
れている領域１０が設けられている。そして、該回路領
域１０の特に周辺部に配置形成されている素子回路６、
６’の入力端部若しくは出力端部を構成するパッド部７
、７’にトランジスタ８を接続させ両パッドを電気的に
接続させたものであり、然も該トランジスタは該半導体
装置１に対する電源がオフの状態に有る場合に導通し、
該半導体装置１に対する電源がオンの状態に有る場合に
非導通となる様な機能を有するトランジスタである。
【００１２】尚、本発明に係る半導体装置に於いては、
そのゲート部９を適宜の電源１１に接続させておくもの
である。そして、本発明に係る上記トランジスタ８とし
ては、Ｐチャネル型トランジスタである事が好ましく、
その場合には当該トランジスタ８のゲート部９は、当該
半導体装置の高電位電源１１、即ちＶｄｄに接続させる
ものである。
そのゲート部９を適宜の電源１１に接続させておくもの
である。そして、本発明に係る上記トランジスタ８とし
ては、Ｐチャネル型トランジスタである事が好ましく、
その場合には当該トランジスタ８のゲート部９は、当該
半導体装置の高電位電源１１、即ちＶｄｄに接続させる
ものである。
【００１３】従って、本発明に於いては、該半導体装置
が動作する時は、上記のＶｄｄ電源がオンとなるので該
トランジスタ８はカットオフされるので、当該半導体装
置の各回路の機能には何ら影響を与えるものでは無い。 一方、該半導体装置が非動作状態となっている間は、該
Ｖｄｄ電源がオフとなるので、当該トランジスタ８はオ
ン状態となり導通しているので、該半導体装置がハンド
リングされている間に、誤って係るパッドに、人間の手
が触れた場合でも、それにより印加された静電気は該パ
ッド間を接続しているトランジスタ８を介して半導体装
置１外に逃がす事が可能となる。
が動作する時は、上記のＶｄｄ電源がオンとなるので該
トランジスタ８はカットオフされるので、当該半導体装
置の各回路の機能には何ら影響を与えるものでは無い。 一方、該半導体装置が非動作状態となっている間は、該
Ｖｄｄ電源がオフとなるので、当該トランジスタ８はオ
ン状態となり導通しているので、該半導体装置がハンド
リングされている間に、誤って係るパッドに、人間の手
が触れた場合でも、それにより印加された静電気は該パ
ッド間を接続しているトランジスタ８を介して半導体装
置１外に逃がす事が可能となる。
【００１４】尚、本発明に係る上記の静電気破壊防止回
路の具体的構成の例は図１（Ｂ）に示す通りであり、Ｐ
チャネル型のＭＯＳＦＥＴトランジスタ８の一方の端子
１２が、パッド７と接続され、又他方の端子１３がパッ
ド７’と接続されている。又該トランジスタ８のゲート
９はＶｄｄ電源１１と接続され、更にそのバックゲート
部を配線１４によりＶｄｄ電源１１に接続させてバック
ゲート効果がえられる様に構成する事が好ましい。
路の具体的構成の例は図１（Ｂ）に示す通りであり、Ｐ
チャネル型のＭＯＳＦＥＴトランジスタ８の一方の端子
１２が、パッド７と接続され、又他方の端子１３がパッ
ド７’と接続されている。又該トランジスタ８のゲート
９はＶｄｄ電源１１と接続され、更にそのバックゲート
部を配線１４によりＶｄｄ電源１１に接続させてバック
ゲート効果がえられる様に構成する事が好ましい。
【００１５】次に、本発明に係る半導体装置の構成例を
図２に従って説明する。即ち、図２は、図１の原理回路
を用いて構成された半導体装置の一部の構成を示すもの
である。図２に於いて、半導体基板１に設けた論理回路
或いは記憶回路形成領域１０に複数個の回路部６、６’
、６”・・・が配置形成されており、その領域１０の特
に周縁部に存在する各回路部６、６’、６”・・の各パ
ッド部７、７’、７”・・・・を全て、或いは所定の間
隔を於いて互いに当該Ｐチャネル型のＭＯＳＦＥＴトラ
ンジスタ８、８’、８”・・・・・で電気的に接続させ
て、電流通路を形成させると共に、各トランジスタ８、
８’、８”・・・・・の各ゲート９、９’、９”・・・
・・をＶｄｄ電源線１１と接続させたものである。
図２に従って説明する。即ち、図２は、図１の原理回路
を用いて構成された半導体装置の一部の構成を示すもの
である。図２に於いて、半導体基板１に設けた論理回路
或いは記憶回路形成領域１０に複数個の回路部６、６’
、６”・・・が配置形成されており、その領域１０の特
に周縁部に存在する各回路部６、６’、６”・・の各パ
ッド部７、７’、７”・・・・を全て、或いは所定の間
隔を於いて互いに当該Ｐチャネル型のＭＯＳＦＥＴトラ
ンジスタ８、８’、８”・・・・・で電気的に接続させ
て、電流通路を形成させると共に、各トランジスタ８、
８’、８”・・・・・の各ゲート９、９’、９”・・・
・・をＶｄｄ電源線１１と接続させたものである。
【００１６】従って、該半導体装置の動作時に於いては
、該トランジスタ８、８’、８”・・は何れもカットオ
フされているが、該半導体装置が非動作時に於いては、
該トランジスタ８、８’、８”・・は何れもオンとなり
導通状態となるので各パッドを直列に接続した電流通路
が形成される。そこで、若し、パッドＡとパッドＢとに
オペレータの手が触れて、静電気が印加されたとしても
、係る電流通路を通して電荷が逃げる事が出来るので半
導体装置内部の各回路の素子が破壊される事が防止出来
る。
、該トランジスタ８、８’、８”・・は何れもカットオ
フされているが、該半導体装置が非動作時に於いては、
該トランジスタ８、８’、８”・・は何れもオンとなり
導通状態となるので各パッドを直列に接続した電流通路
が形成される。そこで、若し、パッドＡとパッドＢとに
オペレータの手が触れて、静電気が印加されたとしても
、係る電流通路を通して電荷が逃げる事が出来るので半
導体装置内部の各回路の素子が破壊される事が防止出来
る。
【００１７】つまり、本発明に於いては、静電気の様な
破壊エネルギーが、複数のパッドに分散され、一個当た
りのパッドに加わる破壊レベルが相対的に低下する為、
耐圧性が向上する。又本発明に於いては、使用されるト
ランジスタは、特に駆動能力が大きいと言う必要も無く
、単位に電流を導通させる程度の大きさが有れば充分で
あるので、当該トランジスタのサイズそのものも小さい
もので良いので、トランジスタを形成する為に必要とさ
れる領域も少なくて済む上、従来半導体装置内に於いて
使用さえていない領域を使用する事が出来るので、半導
体装置自身の大きさを従来以上に大きくする必要もない
ので経済的である。
破壊エネルギーが、複数のパッドに分散され、一個当た
りのパッドに加わる破壊レベルが相対的に低下する為、
耐圧性が向上する。又本発明に於いては、使用されるト
ランジスタは、特に駆動能力が大きいと言う必要も無く
、単位に電流を導通させる程度の大きさが有れば充分で
あるので、当該トランジスタのサイズそのものも小さい
もので良いので、トランジスタを形成する為に必要とさ
れる領域も少なくて済む上、従来半導体装置内に於いて
使用さえていない領域を使用する事が出来るので、半導
体装置自身の大きさを従来以上に大きくする必要もない
ので経済的である。
【００１８】更に、本発明に係る半導体装置に於ける制
御トランジスタ８は、他の回路を構成するトランジスタ
と同時に形成する事ができるので、工程が増えて生産コ
ストを上昇させると言う問題もない。
御トランジスタ８は、他の回路を構成するトランジスタ
と同時に形成する事ができるので、工程が増えて生産コ
ストを上昇させると言う問題もない。
【００１９】
【発明の効果】本発明に於いては、半導体装置をハンド
リングする場合に於いて、如何なる方向に又、如何なる
場所において静電気が印加された場合で有っても、該静
電気によって半導体素子の回路の破壊が有効に防止しえ
る半導体装置がえられるものである。
リングする場合に於いて、如何なる方向に又、如何なる
場所において静電気が印加された場合で有っても、該静
電気によって半導体素子の回路の破壊が有効に防止しえ
る半導体装置がえられるものである。
【図１】図１は、本発明に係る半導体装置に於ける静電
気破壊防止回路の原理説明図であり、又本発明に係る半
導体装置の一具体例を示す図である。
気破壊防止回路の原理説明図であり、又本発明に係る半
導体装置の一具体例を示す図である。
【図２】図２は、本発明に係る半導体装置の構成の一部
を示す平面概略図である。
を示す平面概略図である。
【図３】図３は、従来の静電気による回路破壊防止回路
の構造例を示す図である。
の構造例を示す図である。
１…半導体素子により形成された回路
２…出力バッファー回路
３…出力端子パッド
４…ダイオード
５…半導体装置
６…回路部（Ｉ／Ｏバッファー）
７…パッド
８…トランジスタ
９…ゲート
１０…回路領域
１１…高電位電源
Claims (3)
- 【請求項１】 複数個の半導体素子から構成されてい
る所定の機能を有する回路が複数個形成されている回路
領域を有する半導体装置に於いて、当該回路領域の周縁
部に存在する少なくとも一部の回路同志が、該半導体装
置が非作動の状態に於いて導通するトランジスタにより
接続されている事を特徴とする半導体装置。 - 【請求項２】 該トランジスタは、該半導体装置に対
する電源がオフの状態に有る場合に導通し、該半導体装
置に対する電源がオンの状態に有る場合に非導通となる
ものである事を特徴とする請求項１記載の半導体装置。 - 【請求項３】 該トランジスタはＰチャネル型トラン
ジスタである事を特徴とする請求項１記載の半導体装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3046748A JPH04283960A (ja) | 1991-03-12 | 1991-03-12 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3046748A JPH04283960A (ja) | 1991-03-12 | 1991-03-12 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04283960A true JPH04283960A (ja) | 1992-10-08 |
Family
ID=12755955
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3046748A Withdrawn JPH04283960A (ja) | 1991-03-12 | 1991-03-12 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04283960A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010129121A (ja) * | 2008-11-27 | 2010-06-10 | Fujitsu Microelectronics Ltd | 半導体メモリ |
-
1991
- 1991-03-12 JP JP3046748A patent/JPH04283960A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010129121A (ja) * | 2008-11-27 | 2010-06-10 | Fujitsu Microelectronics Ltd | 半導体メモリ |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980514 |