JP5161667B2 - 半導体装置、半導体システム - Google Patents

Description

本発明は、半導体装置に関し、例えばメモリ回路を搭載した半導体装置の動作の高速化に関する。

ＭＣＰ（Multi Chip Package）などのパッケージに搭載される複数の半導体装置は、それぞれの電極パッドが、パッケージの内部配線を介してパッケージの外部端子に接続される。例えば、ＢＧＡ（Ball Grid Array）構造のパッケージの場合、半導体装置の電極パッドは、ＢＧＡの基板内の多層配線を介して、ＢＧＡの外部端子であるボール電極に接続される。

ＰｏＰ（Package-on-Package）構造のように、積層された２つの同じ半導体装置を搭載するパッケージでは、各半導体装置の電極パッドの同じ信号が入力されるものが上下に並んで配置される。この場合、ＭＣＰの内部配線が局所的に過密になることがある。特許文献１に示すように、一方の半導体装置を１８０度回転して搭載すると、上下の半導体装置の電極パッドの位置がずれて積層されるので、内部配線が局所的に過密になることを防止できる。

しかし、一方の半導体装置を１８０度回転して搭載すると、それぞれの半導体装置で同じ信号が入力される電極パッドが、半導体装置の回路実装面の中心に対して点対称の位置に配置される。同じ信号が入力される電極パッドには外部端子が接続されるので、内部配線の取り回しが複雑になる。また、同じ信号であっても電極パッドと外部端子との間の配線長が均一にならない。そのために、内部配線による遅延量が異なり、同じ信号でも電極パッドに入力されるタイミングがずれる。

そこで、同じ信号が入力される電極パッドを半導体装置の対向する辺にそれぞれ設けることで、内部配線の配線長の均一化を図ることができる。
特許文献２の図３には、対向する辺に同じ信号が入力される電極パッドを配置した半導体装置が開示される。半導体装置は、２つの機能チップの一方が１８０度回転した状態で配置された構成である。２つの機能チップは、スクライブラインを挟んで配設されている。２つの機能チップは独立して設けられる。特許文献３には、メモリアレイを挟んで対向して、同じ入力構成のロウデコーダが配置されたメモリ回路が開示される。このメモリ回路では、一方のロウデコーダが選択されて、相補的に動作する。
特開２００５-２８６１２６号公報（段落００７９、図１９） 国際公開番号ＷＯ２００２／０８２５４０（図３） 特開平７−１３４８９７号公報

２つの同じ半導体メモリチップを搭載するパッケージでは、それぞれの半導体装置でアクセス値（Ｉ／Ｏ間アクセス値、アドレス間アクセス値）が異なる。ＢＧＡのボール電極を基準にした場合、ボール電極から各半導体装置の電極パッドへの信号の遅延量が配線長の違いで異なる。ＰｏＰ構造であれば、半導体装置でＩ／Ｏを分離する場合に、Ｉ／Ｏ間でアクセス値が異なる。この遅延量の違いによる影響を減らすために、半導体メモリチップ内のすべてのメモリセルのアクセス分布を均一にする必要がある。また、特許文献２、３の構成では、２つの機能チップのそれぞれが独立して動作したり、メモリ回路が相補的に動作する構成であるので、半導体装置全体としての高速動作には向いていない。

本発明は、上記の問題に鑑み、動作速度が従来よりも高速な半導体装置及びそのような半導体装置を搭載した半導体システムを提供することを主たる課題とする。

以上の課題を解決する本発明の半導体装置は、各々に同じ信号が入力される第１電極パッド及び第２電極パッドと、前記第１電極パッド及び前記第２電極パッドの両方から前記信号が入力される電子回路と、を備えている。前記電子回路は、前記第１電極パッドから入力される前記信号と、前記第２電極パッドから入力される前記信号と、のいずれか早く入力される前記信号により動作する。

本発明の半導体装置は、第１電極パッド及び第２電極パッドの両方から、同じ信号が電子回路に入力される構成である。このような構成では、電子回路が、第１電極パッドと第２電極パッドとのいずれか早い方から信号を受信して動作する。そのために、従来よりも高速な動作を実現できる。前記信号は、例えば前記第１電極パッド及び前記第２電極パッドに同時に入力される。

本発明の半導体装置は、例えば、前記第１電極パッドから前記信号が入力される第１バッファと、前記第２電極パッドから前記信号が入力される第２バッファと、を更に備えている。前記第１バッファの出力端と前記第２バッファの出力端とは接続されており、前記第１バッファと前記第２バッファのいずれもが、前記電子回路に前記信号を入力する。第１バッファの出力端と第２バッファの出力端とが接続されるが、配線には寄生抵抗があるために、第１、第２バッファの各ドライブ素子間に多大なトランジスタ貫流電流が流れることはない。

本発明の半導体装置において前記電子回路は、例えば、複数のメモリセルにより構成されるメモリセルアレイと、前記メモリセルアレイに設けられるロウデコーダ及びカラムデコーダと、を備えたメモリ回路である。この場合、前記信号が、前記メモリセルアレイの所定のメモリセルにアクセスするためのアドレス信号である。このような構成では、前記第１バッファと前記第２バッファとが、前記アドレス信号を前記ロウデコーダ又は前記カラムデコーダとの少なくとも一方に入力する。アドレス信号により、アクセスするメモリセルが活性化される。なお、本明細書においてアクセスとは、メモリセルへの書き込み動作及びメモリセルからの読み出し動作である。
前記ロウデコーダは、前記メモリセルアレイに複数設けられていてもよい。このような構成では、各ロウデコーダの出力端が同じワード線に接続されて、当該メモリセルアレイ内のメモリセルに接続される。メモリセルには、いずれかのロウデコーダから入力されるアドレス信号によりアクセス可能になるために、より高速な動作が可能になる。なお、ワード線の寄生抵抗により、各ロウデコーダのドライブ素子間にトランジスタ貫流電流が流れることはない。

前記メモリセルアレイは、例えば複数設けられる。相対的に前記第１バッファに近い位置に配置されるメモリセルアレイは、前記カラムデコーダが第１スイッチを介して前記第１バッファに接続され、相対的に前記第２バッファに近い位置に配置されるメモリセルアレイは、前記カラムデコーダが第２スイッチを介して前記第２バッファに接続される。前記第１スイッチ及び前記第２スイッチが閉状態のときに、前記第１バッファの出力端と前記第２バッファの出力端とが接続される。このような構成では、各メモリセルアレイのロウデコーダは、第１バッファと第２バッファとの相対的に近い方からアドレス信号が入力される。第１、第２スイッチが閉状態のときには、カラムデコーダが、より早く入力されるアドレス信号により動作する。
また、相対的に前記第１バッファに近い位置に配置される前記メモリセルアレイは、前記ロウデコーダが第３スイッチを介して前記第１バッファに接続され、相対的に前記第２バッファに近い位置に配置される前記メモリセルアレイは、前記ロウデコーダが第４スイッチを介して前記第２バッファに接続される構成であってもよい。前記第３スイッチ及び前記第４スイッチが閉状態のときに、前記第１バッファの出力端と前記第２バッファの出力端とが接続される。

以上のような本発明の半導体装置では、例えば、前記第１電極と前記第２電極とが、前記電子回路が実装される面の中心に対して対称となる位置に設けられてもよい。

このような本発明の半導体装置を搭載する半導体システムは、以下のような構成になる。この半導体システムは、上記のような半導体装置を搭載したパッケージを備える。このパッケージは、外部から前記信号が入力される外部端子と、前記外部端子から、前記第１電極パッド及び前記第２電極パッドに同じ前記信号を同時に入力するための内部配線と、を備える。
前記パッケージは、例えば積層された複数の前記半導体装置を搭載する。複数の前記半導体装置の少なくとも２つが、前記内部配線により同じ信号が入力される電極パッドをそれぞれ備える場合には、当該２つの半導体装置の一方の半導体装置の前記電極パッドと他方の半導体装置の前記電極パッドとを、縦に並ばないような位置に配置する。このような構成ならば、内部配線が局所的に過密になることを防止できる。当該２つの半導体装置は、例えば、前記一方の半導体装置に対して前記他方の半導体装置が所定の角度回転した位置で配置される。

以上のような本発明により、第１、第２バッファの出力端が接続される第１、第２バッファから同じ信号が電子回路に入力されるために、電子回路が従来よりも早く信号を受信でき、高速に動作可能になる。

以下、図面を参照して本発明の実施形態を説明する。

＜第１実施形態＞
図１は、本発明の半導体装置が２つ搭載されるＭＣＰの第１実施形態の模式図である。
ＭＣＰ１は、ＢＧＡ構造のパッケージであり、半導体装置２０、３０が載置されるパッケージ基板１０とボール電極１１とを備える。図１では、ボール電極１１を一列分しか図示していないが、ボール電極１１はパッケージ基板１０の下にマトリクス状に設けられる。パッケージ基板１０は多層配線基板である。半導体装置２０、３０は、パッケージ基板１０上に積層される。半導体装置２０の電極パッド２１、２２及び半導体装置３０の電極パッド３１、３２は、パッケージ基板１０の内部配線を経由して、ボール電極１１に接続される。図１では、半導体装置２０、３０の電極パッドをそれぞれ２個ずつしか表示していないが、この他にも半導体装置２０、３０には、周縁部に沿って図示しない電極パッドが複数設けられている。ボール電極１１を介してＭＣＰ１の外部から入力される信号及び電圧が、パッケージ基板１０の内部配線を経由して半導体装置２０、３０の各電極パッド２１、２２、３１、３２及び図示しない電極パッドに入力される。これにより、半導体装置２０、３０が動作する。以下の説明では、電極パッド２１、３１を第１電極パッド２１、３１、電極パッド２２、３２を第２電極パッド２２、３２という。

この実施形態では、半導体装置２０、３０が半導体メモリ装置であり、半導体基板上に電子回路としてメモリ回路２３、３３が形成されている。第１電極パッド２１、３１と第２電極パッド２２、３２とは、半導体基板の回路実装面の中心に対して対称となる位置に配置されている。図１では、ボール電極１１に入力されるアドレス信号Ａ０が、パッケージ基板１０の内部配線を介して半導体装置２０の第１、第２電極パッド２１、２２及び半導体装置３０の第１、第２電極パッド３１、３２に入力される。
図１では、アドレス信号Ａ０が入力される第１、第２電極パッド２１、３１、２２、３２についてのみ表示されているが、他のアドレス信号が入力される電極パッドも同様に、半導体基板の回路実装面の中心に対して対称となる位置に配置されている。

図２は、半導体装置２０に形成された第１、第２電極パッド２１、２２、メモリ回路２３、及びその周辺の回路図である。メモリ回路２３には、第１、第２アドレスバッファ２４、２５が接続されている。第１アドレスバッファ２４には第１電極パッド２１が接続される。第２アドレスバッファ２５には第２電極パッド２２が接続される。第１、第２アドレスバッファ２４、２５の出力端同士は、メモリ回路２３の内部で配線Ｌにより直接接続されている。配線Ｌは、寄生抵抗Ｒ１、Ｒ２を有するので、第１、第２アドレスバッファ２４、２５の各ドライブ素子間のトランジスタ貫流電流が防止される。

メモリ回路２３は、メモリセルがアレイ状に構成されたメモリセルアレイ２６〜２９を備えている。各メモリセルアレイ２６〜２９には、ロウデコーダ２６１〜２９１及びカラムデコーダ２６２〜２９２などの周辺回路が接続される。メモリセルアレイ２６〜２９を構成する各メモリセルは、それぞれロウデコーダ２６１〜２９１及びカラムデコーダ２６２〜２９２にアドレス信号が入力されることでアクセスされる。ロウデコーダ２６１〜２９１及びカラムデコーダ２６２〜２９２には、配線Ｌが接続される。配線Ｌを介して、第１、第２アドレスバッファ２４、２５からアドレス信号がロウデコーダ２６１〜２９１及びカラムデコーダ２６２〜２９２に入力される。

図１、図２により、アドレス信号Ａ０を例にして半導体装置２０の動作を説明する。
ボール電極１１から入力されるアドレス信号Ａ０は、パッケージ基板１０の内部配線を介して、第１、第２電極パッド２１、２２に同時に入力される。第１、第２電極パッド２１、２２に同時に入力されたアドレス信号Ａ０は、それぞれ第１、第２アドレスバッファ２４、２５に入力される。第１、第２アドレスバッファ２４、２５に入力されたアドレス信号Ａ０は、配線Ｌを介してロウデコーダ２６１〜２９１及びカラムデコーダ２６２〜２９２に入力される。これにより、アドレス信号Ａ０に応じたメモリセルがアクセスされる。ロウデコーダ２６１〜２９１及びカラムデコーダ２６２〜２９２は、第１電極パッド２１から入力されたアドレス信号Ａ０と第２電極パッド２２から入力されたアドレス信号Ａ０との、いずれか早く入力された方により動作する。

このように、第１、第２アドレスバッファ２４、２５は同じ動作を行う。また、ロウデコーダ２６１〜２９１及びカラムデコーダ２６２〜２９２も、それぞれ同じ動作を行う。メモリ回路２３は、第１、第２アドレスバッファ２４、２５のそれぞれから入力されるアドレス信号によりメモリセルがアクセスされるために、実質的に半分の時定数により信号線の高速化が図れる。
半導体装置３０のメモリ回路３３及びその周辺の回路構成は、半導体装置２０のメモリ回路２３及びその周辺の回路構成と同じであるので説明を省略する。

＜第２実施形態＞
図３は、本発明の半導体装置が２つ搭載されるＭＣＰの第２実施形態の模式図である。ＭＣＰ２は、ＭＣＰ１と同様にＢＧＡ構造のパッケージであり、半導体装置２０、３０が載置されるパッケージ基板１０とボール電極１１とを備える。図３では、ＭＣＰ２のボール電極１１からの入力に、アドレス信号Ａ０の他にデータ信号ＤＱ７、１５が記載されている。
ＭＣＰ２に搭載される半導体装置２０、３０は、第１実施形態と異なり、一方が１８０度回転した位置で積層される。図３では、半導体装置３０が半導体装置２０に対して１８０度回転して配置される。これにより、半導体装置３０の第１、第２電極パッド３１、３２の配置が入れ替わる。第１、第２電極パッド３１、３２には、同じアドレス信号Ａ０が入力されるので、パッケージ基板１０の内部配線の変更はない。

半導体装置２０の電極パッド２１ａには、データ信号ＤＱ７が入力される。半導体装置３０の電極パッド３１ａには、データ信号ＤＱ１５が入力される。半導体装置２０の電極パッド２１ａと半導体装置３０の電極パッド３１ａとは、それぞれの半導体装置２０、３０で同じ位置に設けられている。
一方の半導体装置２０に対して他方の半導体装置３０が１８０度回転して搭載されるために、半導体装置２０の電極パッド２１ａと半導体装置３０の電極パッド３１ａは、回路実装面の中心に対して対向して位置する。そのために、パッケージ基板１０の内部配線が局所的に過密になることを防止できる。半導体装置２０、３０がそれぞれ２バイトのＩ／Ｏ構成のメモリシステムの場合、半導体装置２０の電極パッド２１ａを下位バイトに割り当て、半導体装置３０の電極パッド３１ａを上位バイトに割り当てる。これにより、半導体装置２０、３０をまったく同じ構成にすることができる。
なお、半導体装置３０を１８０度回転させて搭載するほかに、９０度回転していても同様の効果が得られる。つまり、積層される半導体装置２０と半導体装置３０とで、一方を回転した位置で搭載することで、同じ信号が入力される電極パッドの位置が縦に並ばないように配置されていればよい。

図４は、半導体装置２０に形成されたメモリ回路２３及びその周辺の回路図である。半導体装置３０のメモリ回路３３及びその周辺回路の回路構成は、半導体装置２０と同じであるので説明を省略する。
第２実施形態の半導体装置２０のメモリ回路２３と、第１実施形態の半導体装置２０のメモリ回路２３との差異は、メモリ回路２３内のロウデコーダの構成である。他の部分は同じ構成である。差異部分について説明する。

第２実施形態の半導体装置２０のメモリ回路２３では、各メモリセルアレイ２６〜２９に、カラムデコーダ２６２〜２９２の他に、第１ロウデコーダ２６３〜２９３及び第２ロウデコーダ２６４〜２９４が接続される。第１ロウデコーダ２６３〜２９３の出力は、ワード線ＷＬによりメモリセルアレイ２６〜２９に供給される。第２ロウデコーダ２６４〜２９４の出力も、同じワード線ＷＬによりメモリセルアレイ２６〜２９に供給される。つまり、第１ロウデコーダ２６３〜２９３の出力とそれに対応する第２ロウデコーダ２６４〜２９４の出力は、同じワード線ＷＬに供給される。ワード線ＷＬの寄生抵抗Ｒ３により、アドレスバッファ２４、２５の各ドライブ素子間と同様に、第１ロウデコーダ２６３〜２９３のドライブ素子と第２ロウデコーダ２６４〜２９４のドライブ素子の間のトランジスタ貫流電流が防止される。

このような第２実施形態の半導体装置２０のメモリ回路２３では、メモリセルアレイ２６〜２９を挟んで設けられる第１、第２アドレスバッファ２４、２５から、先に入力されたアドレス信号によりメモリセルがアクセスされるので、実質的に半分の時定数により信号線の高速化が図れる。また、第１ロウデコーダ２６３〜２９３と第２ロウデコーダ２６４〜２９４のそれぞれから各メモリセルアレイ２６〜２９のワード線ＷＬに信号が供給されるので、第１実施形態よりも高速な動作が可能になる。
なお、図４に示す構成の半導体装置２０を、第１実施形態の半導体装置２０、３０として用いてもよい。逆に、図２に示す構成の半導体装置２０を、第２実施形態の半導体装置２０、３０として用いてもよい。

＜第３実施形態＞
図５は、第３実施形態の半導体装置２０に形成されたメモリ回路２３及びその周辺の回路図である。この半導体装置２０は、第１、第２実施形態のＭＣＰ１、２に搭載される半導体装置２０、３０として用いることができる。
第３実施形態の半導体装置２０のメモリ回路２３と、第１実施形態の半導体装置２０のメモリ回路２３とは、第３実施形態のメモリ回路２３内にスイッチＳＷ１、ＳＷ２を設ける点で異なる。他の部分は同じ構成である。この差異部分について説明する。

スイッチＳＷ１は、配線Ｌのロウデコーダ２８１、２９１への分岐とカラムデコーダ２８２、２９２への分岐との間に設けられる。スイッチＳＷ２は、配線Ｌのロウデコーダ２６１、２７１への分岐とカラムデコーダ２６２、２７２への分岐との間に設けられる。スイッチＳＷ１、ＳＷ２は、それぞれメモリ回路２３の外部から入力される切替信号により開閉が制御される。
切替信号は、例えばアドレスマルチプレックス方式でアドレス信号が入力される場合には、アドレス信号がロウアドレスの場合にスイッチＳＷ１、ＳＷ２を開状態に制御し、アドレス信号がカラムアドレスの場合にスイッチＳＷ１、ＳＷ２を閉状態に制御する信号である。スイッチＳＷ１、ＳＷ２が開状態になると、配線Ｌによる負荷とカラムデコーダ２６２〜２９２のゲート容量による負荷とを無くすことができる。そのために、時定数の高速化が図られる。

スイッチＳＷ１、ＳＷ２が開状態になると、第１、第２アドレスバッファ２４、２５の出力はロウデコーダ２６１〜２９１にのみ入力される。スイッチＳＷ１、ＳＷ２が閉状態になると、第１、第２アドレスバッファ２４、２５の出力はカラムデコーダ２６２〜２９２に入力される。
このようにスイッチＳＷ１、ＳＷ２を用いることで、ロウデコーダ２６１〜２９１には、それぞれ最も近い第１、第２アドレスバッファ２４、２５からアドレス信号が入力される。この場合、スイッチＳＷ１、ＳＷ２が開状態になり、カラムデコーダ２６２〜２９２への配線が切断された状態になるために、高速化と低消費電力が実現できる。
なお、第１アドレスバッファ２４とロウデコーダ２８１、２９１との間、及び第２アドレスバッファ２５とロウデコーダ２６１、２７１との間にもスイッチを設けてもよい。このようなスイッチは、スイッチＳＷ１、ＳＷ２と相補的な動作を行う。この場合、このようなスイッチがが開状態になることで、ロウデコーダ２６１〜２９１のゲート容量による負荷を無くすことができ、時定数の高速化が図られる。

図６は、図５のメモリ回路２３の変形例の回路図である。
図６の例のメモリ回路２３は、メモリセルアレイ２６、２８と、スイッチＳＷ３、ＳＷ４を備えている。ロウデコーダ２６１、２８１とカラムデコーダ２６２、２８２とは、メモリセルアレイ２６、２８を挟む位置に設けられる。

第１、第２アドレスバッファ２４、２５の出力端は、それぞれ分岐されてスイッチＳＷ３、ＳＷ４に接続される。２つのスイッチＳＷ３間は、配線Ｌ１で接続されている。第１、第２アドレスバッファ２４、２５からは、配線Ｌ１を介してアドレス信号がロウデコーダ２６１、２８１に入力される。ロウデコーダ２６１、２８１は、第１アドレスバッファ２４から供給されるアドレス信号と第２アドレスバッファ２５から供給されるアドレス信号との、いずれか早く入力された方により動作する。
２つのスイッチＳＷ４間は、配線Ｌ２で接続されている。第１、第２アドレスバッファ２４、２５からは、配線Ｌ２を介してアドレス信号がカラムデコーダ２６２、２８２に入力される。カラムデコーダ２６２、２８２は、第１アドレスバッファ２４から供給されるアドレス信号と第２アドレスバッファ２５から供給されるアドレス信号との、いずれか早く入力された方により動作する。
配線Ｌ１、Ｌ２は、それぞれ寄生抵抗Ｒ４、Ｒ５を含む。寄生抵抗Ｒ４、Ｒ５により、第１、第２アドレスバッファ２４、２５の各ドライブ素子間のトランジスタ貫流電流が防止される。

スイッチＳＷ３、ＳＷ４は、それぞれメモリ回路２３の外部から入力される切替信号により開閉が制御される。スイッチＳＷ３が閉状態、スイッチＳＷ４が開状態になると、第１、第２アドレスバッファ２４、２５の出力はロウデコーダ２６１、２８１に入力される。スイッチＳＷ３が開状態、ＳＷ４が閉状態になると、第１、第２アドレスバッファ２４、２５の出力はカラムデコーダ２６２、２８２に入力される。
スイッチＳＷ３、ＳＷ４により、動作時に配線Ｌ１、Ｌ２の一方しか導通しないために、動作の高速化と低消費電力化を実現できる。
また、図６のような構成では、第１アドレスバッファ２４の出力端に接続されるスイッチＳＷ３、ＳＷ４及び第２アドレスバッファ２５の出力端に接続されるスイッチＳＷ３、ＳＷ４により、すべてのメモリセルアレイ２６、２８に設けられるロウデコーダ２６１、２８１及びカラムデコーダ２６２、２８２に、アドレス信号を入力できる。図５の構成では、新たなメモリセルアレイが追加されれば、当該メモリセルアレイ用にスイッチを追加する必要がある。しかし、図６では、メモリセルアレイ２６、２８と同様の構成のメモリセルアレイが追加されても、スイッチを新たに追加する必要はない。そのために、メモリセルアレイが追加されても構成を簡素化でき、設計変更も少なく済む。

以上の実施形態の説明では、半導体装置２０、３０を半導体メモリ装置として説明したが、本発明はこれに限られない。例えば、同じ信号が入力される第１電極パッド２１及び第２電極パッド２２を備える半導体装置と、同じ信号が入力される第１電極パッド３１を備える別の半導体装置が積層実装された半導体パッケージにも適用可能である。

半導体装置が２つ搭載されるＭＣＰの第１実施形態の模式図である。 第１実施形態の半導体装置に形成されたメモリ回路及びその周辺の回路図である。 半導体装置が２つ搭載されるＭＣＰの第２実施形態の模式図である。 第２実施形態の半導体装置に形成されたメモリ回路及びその周辺の回路図である。 第３実施形態の半導体装置に形成されたメモリ回路及びその周辺の回路図である。 第３実施形態の半導体装置に形成されたメモリ回路及びその周辺の回路図である。

符号の説明

１，２…ＭＣＰ、１０…パッケージ基板、１１…ボール電極、２０，３０…半導体装置、２１，３１…第２電極パッド、２２，３２…第２電極パッド、２１ａ，３１ａ…電極パッド、２３，３３…メモリ回路、２４…第１アドレスバッファ、２５…第２アドレスバッファ、２６，２７，２８，２９…メモリセルアレイ、２６１，２７１，２８１，２９１…ロウデコーダ、２６２，２７２，２８２，２９２…カラムデコーダ、２６３，２７３，２８３，２９３…第１ロウデコーダ、２６４，２７４，２８４，２９４…第２ロウデコーダ、Ｌ，Ｌ１，Ｌ２…配線、Ｒ１，Ｒ２，Ｒ３、Ｒ４、Ｒ５…寄生抵抗、ＳＷ１，ＳＷ２，ＳＷ３，ＳＷ４…スイッチ

Claims (11)

1. 各々に同じ信号が入力される第１電極パッド及び第２電極パッドと、
   前記第１電極パッド及び前記第２電極パッドの両方から前記信号が入力される電子回路と、を備えており、
   前記電子回路は、前記第１電極パッドから入力される前記信号と、前記第２電極パッドから入力される前記信号と、のいずれか早く入力される前記信号により動作する、
   半導体装置。
2. 前記第１電極パッドと前記第２電極パッドとには、同時に前記信号が入力される、
   請求項１記載の半導体装置。
3. 前記第１電極パッドから前記信号が入力される第１バッファと、
   前記第２電極パッドから前記信号が入力される第２バッファと、を更に備えており、
   前記第１バッファの出力端と前記第２バッファの出力端とが接続されて、前記第１バッファと前記第２バッファのいずれもが、前記電子回路に前記信号を入力する、
   請求項１又は２記載の半導体装置。
4. 前記電子回路は、
   複数のメモリセルにより構成される１以上のメモリセルアレイと、
   各メモリセルアレイに設けられるロウデコーダ及びカラムデコーダと、を備えたメモリ回路であり、
   前記信号は、前記メモリセルアレイの所定のメモリセルにアクセスするためのアドレス信号であり、
   前記第１バッファと前記第２バッファとは、前記アドレス信号を前記ロウデコーダと前記カラムデコーダとの少なくとも一方に入力する、
   請求項３記載の半導体装置。
5. 前記ロウデコーダは、一つのメモリセルアレイに複数設けられており、各ロウデコーダの出力端が同じワード線を介して、当該メモリセルアレイ内のメモリセルに接続される、
   請求項４記載の半導体装置。
6. 前記メモリセルアレイは複数であり、
   相対的に前記第１バッファに近い位置に配置されるメモリセルアレイは、前記カラムデコーダが第１スイッチを介して前記第１バッファに接続され、
   相対的に前記第２バッファに近い位置に配置されるメモリセルアレイは、前記カラムデコーダが第２スイッチを介して前記第２バッファに接続され、
   前記第１スイッチ及び前記第２スイッチが閉状態のときに、前記第１バッファの出力端と前記第２バッファの出力端とが接続される、
   請求項４記載の半導体装置。
7. 相対的に前記第１バッファに近い位置に配置される前記メモリセルアレイは、前記ロウデコーダが第３スイッチを介して前記第１バッファに接続され、
   相対的に前記第２バッファに近い位置に配置される前記メモリセルアレイは、前記ロウデコーダが第４スイッチを介して前記第２バッファに接続され、
   前記第３スイッチ及び前記第４スイッチが閉状態のときに、前記第１バッファの出力端と前記第２バッファの出力端とが接続される、
   請求項６記載の半導体装置。
8. 前記第１電極と前記第２電極とは、前記電子回路が実装される面の中心に対して対称となる位置に設けられる、
   請求項１〜７記載の半導体装置。
9. 請求項１〜８のいずれか１項に記載の半導体装置を搭載したパッケージを備えており、
   このパッケージは、
   外部から前記信号が入力される外部端子と、
   前記外部端子から、前記第１電極パッド及び前記第２電極パッドに同じ前記信号を同時に入力するための内部配線と、を備える、
   半導体システム。
10. 前記パッケージは、積層された複数の前記半導体装置を搭載しており、
    複数の前記半導体装置の少なくとも２つは、前記内部配線により同じ信号が入力される電極パッドをそれぞれ備えており、当該２つの半導体装置の一方の半導体装置の前記電極パッドと他方の半導体装置の前記電極パッドとが、縦に並ばないような位置に配置される、
    請求項９記載の半導体システム。
11. 前記一方の半導体装置に対して前記他方の半導体装置が所定の角度回転した位置で配置されている、
    請求項１０記載の半導体システム。

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