JPS63153793A - シリアルアクセスｉｃメモリ - Google Patents
シリアルアクセスｉｃメモリInfo
- Publication number
- JPS63153793A JPS63153793A JP61302541A JP30254186A JPS63153793A JP S63153793 A JPS63153793 A JP S63153793A JP 61302541 A JP61302541 A JP 61302541A JP 30254186 A JP30254186 A JP 30254186A JP S63153793 A JPS63153793 A JP S63153793A
- Authority
- JP
- Japan
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- data
- write
- read
- read data
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 230000015654 memory Effects 0.000 title claims abstract description 30
- 238000003491 array Methods 0.000 claims abstract description 11
- 230000006870 function Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 4
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ワードセレクタを挟んでその両側にメモリセ
ルアレイが配置され、各メモリセルアレイのディジット
線と直交する２辺の一方にライトデータレジスタが、他
方にリードデータレジスタがそれぞれ配置されているシ
リアルアクセスＩＣメモリに関する。
ルアレイが配置され、各メモリセルアレイのディジット
線と直交する２辺の一方にライトデータレジスタが、他
方にリードデータレジスタがそれぞれ配置されているシ
リアルアクセスＩＣメモリに関する。
第３図、第４図、第５図はこの種のシリアルアクセスＩ
Ｃメモリの従来例のレイアウトを示す図である。
Ｃメモリの従来例のレイアウトを示す図である。
これらのシリアルアクセスＩＣメモリは、データ入力端
子２０１〜２０４ とデータ出力端子１９、〜１９４を
別々に有しており、入力と出力を切り換えるボートセレ
クト機能を有していないため、ライトデータアンプ７１
〜７４とリードデータアンプ９、〜８４をそれぞれメモ
リセルアレイ ２１．２２の両側に区分して（第３図、
第５図）、または集中して（第４図）配置し、基本的に
はライトデータレジスタ３Ｉ、３２の近くに入力データ
を増幅するライトデータアンプ７１〜７４を、また、リ
ードデータレジスタ４１＊ ４２の近くに出力データを
増幅するリードデータアンプ９１〜８４をそれぞれ配置
すればよかった。しかし、上述したボートセレクトａ能
を従来例どおりのレイアウトで実現しようとするならば
、例えば第６図に示すように、二組の入出力兼用端子群
１１．〜１１． 、１２．〜１２４をそれぞれＡボート
、ＢポートとするとＡボートとＢボートの入力または出
力のデータバスの配線長にアンバランスが起こり、片方
のポートの入力データの遅れ、または出力データのアク
セスタイムの遅れを生ずる可能性があり、また、入出力
端子１１１〜１１４．１２．、〜１２４の２倍の数のポ
ート切り換えスイッチ２１．〜２４４が必要となりチッ
プ面積が大きくなる結果となる。
子２０１〜２０４ とデータ出力端子１９、〜１９４を
別々に有しており、入力と出力を切り換えるボートセレ
クト機能を有していないため、ライトデータアンプ７１
〜７４とリードデータアンプ９、〜８４をそれぞれメモ
リセルアレイ ２１．２２の両側に区分して（第３図、
第５図）、または集中して（第４図）配置し、基本的に
はライトデータレジスタ３Ｉ、３２の近くに入力データ
を増幅するライトデータアンプ７１〜７４を、また、リ
ードデータレジスタ４１＊ ４２の近くに出力データを
増幅するリードデータアンプ９１〜８４をそれぞれ配置
すればよかった。しかし、上述したボートセレクトａ能
を従来例どおりのレイアウトで実現しようとするならば
、例えば第６図に示すように、二組の入出力兼用端子群
１１．〜１１． 、１２．〜１２４をそれぞれＡボート
、ＢポートとするとＡボートとＢボートの入力または出
力のデータバスの配線長にアンバランスが起こり、片方
のポートの入力データの遅れ、または出力データのアク
セスタイムの遅れを生ずる可能性があり、また、入出力
端子１１１〜１１４．１２．、〜１２４の２倍の数のポ
ート切り換えスイッチ２１．〜２４４が必要となりチッ
プ面積が大きくなる結果となる。
〔発明が解決しようとする問題点〕
上述した従来のシリアルアクセスＩＣメモリは、ポート
セレクト機能を有するシリアルＩＣメモリのレイアウト
として適していないという欠点がある。
セレクト機能を有するシリアルＩＣメモリのレイアウト
として適していないという欠点がある。
本発明のシリアルアクセスＩＣメモリは、両側のメモリ
セルアレイのワードセレクタと対向するそれぞれの辺の
近傍に、ライトデータレジスタ側にライトデータアンプ
列が、またリードデータレジスタ側にリードデータアン
プ列がそれぞれ配置され、両側の前記ライトデータアン
プ列はライトデータレジスタ内を通るライトデータバス
の両端に接続され、両側の前記リードデータアンプ列は
リードデータレジスタ内を通るリードデータバスの両端
に接続されており、かつ、両側のライトおよびリードデ
ータアンプ列は、それぞれ、共通の入出力兼用端子とと
もに入出力ポートを形成している。
セルアレイのワードセレクタと対向するそれぞれの辺の
近傍に、ライトデータレジスタ側にライトデータアンプ
列が、またリードデータレジスタ側にリードデータアン
プ列がそれぞれ配置され、両側の前記ライトデータアン
プ列はライトデータレジスタ内を通るライトデータバス
の両端に接続され、両側の前記リードデータアンプ列は
リードデータレジスタ内を通るリードデータバスの両端
に接続されており、かつ、両側のライトおよびリードデ
ータアンプ列は、それぞれ、共通の入出力兼用端子とと
もに入出力ポートを形成している。
したがって、２つの入出力ボートのデータバスを含むデ
ータが通る配線を同じ様にレイアウトできるため、配線
の引き廻しによるポート間の入力データの遅れ、または
出力データのアクセスタイムの遅れは起こらず、また、
それぞれのボート別にデータアンプを有しているためポ
ート切り換え用のスイッチ回路を必要としない。
ータが通る配線を同じ様にレイアウトできるため、配線
の引き廻しによるポート間の入力データの遅れ、または
出力データのアクセスタイムの遅れは起こらず、また、
それぞれのボート別にデータアンプを有しているためポ
ート切り換え用のスイッチ回路を必要としない。
本発明の実施例について図面を参照して説明する。
第１図は本発明のシリアルアクセスＩＣメモリの一実施
例のレイアウトを示す平面図である。
例のレイアウトを示す平面図である。
木実施例は４ビツトのデータを入出力するもので、入力
用および出力用としてそれぞれ４個の入出力兼用端子１
１□〜１１４ 、１２１〜１２４を有する。
用および出力用としてそれぞれ４個の入出力兼用端子１
１□〜１１４ 、１２１〜１２４を有する。
ワードセレクタ１を挟んでその左右にメモリセルアレイ
２１＋ ２２が配置され、各メモリセルアレイ２、、
２２のディジット線と直交する２辺の一方にライトデー
タレジスタ３１．３２が、他方にリードデータレジスタ
４１＋ ４２がそれぞれ設置されている。左右のメモリ
セルアレイ ２．、２２のワードセレクタ１と対向する
それぞれの辺に接して平行に、ライトデータレジスタ”
Ｉ＋３２側に各４ビツトのライトデータアンプ７１〜７
４．８□〜８４が配列され、リードデータレジスタ４１
＋ ４２側に各４ビツトのリードデータアンプ９１〜３
４゜１０、〜１０４が配列されている。左方の４ビツト
の入出力兼用端子１１１〜１１４はそれぞれ対応するラ
イトデータアンプ７！〜７４およびリードデータアンプ
θｌ〜９４とともにＡボート１７を形成し、それらの間
はそれぞれ配線１３．〜１３． 、 ＋５．〜１５４で
接続されている。同様に、右方の４ビツトの入出力兼用
端子１２．〜１２４はそれぞれ対応するライトデータア
ンプ８１〜８４およびリードデータアンプ１０１〜１０
４とともにＢポート１８を形成し、それらの間はそれぞ
れ配線１４．〜１４ａ 、 １８’＋〜１８４で接続さ
れている。左右のライトデータアンプ７□〜 ７ａ
、 Ｌ 〜８４の出力側はライトデータレジスタ３１
．３２内を通るライトデータ／−ス５（１ビツトにつき
信号−〇Ｂ、臀ＤＢに対応して信号線を２本必要とする
ため、４ビツトに対して８本構成）の両端に接続され、
同様に、左右のり−ドデータアンプ９１〜９． 、１０
１〜１０４の入力側はリードデータレジスタ４．、４２
内を通る８本構成のリードデータバス６の両端に接続さ
れている。
２１＋ ２２が配置され、各メモリセルアレイ２、、
２２のディジット線と直交する２辺の一方にライトデー
タレジスタ３１．３２が、他方にリードデータレジスタ
４１＋ ４２がそれぞれ設置されている。左右のメモリ
セルアレイ ２．、２２のワードセレクタ１と対向する
それぞれの辺に接して平行に、ライトデータレジスタ”
Ｉ＋３２側に各４ビツトのライトデータアンプ７１〜７
４．８□〜８４が配列され、リードデータレジスタ４１
＋ ４２側に各４ビツトのリードデータアンプ９１〜３
４゜１０、〜１０４が配列されている。左方の４ビツト
の入出力兼用端子１１１〜１１４はそれぞれ対応するラ
イトデータアンプ７！〜７４およびリードデータアンプ
θｌ〜９４とともにＡボート１７を形成し、それらの間
はそれぞれ配線１３．〜１３． 、 ＋５．〜１５４で
接続されている。同様に、右方の４ビツトの入出力兼用
端子１２．〜１２４はそれぞれ対応するライトデータア
ンプ８１〜８４およびリードデータアンプ１０１〜１０
４とともにＢポート１８を形成し、それらの間はそれぞ
れ配線１４．〜１４ａ 、 １８’＋〜１８４で接続さ
れている。左右のライトデータアンプ７□〜 ７ａ
、 Ｌ 〜８４の出力側はライトデータレジスタ３１
．３２内を通るライトデータ／−ス５（１ビツトにつき
信号−〇Ｂ、臀ＤＢに対応して信号線を２本必要とする
ため、４ビツトに対して８本構成）の両端に接続され、
同様に、左右のり−ドデータアンプ９１〜９． 、１０
１〜１０４の入力側はリードデータレジスタ４．、４２
内を通る８本構成のリードデータバス６の両端に接続さ
れている。
次に、本実施例の動作を説明する。
ボートセレクト機能によってＡボー）１７側を書込み側
、Ｂポート１８側を読出し側とすると、外部より入出力
兼用端子１１．〜１１４にデータが入力され、入力デー
タは配線１３．〜１３４を経てライトデータアンプ７１
〜７４により増幅された後、ライトデータバス５を介し
てライトデータレジスタ３、、３２へ格納される。ライ
トデータレジスタ３、、３２に格納されたデータは、メ
モリセルアレイ ２□、２２を介してリードデータレジ
スタ ４□。
、Ｂポート１８側を読出し側とすると、外部より入出力
兼用端子１１．〜１１４にデータが入力され、入力デー
タは配線１３．〜１３４を経てライトデータアンプ７１
〜７４により増幅された後、ライトデータバス５を介し
てライトデータレジスタ３、、３２へ格納される。ライ
トデータレジスタ３、、３２に格納されたデータは、メ
モリセルアレイ ２□、２２を介してリードデータレジ
スタ ４□。
４２に送られ、リードデータバス６を通ってり−ドデー
タアンプ１０＋−１０４で増幅された後配線１６、〜１
６４を経て入出力兼用端子１２．−１２．より出力され
る。また、ポートセレクト機能によってＡポート１７側
を読出し側、Ｂボー）１８側を書込み側とした場合も、
同様に入出力兼用端子１２□〜１２４から入力されたデ
ータが、配線１４．〜１４４を通ってライトデータアン
プ８．〜８４で増幅された後ライトデータバス５を経て
ライトデータレジスタ ３□、３２へ格納され、メモリ
セルアレイ ２、。
タアンプ１０＋−１０４で増幅された後配線１６、〜１
６４を経て入出力兼用端子１２．−１２．より出力され
る。また、ポートセレクト機能によってＡポート１７側
を読出し側、Ｂボー）１８側を書込み側とした場合も、
同様に入出力兼用端子１２□〜１２４から入力されたデ
ータが、配線１４．〜１４４を通ってライトデータアン
プ８．〜８４で増幅された後ライトデータバス５を経て
ライトデータレジスタ ３□、３２へ格納され、メモリ
セルアレイ ２、。
２２ を介してリードデータレジスタ４１＋ ａ２に送
られたデータがリードデータバス６を通りリードデータ
アンプ９１〜９４で増幅された後配線１５゜〜１５４を
経て入出力兼用端子１１．〜１１４より出力される。
られたデータがリードデータバス６を通りリードデータ
アンプ９１〜９４で増幅された後配線１５゜〜１５４を
経て入出力兼用端子１１．〜１１４より出力される。
第２図は本発明の他の実施例のレイアウトを示す平面図
である。
である。
本実施例は２ビツトのデータを入出力するもので、ワー
ドセレクタ２１＋ 、 ２１２ 、 メモリセルアレイ
２２１〜２２４、ライトデータレジスタ２３．〜２３４
、ライトデータバス２５． 、２５２． リードデー
タレジスタ２４１〜２４４、リードデータバス２８１゜
２６２はいずれも上下のブロックに分けられてり−ドデ
ータレジスタ２４．〜２４４が背中合わせとされ、第１
図の実施例を２つ置いた形となっている。
ドセレクタ２１＋ 、 ２１２ 、 メモリセルアレイ
２２１〜２２４、ライトデータレジスタ２３．〜２３４
、ライトデータバス２５． 、２５２． リードデー
タレジスタ２４１〜２４４、リードデータバス２８１゜
２６２はいずれも上下のブロックに分けられてり−ドデ
ータレジスタ２４．〜２４４が背中合わせとされ、第１
図の実施例を２つ置いた形となっている。
なお、Ａポート２７、Ｂボート２８の構成や全体の動作
は前実施例の説明より容易に類推されるのでその説明を
省略する。
は前実施例の説明より容易に類推されるのでその説明を
省略する。
以上説明したように本発明は、メモリセルアレイのワー
ドセレクタにもデータレジスタにも接していない２辺に
沿ってライトおよびリードデータアンプ列を配置して、
データアンプとデータレジスタをつなぐデータバスをリ
ード側とライト側に分離することにより、どちらのデー
タバスも最も抵抗の少ない経路でデータアンプとデータ
レジスタをつなぐことができ、また、２つのポートのデ
ータバスを含むデータが通る配線を等長にレイアウトで
きるため、配線の引き廻しによるポート間の入力データ
の遅れや出力データのアクセスタイムの遅れは起こらず
、さらに、それぞれのポート別にデータアンプ有してい
るためポートの切り換えスイッチ回路を必要としない効
果がある。
ドセレクタにもデータレジスタにも接していない２辺に
沿ってライトおよびリードデータアンプ列を配置して、
データアンプとデータレジスタをつなぐデータバスをリ
ード側とライト側に分離することにより、どちらのデー
タバスも最も抵抗の少ない経路でデータアンプとデータ
レジスタをつなぐことができ、また、２つのポートのデ
ータバスを含むデータが通る配線を等長にレイアウトで
きるため、配線の引き廻しによるポート間の入力データ
の遅れや出力データのアクセスタイムの遅れは起こらず
、さらに、それぞれのポート別にデータアンプ有してい
るためポートの切り換えスイッチ回路を必要としない効
果がある。
第１図および第２図は本発明のシリアルアクセスＩＣメ
モリの２つの実施例を示すレイアウト図、第３図、第４
図、第５図はそれぞれ従来のシリアルアクセスＩＣメモ
リを示すレイアウト図、第６図は従来のボートセレクト
機能を有しないシリアルアクセスＩＣメモリのレイアウ
トによってボートセレクト機能を装備したとしたときの
レイアウトを示す説明図である。 １．２１宜 、２１２・・・ワードセレクタ、２、、２
２．２２．〜２２４・・・メモリセルアレイ。 ３、、３２．２３．〜２３４・・・ライトデータレジス
タ、’ｌ＋ ’２ ＋ ２４１〜２４４・・・リードデ
ータレジスタ、５、２５． 、２５２・・・ライトデー
タバス、６．２６１．２６２・・・リードデータバス、
７Ｉ 〜？４． ８．〜８４・・・ライトデータアンプ
、９、〜９４，１０．〜１０４・・・リードデータアン
プ、１１１〜１１４ 、１２１−１２４・・・入出力
兼用端子。 １３１〜１３ａ 、 １４＋〜１４．・・・入力配線
、１５、〜１５４． ＩＳ、〜ｌｅａ・・・出力配線、
１７・・・Ａボート、 １８・・・Ｂボート。 特許出願人 日杢電気株式会社 第５図
モリの２つの実施例を示すレイアウト図、第３図、第４
図、第５図はそれぞれ従来のシリアルアクセスＩＣメモ
リを示すレイアウト図、第６図は従来のボートセレクト
機能を有しないシリアルアクセスＩＣメモリのレイアウ
トによってボートセレクト機能を装備したとしたときの
レイアウトを示す説明図である。 １．２１宜 、２１２・・・ワードセレクタ、２、、２
２．２２．〜２２４・・・メモリセルアレイ。 ３、、３２．２３．〜２３４・・・ライトデータレジス
タ、’ｌ＋ ’２ ＋ ２４１〜２４４・・・リードデ
ータレジスタ、５、２５． 、２５２・・・ライトデー
タバス、６．２６１．２６２・・・リードデータバス、
７Ｉ 〜？４． ８．〜８４・・・ライトデータアンプ
、９、〜９４，１０．〜１０４・・・リードデータアン
プ、１１１〜１１４ 、１２１−１２４・・・入出力
兼用端子。 １３１〜１３ａ 、 １４＋〜１４．・・・入力配線
、１５、〜１５４． ＩＳ、〜ｌｅａ・・・出力配線、
１７・・・Ａボート、 １８・・・Ｂボート。 特許出願人 日杢電気株式会社 第５図
Claims (1)
- 【特許請求の範囲】 ワードセレクタを挟んでその両側にメモリセルアレイが
配置され、各メモリセルアレイのディジット線と直交す
る２辺の一方にライトデータレジスタが、他方にリード
データレジスタがそれぞれ配置されているシリアルアク
セスＩＣメモリにおいて、 両側のメモリセルアレイのワードセレクタと対向するそ
れぞれの辺の近傍に、ライトデータレジスタ側にライト
データアンプ列が、またリードデータレジスタ側にリー
ドデータアンプ列がそれぞれ配置され、 両側の前記ライトデータアンプ列はライトデータレジス
タ内を通るライトデータバスの両端に接続され、両側の
前記リードデータアンプ列はリードデータレジスタ内を
通るリードデータバスの両端に接続されており、かつ、
両側のライトおよびリードデータアンプ列は、それぞれ
、共通の入出力兼用端子とともに入出力ポートを形成し
ていることを特徴とするシリアルアクセスＩＣメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61302541A JPS63153793A (ja) | 1986-12-17 | 1986-12-17 | シリアルアクセスｉｃメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61302541A JPS63153793A (ja) | 1986-12-17 | 1986-12-17 | シリアルアクセスｉｃメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63153793A true JPS63153793A (ja) | 1988-06-27 |
Family
ID=17910211
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61302541A Withdrawn JPS63153793A (ja) | 1986-12-17 | 1986-12-17 | シリアルアクセスｉｃメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63153793A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010003386A (ja) * | 2008-06-23 | 2010-01-07 | Spansion Llc | 半導体装置、半導体システム |
-
1986
- 1986-12-17 JP JP61302541A patent/JPS63153793A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010003386A (ja) * | 2008-06-23 | 2010-01-07 | Spansion Llc | 半導体装置、半導体システム |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |