KR100601760B1 - 스택형 패키지 및 그 제조 방법 - Google Patents

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Abstract

칩 스택의 문제점과 패키지 스택의 문제점을 해결하기 위한 구조를 갖는 스택형 패키지에 관한 것으로서, 스택형 패키지는 칩이 기판에 접착되고 상기 칩이 기판의 소정 영역에 형성된 기판의 본딩 패드와 전기적으로 연결된 제 1 및 제 2 칩 유니트가 리드 프레임의 양면에 접합되어서 적층된다. 그리고, 제 1 및 제 2 칩 유니트는 칩 본딩 패드가 형성된 칩과 상기 칩에 본딩 리본 또는 와이어와 같은 소정 접속 부재로써 전기적으로 연결되는 기판 본딩 패드를 갖는 기판으로 구성될 수 있다. 따라서, 간단한 공정을 통하여 스택형 패키지를 구현할 수 있고, 그에 따라서 실장밀도 또는 집적도가 향상되는 효과가 있다.
스택, 패키지, BLP

Description

스택형 패키지 및 그 제조 방법{Stacked package and method for fabricating thereof}
도 1은 본 발명에 따른 스택형 패키지의 바람직한 제 1 실시예를 나타내는 단면도
도 2a 내지 도 2f는 도 1의 실시예를 제조하는 방법을 나타내는 공정도
도 3은 본 발명에 따른 스택형 패키지의 바람직한 제 2 실시예를 나타내는 단면도
도 4a 내지 도 4f는 도 3의 실시예를 제조하는 방법을 나타내는 공정도
도 5는 본 발명에 따른 스택형 패키지의 제 3 실시예를 나타내는 단면도
본 발명은 스택형 패키지에 관한 것으로서, 보다 상세하게는 칩 스택의 문제점과 패키지 스택의 문제점을 해결하기 위한 구조를 갖는 스택형 패키지 및 그 제조 방법에 관한 것이다.
통상, 반도체 패키지는 단일 칩이 몰딩 또는 인캡슐레이션된 것으로서, 그 형상과 구조에 따라서 다양하게 구분된다.
그러나, 전기, 전자 제품의 기술 개발에 의하여 보다 다양한 기능을 제공할 수 있는 반도체 패키지가 요구되고 있으며, 이는 기존의 단일 칩을 포함하는 반도체 패키지로써는 수용의 한계성이 있다.
그러므로, 다층으로 스택되는 패키지의 구현이 추구되고, 이를 위한 기술의 개발이 이루어지고 있다.
스택 패키지는 칩을 스택하는 구조와 패키지를 스택하는 구조로 구분될 수 있다.
먼저, 칩을 스택하여 구성되는 스택형 패키지는 두개 또는 다수 개의 칩을 칩위에 접착제로써 적층 및 접착하여 연속적으로 스택하는 방법 또는 전도성을 지닌 매개체를 이용하여 칩을 스택한 후 하나의 패키지를 완성하는 방법이 제시되고 있으나, 이들의 경우 제조 프로세스가 어렵고 또한 노운 굿 다이(Known Good Die)가 아니면 적층 후 칩이 하나라도 불량처리되면 전체 패키지를 사용하지 못하는 문제점이 있었다.
또한, 개별적인 패키지를 스택하여 구성되는 스택형 패키지는 칩 스택에서 발생되는 문제점은 해결될 수 있으나 스택에 따른 패키지의 크기가 상대적으로 커지기 때문에 고밀도 실장에 어려움이 있었다.
본 발명의 목적은 간단한 공정을 통하여 고집적 가능한 스택형 패키지를 구성함에 있다.
본 발명의 다른 목적은 기판을 이용하는 방법을 제공한다.
본 발명의 또다른 목적은 동형 또는 이형의 형태의 보텀 리디드 패키지(Bottom leaded package: 이하 'BLP'라 함)를 하나의 스택형 패키지로 구성함에 있다.
본 발명에 따른 스택형 패키지는 칩이 기판에 접착되고 상기 칩이 기판의 소정 영역에 형성된 본딩 패드와 전기적으로 연결된 제 1 및 제 2 칩 유니트가 리드 프레임의 양면에 접합되어서 적층된다.
그리고, 제 1 및 제 2 칩 유니트는 본딩 패드가 형성된 칩과 상기 칩에 본딩 리본 또는 와이어와 같은 소정 접속 부재로써 전기적으로 연결되는 본딩 패드로 구성됨이 바람직하다.
그리고, 본 발명에 따른 스택형 패키지는 BLP에 적용될 수 있으며, 동종 또는 이종의 패키지를 접착제로 접착하여 적층하고, 접착되는 면의 전기적인 접속이 필요한 부분에 도전성 접착제가 이용될 수 있다. 바람직하게는 BLP 칩 스케일 패키지와 BLP 싱글 인라인 패키지가 적층 패키지로 구성될 수 있다.
이하, 본 발명에 따른 실시예에 대하여 첨부도면을 참조하여 상세히 설명한다.
본 발명에 따른 제 1 실시예와 제 2 실시예는 기판을 이용하여 반도체칩을 적층하는 것이다.
도 1 및 도 2a 내지 도 2f를 참조하면, 본 발명에 따른 제 1 실시예는 칩 유니트(24a, 24b)가 기판(10)의 양쪽에 접착된 후 몰드(28)가 형성된 구성을 갖는다.
도 1의 제 1 실시예는 개별 칩 유니트(24a, 24b)가 도 2a 내지 도 2c와 같은 공정을 거쳐서 제조되고, 이들 개별 칩 유니트(24a, 24b)는 도 2d, 도 2e와 같이 접착된 후 도 2f와 같이 몰딩된다.
구체적으로, 도 2a와 같이 기판(10)에 칩(12)이 접착된다. 즉, 기판(10)의 일면에 소정 영역만큼 접착제(14)가 도포되고, 여기에 센터 부분에 본딩패드(20)가 형성된 칩(12)의 일면이 접착된다. 여기에서 접착제(14)는 비도전성을 갖는 재질로써 실리콘 또는 에폭시 계열이 이용될 수 있다. 그리고, 기판(10)의 이면에는 본딩패드(16)와 체크패드(18)가 구성되어 있다.
그리고, 기판(10)의 플레이팅 바(13)의 중앙과 단부(13a)에는 본딩 리본(22)이 구성되어서 칩(12)의 본딩패드(20) 또는 리드 프레임(26)과 전기적인 접속을 이루는데 이용된다.
즉, 도 2a와 같이 면접한 기판(10)과 칩(12)은 도 2b와 같이 접착제(14)에 의하여 접착되고, 그 후 칩(12)의 센터 부분에 형성된 본딩패드(20)에 대향된 위치에 형성된 본딩 리본(22)이 도 2c와 같이 칩(12)의 해당 위치의 본딩 패드(20)에 본딩된다.
여기에서 본딩 리본(22)은 플레이팅 바(13)에 형성된 본딩패드(16)에 연결된 것이며, 평면적으로 칩(12)에 형성된 본딩패드(20)들에 일대일로 대응되는 구성을 갖는다. 즉 본딩 리본(22)은 기판(10)의 본딩패드(16)와 칩(12)의 본딩패드(20)를 전기적으로 연결한다.
상술한 바와 같이 칩 유니트들(24a,24b)이 구성되면, 도 2d와 같이 두 개의 칩 유니트(24a, 24b)가 리드 프레임(26)을 기준으로 배치되고, 그 후 리드 프레임(26)의 양면에 각각 해당하는 위치의 칩 유니트(24a, 24b)가 본딩된다. 즉, 도 2e와 같이 리드 프레임(26)에 칩 유니트(24a, 24b)의 각 플레이팅 바(13)의 단부(A 부분)가 접착되며, 이때 리드 프레임(26)은 접착을 위하여 플레이팅 바(13)와 본딩되는 부분에 구리 패턴이 형성되고, 플레이팅 바(13)는 골드(Gold) 플레이팅된다.
도 2f와 같이 칩 유니트(24a, 24b)들이 플레이팅 바(13)에 본딩되면, 몰드(28)가 몰딩되어 적층형 패키지가 완성된다.
상술한 제 1 실시예는 기판을 이용하여 칩 유니트를 구성하고, 칩 유니트들이 리드 프레임을 중심으로 본딩되는 구조이며, 기판과 각 칩 유니트의 전기적인 결선은 본드 리드를 이용하는 구조이다.
이와 다르게 와이어로 칩 유니트와 기판이 본딩되는 경우가 제 2 실시예로써 도 3 및 도 4a 내지 도 4f에 구성된다.
본 발명에 따른 제 2 실시예는 제 1 실시예와 유사하게 칩 유니트(54a, 54b)가 기판(40)의 양쪽에 접착된 후 몰드(28)가 형성된 구성을 갖는다.
도 3의 제 2 실시예는 개별 칩 유니트(54a, 54b)가 도 4a 내지 도 4c와 같은 공정을 거쳐서 제조되고, 이들 개별 칩 유니트(54a, 54b)는 도 4d, 도 4e와 같이 접착된 후 도 4f와 같이 몰딩된다.
구체적으로, 도 4a와 같이 개별 칩 유니트(54a, 54b)는 기판(40)에 칩(42)이 접착된다. 즉, 기판(40)의 플레이팅 바(43)의 일면에 소정 영역만큼 접착제(44)가 도포되고, 여기에 센터 부분에 본딩패드(50)가 형성된 칩(42)의 일면이 접착된다. 그리고, 기판(40)의 이면에는 본딩패드(46)와 체크패드(48)가 구성되어 있다.
여기에서 기판(40)에는 기판(40)의 본딩 패드(46)와 칩(42)의 본딩패드(50)를 후술되는 와이어(52)로 연결하기 위한 윈도우(51)가 형성된다.
그리고, 서로 면접한 기판(40)과 칩(42)은 도 4b와 같이 접착제(44)에 의하여 접착되고, 도 4C와 같이 와이어(52)가 칩(42)의 본딩패드(50)와 기판(40)의 본딩패드(46) 사이에 본딩된다. 와이어는 평면적으로 칩(42)에 형성된 본딩패드(50)들에 일대일로 대응되는 구성을 갖는다.
상술한 바와 같이 칩 유니트들이 구성되면, 도 4d와 같이 두 개의 칩 유니트(54a, 54b)가 리드 프레임(56)을 기준으로 배치되고, 그 후 리드 프레임(56)의 양면에 각각 해당하는 위치의 칩 유니트(54a, 54b)가 본딩된다.
여기에서, 리드 프레임(56)의 내측 단부에는 스페이서(55)가 상하면에 형성될 수 있다. 이는 와이어의 높이에 따른 공간을 확보하기 위한 것이다.
즉, 도 4e와 같이 리드 프레임에 칩 유니트(54a, 54b)의 각 플레이팅 바(43a)의 단부(B 부분)가 접착되며, 이때 리드 프레임(56)은 접착을 위하여 플레이팅 바(43)의 단부(43a, 43b)와 본딩되는 부분에 구리 패턴이 형성되고, 플레이팅 바(43)는 골드(Gold) 플레이팅된다.
도 4e와 같이 칩 유니트(54a, 54b)들이 플레이팅 바(43)에 본딩되면, 몰드(58)가 몰딩되어 적층형 패키지가 완성된다.
상술한 제 2 실시예는 기판을 이용하여 칩 유니트를 구성하고, 제 2 실시예는 제 1 실시예와 같이 칩 유니트들이 리드 프레임을 중심으로 본딩되는 구조이며, 기판과 각 칩 유니트의 전기적인 결선은 와이어를 이용하는 구조이다.
본 발명은 제 1 실시예 및 제 2 실시예와 같이 단순한 공정으로 적층형 패키지를 구성할 수 있고, 적층형 패키지의 구조도 슬림화되어 전체 크기가 부담되는 않는다.
그리고, 단층 패키지에 비하여 실장 밀도가 배 이상으로 증가될 수 있어서 집적도가 극대화될 수 있다.
한편, 본 발명의 기술적 사상은 BLP에도 적용될 수 있다. BLP의내부에 두개의 패키지를 적층함으로써 동일 또는 이종의 디바이스를 하나의 패키지로 구현할 수 있다.
제 3 실시예로써 BLP 중 칩 스케일 패키지(Chip scale package)와 싱글 인라인 패키지(Single in-line package)가 적층되는 것을 일예로 예시되었다.
도 5를 참조하면, 실시예는 상부에 BLP 타입의 칩 스케일 패키지가 구성되고, 하부에 BLP 타입의 싱글 인라인 패키지가 구성된다.
칩 스케일 패키지(80)와 싱글 인라인 패키지(70)은 개별 공정을 통하여 제조된 후 비도전성 접착제(92) 및 도전성 접착제(94)를 이용하여 일면이 접착되며, 도전성 접착제(94)는 칩 스케일 패키지(80)와 싱글 인라인 패키지(70)의 리드 프레임들(74, 64)끼리 전기적인 접속이 이루어지도록 이용된다.
구체적으로, BLP 칩 스케일 패키지(80)는 칩(62)에 본딩패드(도시되지 않음)가 형성되어 있고, 일 방향 소정 영역에 폴리 이미드 테이프(65)를 이용하여 다운 셋된 리드 프레임(64)이 접착된다. 그리고, 리드 프레임(64)과 칩(62)의 본딩패드 가 와이어(66)로 연결된다.그 후 몰드(68)로 봉지되어 칩 스케일 패키지(80)가 제작된다.
BLP 싱글 인라인 패키지(70)는 칩(72)에 본딩패드(도시되지 않음)가 형성되어 있고, 일 방향 소정 영역에 폴리 이미드 테이프(75)를 이용하여 다운 셋된 리드 프레임(74)이 접착된다. 그리고, 리드 프레임(74)과 칩(72)의 본딩패드가 와이어(76)로 연결된다.그 후 몰드(78)로 봉지되어 싱글 인라인 패키지(70)가 제작된다.
상술한 바와 같이 제작된 칩 스케일 패키지(80)와 싱글 인라인 패키지(70)는 접착제를 이용하여 접하도록 접착되며, 이때 접착제는 비도전성 접착제(92)와 도전성 접착제(94)가 동시에 이용된다.
구체적으로 칩 스케일 패키지(80)는 리드 프레임(64)의 단부가 외부로 노출되지 않도록 짧게 형성되고, 싱글 인라인 패키지(70)는 리드 프레임(74)의 단부가 외부로 노출되어 임의의 소켓(도시되지 않음)과 접속되도록 구성된다.
서로 평행하게 형성된 리드 프레임(64, 74)끼리 접하도록 칩 스케일 패키지(80)와 싱글 인라인 패키지(70)를 접합시키며, 리드 프레임(64, 74)끼리는 도전성 접착제(94)에 의하여 접착되며, 칩 스케일 패키지(80)와 싱글 인라인 패키지(70)의 다른 면들은 비도전성 접착제(92)에 의하여 접착된다.
상술한 제 3 실시예는 접착후 접착성을 높이기 위하여 소정 시간 큐어(Cure) 공정을 거침이 바림직하다.
제 3 실시예와 같은 구성에 의하여 본 발명은 간단한 공정으로 스택 패키지 의 구성이 가능하고, 단층 패키지에 비하여 실장 밀도가 배 이상으로 증가될 수 있어서 집적도가 극대화될 수 있다.
따라서, 본 발명에 의하면 간단한 공정을 통하여 스택형 패키지를 구현할 수 있고, 그에 따라서 실장밀도 또는 집적도가 향상되는 효과가 있다.

Claims (4)

  1. 활성면에 칩 본딩 패드들이 형성된 반도체 칩과,
    일면에 상기 칩 본딩 패드들이 형성된 부분을 제외한 상기 반도체 칩의 활성면의 소정 부분이 접착제에 의하여 접착되고, 상기 일면에 상기 칩 본딩 패드들 주변으로 상기 칩 본딩 패드들에 대응되는 기판 본딩 패드들이 형성되며, 가장자리에 플레이팅 바가 형성된 기판을 포함하고,
    상기 기판의 기판 본딩 패드와 상기 반도체 칩의 칩 본딩 패드가 전기적으로 연결된 제1 및 제2 칩 유니트;
    양면에 상기 제1 및 제2 칩 유니트가 각각 배치되어, 상기 제1 및 제2 칩 유니트의 플레이팅 바들이 전기적으로 연결되는 리드 프레임; 및
    상기 제1 및 제2 칩 유니트와 접합되는 상기 리드 프레임 부분과 상기 제1 및 제2 칩 유니트를 감싸는 몰드를 포함하는 것을 특징으로 하는 스택형 패키지.
  2. 삭제
  3. 제1 항에 있어서,
    상기 칩 본딩 패드와 기판 본딩 패드 및 상기 플레이팅 바와 리드 프레임은 리본 본딩에 의하여 전기적으로 연결되는 것을 특징으로 하는 스택형 패키지.
  4. 일면에 기판 본딩 패드들이 형성되고 가장자리에 플레이팅 바가 형성된 기판과 활성면에 칩 본딩 패드들이 형성된 반도체 칩을 준비하는 단계;
    상기 기판의 일면에서 상기 칩 본딩 패드들과 대응되는 영역을 제외한 소정 영역에 접착제를 도포하여, 상기 기판의 일면에 상기 반도체 칩의 활성면을 부착하는 단계;
    상기 칩 본딩 패드들과 상기 기판 본딩 패드들을 전기적으로 연결하여 칩 유니트를 형성하는 단계;
    리드 프레임의 양면에 두 개의 상기 칩 유니트를 각각 배치하고, 상기 칩 유니트들의 플레이팅 바들과 상기 리드 프레임을 전기적으로 연결하는 단계; 및
    상기 리드 프레임과 칩 유니트들이 접합되는 부분과 상기 칩 유니트들을 몰드로 감싸는 단계를 포함하는 것을 특징으로 하는 스택형 패키지 제조 방법.
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