JPH0448769A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0448769A JPH0448769A JP2155166A JP15516690A JPH0448769A JP H0448769 A JPH0448769 A JP H0448769A JP 2155166 A JP2155166 A JP 2155166A JP 15516690 A JP15516690 A JP 15516690A JP H0448769 A JPH0448769 A JP H0448769A
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- Power Engineering (AREA)
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- Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、高集積化に適した樹脂封止型半導体装置のパ
ッケージ構造に関する。
ッケージ構造に関する。
半導体装置の高集積化を達成する上で、一つのパッケー
ジに二枚の半導体素子を搭載することは非常に有効な手
段である。このような構造の従来の半導体装置は、特開
昭６２−１０９３３３号公報に記載のように、二枚の半
導体素子をリードフレームの中央部を大きく占めるタブ
の両面に、半導体素子の能動面を外表にして搭載し、半
導体素子の周辺部にある電極と、パッケージ外部へのび
るリードフレームとをワイヤボンディングすることによ
り電気的に接続する構造となっていた。
ジに二枚の半導体素子を搭載することは非常に有効な手
段である。このような構造の従来の半導体装置は、特開
昭６２−１０９３３３号公報に記載のように、二枚の半
導体素子をリードフレームの中央部を大きく占めるタブ
の両面に、半導体素子の能動面を外表にして搭載し、半
導体素子の周辺部にある電極と、パッケージ外部へのび
るリードフレームとをワイヤボンディングすることによ
り電気的に接続する構造となっていた。
上記従来技術では、タブ面積と同等の面積をもつ半導体
素子まで搭載できるが、タブの大きさ自体が周辺リード
フレームの存在によって制限されているため、半導体素
子を大きくすることができない。
素子まで搭載できるが、タブの大きさ自体が周辺リード
フレームの存在によって制限されているため、半導体素
子を大きくすることができない。
大型の半導体素子を搭載する技術として、第８図に示す
ように、リードフレームを素子の上面まで伸ばし、素子
の中央に設けられた電極とリードフレームをワイヤボン
ディングすることにより、電気的接続を行う構造が公知
となっている。本発明ではこの構造をその形状からリー
ド オン チップ構造と呼ぶ。従来技術はリード オン
チップ構造に用いられる素子に対して適用することは
構造上不可能である。また、従来技術は放熱に関して積
極的対策がなされていない。さらに、半導体素子とリー
ドフレームとをワイヤボンディングしているので、上下
にワイヤの空間が必要となるため、パッケージが厚くな
る。
ように、リードフレームを素子の上面まで伸ばし、素子
の中央に設けられた電極とリードフレームをワイヤボン
ディングすることにより、電気的接続を行う構造が公知
となっている。本発明ではこの構造をその形状からリー
ド オン チップ構造と呼ぶ。従来技術はリード オン
チップ構造に用いられる素子に対して適用することは
構造上不可能である。また、従来技術は放熱に関して積
極的対策がなされていない。さらに、半導体素子とリー
ドフレームとをワイヤボンディングしているので、上下
にワイヤの空間が必要となるため、パッケージが厚くな
る。
本発明の目的はパッケージ外形を大きくせずに二枚の半
導体素子を一つのパッケージに搭載し、かつ、低熱抵抗
化を図った薄形パッケージを堤供することにある。
導体素子を一つのパッケージに搭載し、かつ、低熱抵抗
化を図った薄形パッケージを堤供することにある。
本発明は上記目的を達成するため、パンケージを以下の
ように構成した。すなわち、二つの半導体素子各々の能
動面上に少なくとも一枚のフィルムを設け、この二つの
半導体素子の能動面側でリードを上下からはさむ。
ように構成した。すなわち、二つの半導体素子各々の能
動面上に少なくとも一枚のフィルムを設け、この二つの
半導体素子の能動面側でリードを上下からはさむ。
フィルムは決められた対のり−トと能動面上の電極を電
気的に接続する手段を持ち、かつ、その他のリード、あ
るいは、電極間を絶縁する性質をもつ。
気的に接続する手段を持ち、かつ、その他のリード、あ
るいは、電極間を絶縁する性質をもつ。
タブを用いない構造のパンケージであるため、樹脂肉厚
の信頼性限界厚まで大型な半導体素子を二枚搭載できる
。
の信頼性限界厚まで大型な半導体素子を二枚搭載できる
。
二枚の半導体素子は内部リートと大きな面積で接触して
いるため、半導体素子から発生した熱はリードを伝わっ
てパンケージ外部へ逃げ易い。
いるため、半導体素子から発生した熱はリードを伝わっ
てパンケージ外部へ逃げ易い。
電極とリードの電気的な接続において、薄いフィルムを
用いることでパッケージ厚がワイヤボンディングを用い
たパンケージより薄くなる。
用いることでパッケージ厚がワイヤボンディングを用い
たパンケージより薄くなる。
本発明の第一実施例による半導体装置の断面図を第１図
に示す。また第１図の中央部分の拡大図を第２図に示す
。本実施例では一つのパンケージに二枚の半導体素子１
ａ、ｌｂが対向して搭載されている。素子１ａ、ｌｂの
能動面側に接着層５ａ（第１図では省略）を介して、フ
ィルム２が接合されている。フィルム２は内側を金属メ
ンキしたスルーホール６（第１図では省ｗ８）を持ち、
スルーホール６と電極７（第１図では省Ｂ８）は位置合
せされている。フィルム２とリード３は接着！５ｂ（第
１図では省略）を介して接合され、電極７とリード３は
導電接着剤によって電気的に接続されている。これらの
部材は、封止樹脂４により封止されている。
に示す。また第１図の中央部分の拡大図を第２図に示す
。本実施例では一つのパンケージに二枚の半導体素子１
ａ、ｌｂが対向して搭載されている。素子１ａ、ｌｂの
能動面側に接着層５ａ（第１図では省略）を介して、フ
ィルム２が接合されている。フィルム２は内側を金属メ
ンキしたスルーホール６（第１図では省ｗ８）を持ち、
スルーホール６と電極７（第１図では省Ｂ８）は位置合
せされている。フィルム２とリード３は接着！５ｂ（第
１図では省略）を介して接合され、電極７とリード３は
導電接着剤によって電気的に接続されている。これらの
部材は、封止樹脂４により封止されている。
第３図に本実施例による半導体装置の製造方法を示す。
まず、搭載する二枚の半導体素子１ａ。
１ｂを用意しく３０１）、素子の能動面上でフィルム２
のスルーホール６を電極７へ位置合せしたのち、接着す
る（３０２）。フィルムの材質は、例えば、ポリイミド
が好適であり、接着剤は例えば、エポキシ系樹脂を用い
る。次に、リードフレム３をこのように構成された二組
の部材ではさみ、電極７とリードフレーム３をスルーホ
ール６を通じて２！！電接着剤を用いて電気的に接続し
、その他の部分は１例えば、エポキシ系樹脂で接着する
（３０３）。使用する導電接着剤としては、例えば、は
んだを用いる。このような半導体装置ではリードフレー
ムをプリント基板に実装するのにはんだが用いられ、パ
ッケージが２５０℃程度に加熱される場合がある。従っ
て電極７とリードフレーム３の接着に用いるはんだは融
点が２５０℃上であることが望ましい。また、この部分
の接着には銀ペーストなどの導電性樹脂を用いても良い
。
のスルーホール６を電極７へ位置合せしたのち、接着す
る（３０２）。フィルムの材質は、例えば、ポリイミド
が好適であり、接着剤は例えば、エポキシ系樹脂を用い
る。次に、リードフレム３をこのように構成された二組
の部材ではさみ、電極７とリードフレーム３をスルーホ
ール６を通じて２！！電接着剤を用いて電気的に接続し
、その他の部分は１例えば、エポキシ系樹脂で接着する
（３０３）。使用する導電接着剤としては、例えば、は
んだを用いる。このような半導体装置ではリードフレー
ムをプリント基板に実装するのにはんだが用いられ、パ
ッケージが２５０℃程度に加熱される場合がある。従っ
て電極７とリードフレーム３の接着に用いるはんだは融
点が２５０℃上であることが望ましい。また、この部分
の接着には銀ペーストなどの導電性樹脂を用いても良い
。
最後にこれらの部材を樹脂４で封止しく３０４）、リー
ドフレーム３を成形すると、第１図に示した半導体装置
が得られる。
ドフレーム３を成形すると、第１図に示した半導体装置
が得られる。
第１図の実施例では、素子１ａ、ｌｂの電極７は素子中
央部に設けられているが、電極の位置は第４図に示すよ
うに素子周辺部に用いられていても良い。
央部に設けられているが、電極の位置は第４図に示すよ
うに素子周辺部に用いられていても良い。
フィルム２は第５図に示すように分割されていても良い
。
。
本発明の第二実施例による半導体装置の断面の中央付近
の拡大図を第６図に示す。本実施例では。
の拡大図を第６図に示す。本実施例では。
フィルム２を左右に分割し、フィルム端部側面にメタラ
イズ部９が設けられ、リードフレーム３と電極７は導電
接着剤によって電気的に接続している。
イズ部９が設けられ、リードフレーム３と電極７は導電
接着剤によって電気的に接続している。
本発明の第三の実施例による半導体装置の断面の中央付
近の拡大図を第７図に示す。本実施例では、フィルム２
が、平面に垂直な方向のみ導電性を示し、平面方向には
無限大の抵抗を持つ、異方性導電性を持つ。フィルムの
表面には部分的に、上下面ともメタライズ層１０が形成
されていて。
近の拡大図を第７図に示す。本実施例では、フィルム２
が、平面に垂直な方向のみ導電性を示し、平面方向には
無限大の抵抗を持つ、異方性導電性を持つ。フィルムの
表面には部分的に、上下面ともメタライズ層１０が形成
されていて。
電極７、及び、リードフレーム３に導電性接着剤８で電
気的に接続されている。
気的に接続されている。
本発明は以上説明したように構成されているので以下に
記載されるような効果を奏する。すなわち、半導体素子
をタブを用いない構造で二枚搭載するので、パッケージ
の幅を変えずにＩＣの集積度を二倍にできる。
記載されるような効果を奏する。すなわち、半導体素子
をタブを用いない構造で二枚搭載するので、パッケージ
の幅を変えずにＩＣの集積度を二倍にできる。
また、二枚の半導体素子間にリードフレームがフィルム
を介して密着しているので、半導体素子の発生する熱が
リードフレームを伝わってパッケージ外部へ放熱される
ため、パッケージ熱抵抗が低い。ワイヤボンディングの
代わりにフィルムを用いたのでパッケージが薄くできる
。
を介して密着しているので、半導体素子の発生する熱が
リードフレームを伝わってパッケージ外部へ放熱される
ため、パッケージ熱抵抗が低い。ワイヤボンディングの
代わりにフィルムを用いたのでパッケージが薄くできる
。
なお、本構造のパッケージは、特に、高集積化が要求さ
れているメモリＬＳＩに適用した場合、効果が著しい。
れているメモリＬＳＩに適用した場合、効果が著しい。
第１図は本発明の第一の実施例による半導体装置の断面
図、第２図は第１図の中央部分の拡大断面図、第３図は
第１図の実施例の製造方法を示す説明図、第４図と第５
図は第１図の実施例を部分的に変更した半導体装置の部
分拡大断面図、第６図は本発明の第二の実施例の部分拡
大図、第７図は第三の実施例の部分拡大図、第８図は従
来のリード オン チップ構造の斜視図である。 １・・・半導体素子、２・・・フィルム、３・・リード
フレーム、４ 封止樹脂、５・・接着層、６・−スルー
ホール、７・・・電極、８・・・導電性接着層、９・・
先端メタライズ部、１０・・・表面メタライズ部、１１
・・・ワイヤ。 第１０ 茅３０ 第４の 隼７０ ￥−ｑ口 ／（Ｑ 不 ５の ｌ八
図、第２図は第１図の中央部分の拡大断面図、第３図は
第１図の実施例の製造方法を示す説明図、第４図と第５
図は第１図の実施例を部分的に変更した半導体装置の部
分拡大断面図、第６図は本発明の第二の実施例の部分拡
大図、第７図は第三の実施例の部分拡大図、第８図は従
来のリード オン チップ構造の斜視図である。 １・・・半導体素子、２・・・フィルム、３・・リード
フレーム、４ 封止樹脂、５・・接着層、６・−スルー
ホール、７・・・電極、８・・・導電性接着層、９・・
先端メタライズ部、１０・・・表面メタライズ部、１１
・・・ワイヤ。 第１０ 茅３０ 第４の 隼７０ ￥−ｑ口 ／（Ｑ 不 ５の ｌ八
Claims (1)
- 【特許請求の範囲】 １、半導体素子と、リードの集合体から成るリードフレ
ームと、前記半導体素子と前記リードフレームを電気的
に接続する手段を有し、前記リードフレームの一部と前
記半導体素子と電気的接続部分を樹脂で封止することに
よりパッケージを形成した半導体装置において、前記半
導体素子を二枚用い、二枚の前記半導体素子の能動面が
対向しており、それぞれの前記半導体素子の能動面上に
フィルムを設け、二枚の前記半導体素子は前記フィルム
を介して前記リードフレームをはさみ、それぞれの前記
フィルムには前記リードフレームと前記半導体素子の能
動面上の電極とを電気的に一意的に接続する機能をもつ
ことを特徴とする半導体装置。 ２、前記フィルムが少なくとも一部分で、前記フィルム
の上、下面間に電気的な導通がある請求項１に記載の半
導体装置。 ３、前記フィルムに内側が金属メッキされたスルーホー
ルを設けた請求項１に記載の半導体装置。 ４、前記フィルムに異方性導電シートを用いた請求項１
に記載の半導体装置。 ５、前記フィルムの端部側面に導電部を設けた請求項１
に記載の半導体装置。 ６、前記半導体素子が長方形であり、前記半導体素子の
電極が前記半導体素子の二つの中心線のうち少なくとも
一つの中心線の近傍に配置されている請求項１に記載の
半導体装置。 ７、前記半導体装置がメモリＬＳＩである請求項１に記
載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2155166A JPH0448769A (ja) | 1990-06-15 | 1990-06-15 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2155166A JPH0448769A (ja) | 1990-06-15 | 1990-06-15 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0448769A true JPH0448769A (ja) | 1992-02-18 |
Family
ID=15599956
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2155166A Pending JPH0448769A (ja) | 1990-06-15 | 1990-06-15 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0448769A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5552637A (en) * | 1993-06-14 | 1996-09-03 | Kabushiki Kaisha Toshiba | Semiconductor device |
| US5596225A (en) * | 1994-10-27 | 1997-01-21 | National Semiconductor Corporation | Leadframe for an integrated circuit package which electrically interconnects multiple integrated circuit die |
| KR100286591B1 (ko) * | 1996-11-26 | 2001-06-01 | 마찌다 가쯔히꼬 | 반도체집적회로장치및그의제조방법 |
-
1990
- 1990-06-15 JP JP2155166A patent/JPH0448769A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5552637A (en) * | 1993-06-14 | 1996-09-03 | Kabushiki Kaisha Toshiba | Semiconductor device |
| US5596225A (en) * | 1994-10-27 | 1997-01-21 | National Semiconductor Corporation | Leadframe for an integrated circuit package which electrically interconnects multiple integrated circuit die |
| KR100286591B1 (ko) * | 1996-11-26 | 2001-06-01 | 마찌다 가쯔히꼬 | 반도체집적회로장치및그의제조방법 |
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