JPS5868954A - 高周波トランジスタのパツケ−ジ - Google Patents
高周波トランジスタのパツケ−ジInfo
- Publication number
- JPS5868954A JPS5868954A JP16905881A JP16905881A JPS5868954A JP S5868954 A JPS5868954 A JP S5868954A JP 16905881 A JP16905881 A JP 16905881A JP 16905881 A JP16905881 A JP 16905881A JP S5868954 A JPS5868954 A JP S5868954A
- Authority
- JP
- Japan
- Prior art keywords
- dielectric thin
- electrode
- package
- metal
- thin films
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
- H01L23/64—Impedance arrangements
- H01L23/66—High-frequency adaptations
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/3011—Impedance
Landscapes
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Wire Bonding (AREA)
- Microwave Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明はヒ化ガリウム電界効米トランジスタ（ＧａＡ
ｓ ＦＦ１Ｔ）などの高周波トランジスタのパンケージ
の改良に係シ、特に高出力形の高周波ＦＥＴのアリツブ
チップボンディング用パッケージの改良に関するもので
ある。
ｓ ＦＦ１Ｔ）などの高周波トランジスタのパンケージ
の改良に係シ、特に高出力形の高周波ＦＥＴのアリツブ
チップボンディング用パッケージの改良に関するもので
ある。
以下、７リツプチツプ形高出力ＧａＡｓＦＥＴ用パツケ
ージを例にとって説明する。
ージを例にとって説明する。
第１図（ａ）は一般的な高出力ＧａＡｓ１ＣＴの電極配
置を示す平面図、第１図（ｂ）は第１図（ａ）の■Ｂ−
ＩＢ線での断面図で、（１）はＧａＡｓ Ｆ ’Ｅ、
Ｔのチしプ、（２）はそのドレイン電極部、（３）はソ
ース電極部、（４）はゲート電極部、クロスハツチング
を施して示したＩ２υはドレイン電極部（２）の上に厚
く金属をメッキして形成されたドレイン電極、同様に６
］）はソース電極、１４υはゲート電極である。第１図
（ａ）の破線で囲んだ部分が１つ一単位ＦＩＣＴでるり
、この例では高出力にするため８個の単位ＦＥＴが並列
に接続して構成されている。このように複数個の単位Ｆ
ＢＴからなる素子では単位ＦＥＴ毎に弧立した電警、こ
の例ではソース電極（３）が発生する。
置を示す平面図、第１図（ｂ）は第１図（ａ）の■Ｂ−
ＩＢ線での断面図で、（１）はＧａＡｓ Ｆ ’Ｅ、
Ｔのチしプ、（２）はそのドレイン電極部、（３）はソ
ース電極部、（４）はゲート電極部、クロスハツチング
を施して示したＩ２υはドレイン電極部（２）の上に厚
く金属をメッキして形成されたドレイン電極、同様に６
］）はソース電極、１４υはゲート電極である。第１図
（ａ）の破線で囲んだ部分が１つ一単位ＦＩＣＴでるり
、この例では高出力にするため８個の単位ＦＥＴが並列
に接続して構成されている。このように複数個の単位Ｆ
ＢＴからなる素子では単位ＦＥＴ毎に弧立した電警、こ
の例ではソース電極（３）が発生する。
このように多数の弧立した電′極を有する素子をパッケ
ージ〜に装着する方法としては、通常の半導体系子で用
いられているワイヤボンディング方式よりも、多数の電
極を同時に接着できるフリップチツプボングイング方式
の方が有利である。そして、このフリップチップボンデ
ィングを行なうために、各電極部に第１図に示すように
厚く金属メツ４を施して電極ｅυ、０υおよびＯηを形
成する。
ージ〜に装着する方法としては、通常の半導体系子で用
いられているワイヤボンディング方式よりも、多数の電
極を同時に接着できるフリップチツプボングイング方式
の方が有利である。そして、このフリップチップボンデ
ィングを行なうために、各電極部に第１図に示すように
厚く金属メツ４を施して電極ｅυ、０υおよびＯηを形
成する。
第２図（ａ）は上記ＧａＡｓ Ｆ Ｅ Ｔチップをパッ
ケージに装着した状況を示す平面図、第２図（ｂ）は第
２図（ａ）の［Ｂ−■Ｂ線での断面図で、（５）は金員
ペース、（５１）はその表面に形成された凸部、（６）
および（７）は金属ペース（５）の上記凸部（域）以外
の部位に設けられた例えばアルミナ等の絶縁物、（８）
および（９）はそれぞれ絶縁物（６）および（７）の表
面に形成されたメタライズ層である。ソース電極０υは
ベース（５）の凸Ｗ （−５１）の上に、ドレイン電極
４１）Ｉ／′ｉメタライズ層（８）の上に、ゲー） Ｍ
ｆｆｌ＠ηはメタライズ層（９）の上に熱圧Ｎまたは半
田付けで接着されている。
ケージに装着した状況を示す平面図、第２図（ｂ）は第
２図（ａ）の［Ｂ−■Ｂ線での断面図で、（５）は金員
ペース、（５１）はその表面に形成された凸部、（６）
および（７）は金属ペース（５）の上記凸部（域）以外
の部位に設けられた例えばアルミナ等の絶縁物、（８）
および（９）はそれぞれ絶縁物（６）および（７）の表
面に形成されたメタライズ層である。ソース電極０υは
ベース（５）の凸Ｗ （−５１）の上に、ドレイン電極
４１）Ｉ／′ｉメタライズ層（８）の上に、ゲー） Ｍ
ｆｆｌ＠ηはメタライズ層（９）の上に熱圧Ｎまたは半
田付けで接着されている。
このように、フリップチップボンディング方式は金鴎線
で電極を結ぶ必要がなく、特にＧａＡｓＦＦ１Ｔタンス
を極めて小さくでき、高周波特性の改善ができることが
最大の利点である。
で電極を結ぶ必要がなく、特にＧａＡｓＦＦ１Ｔタンス
を極めて小さくでき、高周波特性の改善ができることが
最大の利点である。
ところで、高出力ＧａｊｋｓＦＦｉＴのように多数の単
位？ｌ１ｉＴを並列接続した素子では、入出力インピー
ダンスが極端に低くなり、外部回路との整合がとシにく
く、菓子の性能を十分出せない場合が多い）このような
不都合を避けるために、素子の入出力部、すなわち、ゲ
ート電極やドレイン電極の近傍に容量やインダクタンス
を接続して入出力インピーダンスを上ける方法がしばし
ば用いられる。この方法は通常パッケージの内部で行な
われるので、内部整合と呼ばれている。
位？ｌ１ｉＴを並列接続した素子では、入出力インピー
ダンスが極端に低くなり、外部回路との整合がとシにく
く、菓子の性能を十分出せない場合が多い）このような
不都合を避けるために、素子の入出力部、すなわち、ゲ
ート電極やドレイン電極の近傍に容量やインダクタンス
を接続して入出力インピーダンスを上ける方法がしばし
ば用いられる。この方法は通常パッケージの内部で行な
われるので、内部整合と呼ばれている。
第３図（ａ）はフリップチップボンディングに内部整合
を組合わせた従来例の構成を示す断面図で、ドレイン“
電極ｅυおよびゲート電極部のボンディング部の下の絶
縁物を、それぞれアルミナなどからなる他の部分よシ誘
電−の高い材料（例えばチタン酸バリウムなど）からな
る高誘電率体板αＱおよび（＋９に替え、その上のボン
ディング用メタライズ層（，８ａ） 、（９ａ、）と金
属ペース（５）との間に大きい容量Ｃを形成させている
。更に、ボンディング用メタライズ層（８ａ） 、（９
ａ）とそれぞれアルミナなどの絶縁物（、ａａ） ：（
７ａ）上のメタライズ層θ２１．（Ｉｎとの間をそれぞ
れ金属線Ｑ、ｉｌ 、 （１５）で結び、この部分にイ
ンダクタンスＬを形成させている。第３図（ｂ）はこの
パンケージ部を等価回路で示した図である。
を組合わせた従来例の構成を示す断面図で、ドレイン“
電極ｅυおよびゲート電極部のボンディング部の下の絶
縁物を、それぞれアルミナなどからなる他の部分よシ誘
電−の高い材料（例えばチタン酸バリウムなど）からな
る高誘電率体板αＱおよび（＋９に替え、その上のボン
ディング用メタライズ層（，８ａ） 、（９ａ、）と金
属ペース（５）との間に大きい容量Ｃを形成させている
。更に、ボンディング用メタライズ層（８ａ） 、（９
ａ）とそれぞれアルミナなどの絶縁物（、ａａ） ：（
７ａ）上のメタライズ層θ２１．（Ｉｎとの間をそれぞ
れ金属線Ｑ、ｉｌ 、 （１５）で結び、この部分にイ
ンダクタンスＬを形成させている。第３図（ｂ）はこの
パンケージ部を等価回路で示した図である。
このようにすることによって、多数ρ単位トランジスタ
を並列接続した′素子をフリップチップボンディングし
た場合にも十分良好な入出力整合をとることが可能にな
るのであるが、しかし、従来の構造では第３図（ａ）に
示すように異なる種類の誘電体板を用意し、シ゛かも、
フリップチップボンディングのためには高誘電率体板（
１０、（１りの表１ｉｉり金属ペース（５）の凸部（５
１）の表面とが高精度で平坦である必要があり、また、
高誘電率体板＋ＩＱ 、 （川の厚さはかなり厚くする
必要があり、大きな容７ｃを得ることか困難でめった。
を並列接続した′素子をフリップチップボンディングし
た場合にも十分良好な入出力整合をとることが可能にな
るのであるが、しかし、従来の構造では第３図（ａ）に
示すように異なる種類の誘電体板を用意し、シ゛かも、
フリップチップボンディングのためには高誘電率体板（
１０、（１りの表１ｉｉり金属ペース（５）の凸部（５
１）の表面とが高精度で平坦である必要があり、また、
高誘電率体板＋ＩＱ 、 （川の厚さはかなり厚くする
必要があり、大きな容７ｃを得ることか困難でめった。
この発廟は以上のような点に鑑みてなされたもので、フ
リップチップボンディング部位の平坦度の確保も容易で
、かつ大きい容量Ｃの容易に得られるパッケージの構造
を提供することを目的としている。
リップチップボンディング部位の平坦度の確保も容易で
、かつ大きい容量Ｃの容易に得られるパッケージの構造
を提供することを目的としている。
第４図はこの発明の一実施例の構成を示す断面図で、棒
間ベース（５ａ）の凸部（５１ａ）の幅を大きくし、ド
レイン電極（２）およびゲート電極に）の下まで拡がっ
ているようにし、その両電極（至）および１υのボンデ
ィング部位にそれぞれ誘電体薄膜０１およびαηを形成
し、更にそれぞれの上にメタライズ７ｍ（ｓｂ）および
（９ｂ）を上記凸部（ｂｌａ）以外の部分を埋めた絶縁
物（６ｂ）および（７ｂ）の上にわたって形成し、図示
のようにチップ（１）をボンディングする。
間ベース（５ａ）の凸部（５１ａ）の幅を大きくし、ド
レイン電極（２）およびゲート電極に）の下まで拡がっ
ているようにし、その両電極（至）および１υのボンデ
ィング部位にそれぞれ誘電体薄膜０１およびαηを形成
し、更にそれぞれの上にメタライズ７ｍ（ｓｂ）および
（９ｂ）を上記凸部（ｂｌａ）以外の部分を埋めた絶縁
物（６ｂ）および（７ｂ）の上にわたって形成し、図示
のようにチップ（１）をボンディングする。
このようにすることによって、ドレイン電極しυおよび
ゲート電極（２）の下にはそれぞれ誘電体薄膜−および
ａηを挾んでメタライズ層（８ｂ）および（９ｂ）と、
金属ペース（５）との間に大きい容量Ｃが形成される。
ゲート電極（２）の下にはそれぞれ誘電体薄膜−および
ａηを挾んでメタライズ層（８ｂ）および（９ｂ）と、
金属ペース（５）との間に大きい容量Ｃが形成される。
なお、第３図に示したインダクタンスＬの値も大きくし
たいときには、上記メタライズ７ｍ（ａｂ）および（９
ｂ）の形成パターン′を４当にすればよい。
たいときには、上記メタライズ７ｍ（ａｂ）および（９
ｂ）の形成パターン′を４当にすればよい。
上記実施例ではＧａＡｓ Ｆ Ｆｉ Ｔの場合について
述べたが、一般に高周波用トランジスタの７リツプチツ
プボンデイング形のパッケージに広くこの発明は適用で
きる。
述べたが、一般に高周波用トランジスタの７リツプチツ
プボンデイング形のパッケージに広くこの発明は適用で
きる。
以上詳述したように、−この発明になるパ、ンケージで
は、高周波トランジスタの入出力電極を金属ペース上に
誘電体薄膜を介して形成された金属伝送線路にボンディ
ングするようにしたので、構造は簡単となり、且つイン
ピーダンス整合用の大きい容門が容易に得られ、その容
量値は上記誘電体薄膜の厚さを変えることによって任意
の・値に制御できる。また、従来構造に比して金属ペー
スの加工は容易となり、ボンディング部と入出力伝送路
との間のワイヤボンディングの手数も省くことができる
。
は、高周波トランジスタの入出力電極を金属ペース上に
誘電体薄膜を介して形成された金属伝送線路にボンディ
ングするようにしたので、構造は簡単となり、且つイン
ピーダンス整合用の大きい容門が容易に得られ、その容
量値は上記誘電体薄膜の厚さを変えることによって任意
の・値に制御できる。また、従来構造に比して金属ペー
スの加工は容易となり、ボンディング部と入出力伝送路
との間のワイヤボンディングの手数も省くことができる
。
第１図（ａ）は一般的な高出力ＧａＡｓＦ１！：Ｔの電
極配置を示す平面図、第１図（ｂ）はその（Ｂ−ｊＢ線
での断面図、第２図（ａ）はこのＧａＡｓＦＥＴチップ
をパンケージに装着した状況を示す平面図、第２図（ｂ
）はその■Ｂ−［Ｂ線での断面図、第３図（ａ）は７リ
ツプチツ構成を示す断面図、ｋ！Ｊ３図（ｂ）はそのパ
ッケージ部を等価回路で示した図、第４図はこの発明の
一実施例の構成を示す断面図である。 図において、（１）はトランジスタ、０！υはドレイン
（出力９１１１ ） ’に極、６υはソース（接地側）
電極、（４ηはケート（入力側）１１ｆ、極、（５ａ）
は金属ペース、（ｓｂ） 、 （９ｂ）はメタライズ層
（導１ｔＮ） 、川、０ηは誘電体薄膜である。 なお、図中同一符号は同一または相当部分を示す。 代理人−葛野信 −（外１名） 第１図 第２図 ！ 第；う図 第、４図 特開昭５８−６８９５４（４） 手続補正書（自発） ２、発明の名称 高周波トランジスタのパッケージ ３、補正をする者 事件との関係 特許出願人 住 所 東京都千代田区九の内二丁目２番３号名
称（６０１） 三菱電機株式会社代表者 片
山 仁 八 部 ４、代理人 住 所 東京都千代田区丸の内二丁目２番３号５
、補正の対象 明細曹の発明の詳細な説明の顧 ６、補正の内容 明細、＋１をつぎのとおり泊圧する。
極配置を示す平面図、第１図（ｂ）はその（Ｂ−ｊＢ線
での断面図、第２図（ａ）はこのＧａＡｓＦＥＴチップ
をパンケージに装着した状況を示す平面図、第２図（ｂ
）はその■Ｂ−［Ｂ線での断面図、第３図（ａ）は７リ
ツプチツ構成を示す断面図、ｋ！Ｊ３図（ｂ）はそのパ
ッケージ部を等価回路で示した図、第４図はこの発明の
一実施例の構成を示す断面図である。 図において、（１）はトランジスタ、０！υはドレイン
（出力９１１１ ） ’に極、６υはソース（接地側）
電極、（４ηはケート（入力側）１１ｆ、極、（５ａ）
は金属ペース、（ｓｂ） 、 （９ｂ）はメタライズ層
（導１ｔＮ） 、川、０ηは誘電体薄膜である。 なお、図中同一符号は同一または相当部分を示す。 代理人−葛野信 −（外１名） 第１図 第２図 ！ 第；う図 第、４図 特開昭５８−６８９５４（４） 手続補正書（自発） ２、発明の名称 高周波トランジスタのパッケージ ３、補正をする者 事件との関係 特許出願人 住 所 東京都千代田区九の内二丁目２番３号名
称（６０１） 三菱電機株式会社代表者 片
山 仁 八 部 ４、代理人 住 所 東京都千代田区丸の内二丁目２番３号５
、補正の対象 明細曹の発明の詳細な説明の顧 ６、補正の内容 明細、＋１をつぎのとおり泊圧する。
Claims (1)
- （１）金属ペースの平表面の所定部分に設けられトラン
ジスタの接地側電極が直接ボンディングされる金属露出
部、並びにいずれも上記金属ペースの平表面の上記所定
部分以外の他の部分に設けられそれぞれ金属面を扱う誘
電体薄膜とその上に形成され表面が上記金Ｘ露出部の表
面と実質的に同一半面にある導電層とからなり上記トラ
ンジスタの入力端電極および出力ｆｌＩｌ電極がそれ：
ｅｋ直接ボンディングされる入力側ボンディング部およ
び出力側ボンディング部を有するとともに、上記入力側
ボンディング部および出力側ボンディング部の尋也鳩が
それぞれ入力側伝送線−および出力側伝送線路に一体に
接続されてなることを特徴とする高周阪トランジスタの
パッケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16905881A JPS5868954A (ja) | 1981-10-20 | 1981-10-20 | 高周波トランジスタのパツケ−ジ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16905881A JPS5868954A (ja) | 1981-10-20 | 1981-10-20 | 高周波トランジスタのパツケ−ジ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5868954A true JPS5868954A (ja) | 1983-04-25 |
| JPS6255721B2 JPS6255721B2 (ja) | 1987-11-20 |
Family
ID=15879556
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16905881A Granted JPS5868954A (ja) | 1981-10-20 | 1981-10-20 | 高周波トランジスタのパツケ−ジ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5868954A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5510758A (en) * | 1993-04-07 | 1996-04-23 | Matsushita Electric Industrial Co., Ltd. | Multilayer microstrip wiring board with a semiconductor device mounted thereon via bumps |
| JP2010205772A (ja) * | 2009-02-27 | 2010-09-16 | Denso Corp | Ｉｃ搭載基板、プリント配線板、及び製造方法 |
| JP2013501362A (ja) * | 2009-08-04 | 2013-01-10 | ジーエーエヌ システムズ インコーポレイテッド | アイランドマトリックス化窒化ガリウムマイクロ波トランジスタおよびパワースイッチングトランジスタ |
| US9818857B2 (en) | 2009-08-04 | 2017-11-14 | Gan Systems Inc. | Fault tolerant design for large area nitride semiconductor devices |
| WO2020100219A1 (ja) | 2018-11-13 | 2020-05-22 | 三菱電機株式会社 | 高周波増幅器および高周波増幅器モジュール |
-
1981
- 1981-10-20 JP JP16905881A patent/JPS5868954A/ja active Granted
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5510758A (en) * | 1993-04-07 | 1996-04-23 | Matsushita Electric Industrial Co., Ltd. | Multilayer microstrip wiring board with a semiconductor device mounted thereon via bumps |
| JP2010205772A (ja) * | 2009-02-27 | 2010-09-16 | Denso Corp | Ｉｃ搭載基板、プリント配線板、及び製造方法 |
| JP4760930B2 (ja) * | 2009-02-27 | 2011-08-31 | 株式会社デンソー | Ｉｃ搭載基板、多層プリント配線板、及び製造方法 |
| US8247702B2 (en) | 2009-02-27 | 2012-08-21 | Denso Corporation | Integrated circuit mounted board, printed wiring board, and method of manufacturing integrated circuit mounted board |
| JP2013501362A (ja) * | 2009-08-04 | 2013-01-10 | ジーエーエヌ システムズ インコーポレイテッド | アイランドマトリックス化窒化ガリウムマイクロ波トランジスタおよびパワースイッチングトランジスタ |
| US9818857B2 (en) | 2009-08-04 | 2017-11-14 | Gan Systems Inc. | Fault tolerant design for large area nitride semiconductor devices |
| WO2020100219A1 (ja) | 2018-11-13 | 2020-05-22 | 三菱電機株式会社 | 高周波増幅器および高周波増幅器モジュール |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6255721B2 (ja) | 1987-11-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4843440A (en) | Microwave field effect transistor | |
| US9438184B2 (en) | Integrated passive device assemblies for RF amplifiers, and methods of manufacture thereof | |
| US4107728A (en) | Package for push-pull semiconductor devices | |
| US4042952A (en) | R. F. power transistor device with controlled common lead inductance | |
| KR20010080542A (ko) | 고주파 전력 트랜지스터 소자 | |
| GB2264001A (en) | High frequency high-power transistor | |
| TW200417134A (en) | RF power transistor with internal bias feed | |
| US4298846A (en) | Semiconductor device | |
| CN110581690A (zh) | 具有短截线电路的放大器和放大器模块 | |
| JP2003163310A (ja) | 高周波半導体装置 | |
| US3728589A (en) | Semiconductor assembly | |
| TW495811B (en) | Functional LID for RF power package | |
| JPS5868954A (ja) | 高周波トランジスタのパツケ−ジ | |
| EP0081396A2 (en) | Microwave field effect transistor | |
| JPS6114183Y2 (ja) | ||
| JPS6114182Y2 (ja) | ||
| JPH10321762A (ja) | 半導体装置 | |
| TW521489B (en) | High frequency amplifier | |
| JPS6114181Y2 (ja) | ||
| US11929317B2 (en) | Capacitor networks for harmonic control in power devices | |
| JPS6364081B2 (ja) | ||
| JPH02140969A (ja) | 半導体集積回路装置 | |
| JPS5861652A (ja) | 半導体装置 | |
| JP2986391B2 (ja) | 高周波半導体装置 | |
| JPH11135532A (ja) | 半導体チップ及び半導体装置 |