JP2013546177A - 蓄積電荷シンクを用いてｍｏｓｆｅｔの線形性を改善することに使用される方法及び装置−高調波リンクルの抑制 - Google Patents

蓄積電荷シンクを用いてｍｏｓｆｅｔの線形性を改善することに使用される方法及び装置−高調波リンクルの抑制 Download PDF

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Abstract

蓄積電荷シンク（ＡＣＳ）を有するＭＯＳＦＥＴデバイスの線形性感度を改善する方法及び装置が開示される。当該方法及び装置は、蓄積電荷シンクを使用するデバイスにおける、所望の動作電圧範囲での二次及び三次の相互変調高調波歪みの劣化を解決するように適応される。

Description

本発明は、金属−酸化物−半導体（ＭＯＳ）電界効果トランジスタ（ＦＥＴ）に関し、特に、半導体・オン・インシュレータ（“ＳＯＩ”）及び半導体・オン・サファイア（“ＳＯＳ”）基板上に製造されるＭＯＳＦＥＴに関する。一実施形態において、ＳＯＩ（又はＳＯＳ）ＭＯＳＦＥＴは、蓄積電荷を制御し、それにより回路要素の線形性を改善するように適応される。
開示されるＭＯＳＦＥＴの線形性を改善するために使用される方法及び装置は、ここではＳＯＩ型ＭＯＳＦＥＴに適用可能なものとして説明されるが、電子デバイス設計技術の当業者に認識されるように、この教示はＳＯＳ型ＭＯＳＦＥＴにも等しく適用可能である。一般的に、この教示は、シリコン・オン・インシュレータ技術を含む如何なる好適な半導体・オン・インシュレータ技術を用いるＭＯＳＦＥＴの実現にも使用されることができる。例えば、ここで説明される本発明に係るＭＯＳＦＥＴは、絶縁基板上の化合物半導体を用いて実現されてもよい。このような化合物半導体には、これらに限られないが、シリコンゲルマニウム（ＳｉＧｅ）、ガリウム砒素（ＧａＡｓ）、インジウム隣（ＩｎＰ）、窒化ガリウム（ＧａＮ）、炭化シリコン（ＳｉＣ）、並びに、セレン化亜鉛（ＺｅＳｅ）及び硫化亜鉛（ＺｎＳ）を含むＩＩ−ＶＩ族化合物半導体が含まれる。この教示はまた、薄膜ポリマーから製造されるＭＯＳＦＥＴを実現することに使用されてもよい。有機薄膜トランジスタ（ＯＴＦＴ）は絶縁性のゲート誘電体層を形成するために、ポリマー、共役ポリマー、オリゴマー又はその他の分子を利用している。本発明に係る方法及び装置は、このようなＯＴＦＴを実現するために使用されてもよい。
電子デバイス設計技術の当業者に認識されるように、ここで開示される方法及び装置は、実質的に如何なる絶縁ゲート技術、及び浮遊（フローティング）ボディを有する集積回路にも適用される。当業者に認識されるように、“フローティングボディ”を実現するための技術は絶えず進化している。例えば、デバイスのボディを“浮かす”ために使用される回路がバルクシリコン内に実装されたものが、本発明の発明者によって知られている。また、開示される方法及び装置は、シリコン・オン・接合ウェハを用いて実施されることもできる。１つのこのようなシリコン・オン・接合ウェハ技術は、“直接シリコン接合（ＤＳＢ）”基板を用いるものである。ＤＳＢ基板は、ベース基板上に、異なる結晶方位を有する単結晶シリコン膜を接合し電気的に貼り付けることによって製造される。この開示は、故に、開示される方法及び装置の実施形態が、開発途上のフローティングボディ実装の何れかにおいて実施されることを意図するものである。従って、ここでのＳＯＩ型ＭＯＳＦＥＴを参照しての例示的な説明は、この教示の適用性をＳＯＩ型ＭＯＳＦＥＴのみに限定するものとして解されるべきではない。むしろ、より詳細に後述されるように、開示される方法及び装置は、ＳＯＳ技術及びシリコン・オン・接合ウェハ技術を含む複数のデバイス技術で実現されるＭＯＳＦＥＴに有益なものである。
周知の通り、ＭＯＳＦＥＴはｎ型又はｐ型の導電型のゲート変調導電性チャネルを用いており、それに従ってそれぞれ、“ＮＭＯＳＦＥＴ”又は“ＰＭＯＳＦＥＴ”と呼ばれている。図１は、従来技術に係る典型的なＳＯＩ型ＮＭＯＳＦＥＴ100の断面図を示している。図１に示されるように、従来のＳＯＩ型ＮＭＯＳＦＥＴ100は、埋込酸化物層、サファイア又はその他の絶縁材料から成り得る絶縁基板118を含んでいる。ＮＭＯＳＦＥＴ100のソース112及びドレイン116は、絶縁基板118上に位置するシリコン層へのイオン注入によって形成されたＮ＋領域（すなわち、“ｎ型”ドーパントで高濃度にドープされた領域）から成っている（ＰＭＯＳＦＥＴのソース及びドレインは、Ｐ＋領域（すなわち、“ｐ型”ドーパントで高濃度にドープされた領域）から成る）。ボディ114は、イオン注入によって形成された、あるいはシリコン層が絶縁基板118上に形成されたときに該シリコン層内に既に存在するドーパントによって形成された、Ｐ−領域（すなわち、“ｐ型”ドーパントで低濃度にドープされた領域）から成っている。図１に示されるように、ＮＭＯＳＦＥＴ100はまた、ボディ114上に位置するゲート酸化物110を含んでいる。ゲート酸化物110は、典型的に、例えばＳｉＯ２等の絶縁性の誘電体の薄い層から成っている。ゲート酸化物110は、ゲート酸化物110上に位置するゲート108からボディ114を電気的に絶縁している。ゲート108は金属又はより一般的にはポリシリコンの層から成っている。
ソース端子102がソース112に動作可能に結合されており、ソースバイアス電圧“Ｖｓ”がソース112に印加され得る。ドレイン端子106がドレイン116に動作可能に結合されており、ドレインバイアス電圧“Ｖｄ”がドレイン116に印加され得る。ゲート端子104がゲート108に動作可能に結合されており、ゲートバイアス電圧“Ｖｇ”がゲート108に印加され得る。
周知の通り、ＭＯＳＦＥＴのゲート端子とソース端子との間に電圧が印加されると、ゲート酸化物を貫いてトランジスタのボディまで達する電界が生成される。エンハンスメントモードのデバイスの場合、正のゲートバイアスによって、ＭＯＳＦＥＴボディのチャネル領域にチャネルが作り出され、それを介してソースとドレインとの間に電流が流れる。ディプレッションモードのデバイスの場合には、ゼロのゲートバイアスでもチャネルが存在する。ゲートに印加される電圧を変化させることにより、チャネルの導電率が変調され、それによりソースとドレインとの間の電流が制御される。
例えば、エンハンスメントモードのＭＯＳＦＥＴの場合、ゲートバイアスはゲート酸化物110の下のボディ114のチャネル領域に所謂“反転チャネル”を作り出す。反転チャネルはソース及びドレインのキャリアの極性と同一の極性を有するキャリア（例えば、“Ｐ”極性のキャリア（すなわち、正孔）、又は“Ｎ”極性のキャリア（すなわち、電子））を有しており、それにより、ソースとドレインとの間で電流が流れる導通路（すなわち、チャネル）がもたらされる。例えば、図１のＳＯＩ型ＮＭＯＳＦＥＴ100内に示されるように、十分な正電圧（すなわち、閾値電圧Ｖｔｈを超える正ゲートバイアス）がゲート108とソース112との間に印加されると、ボディ114のチャネル領域に反転チャネルが形成される。上述のように、反転チャネル内のキャリアの極性は、ソース及びドレイン内のキャリアの極性と同一である。この例においては、ソース及びドレインは“ｎ型”ドーパントを有し、それ故にＮ極性キャリアを有しているので、チャネル内のキャリアはＮ極性キャリアから成る。同様に、ＰＭＯＳＦＥＴにおいてはソース及びドレインは“ｐ型”ドーパントを有するので、ターンオンされた（すなわち、導通している）ＰＭＯＳＦＥＴのチャネル内のキャリアはＰ極性キャリアから成る。
ディプレッションモードのＭＯＳＦＥＴはエンハンスメントモードのＭＯＳＦＥＴと同様に動作するが、ディプレッションモードのＭＯＳＦＥＴは、ゲートに電圧が印加されなくても導通チャネルが存在するようにドープされている。適切な極性の電圧がゲートに印加されると、チャネルは空乏化される。そして、これにより、ディプレッションモードのデバイスを流れる電流は抑制される。本質的に、ディプレッションモードのデバイスは“通常閉じている”スイッチに似ている一方で、エンハンスメントモードのデバイスは“通常開いている”スイッチに似ている。エンハンスメントモード及びディプレッションモードの何れのＭＯＳＦＥＴも、ＭＯＳＦＥＴがオフ状態（非導通）からオン状態（導通）に変化する値であるゲート電圧の閾値Ｖｔｈを有している。
ＳＯＩ型ＭＯＳＦＥＴが何れの動作モードを用いているかを問わず（すなわち、エンハンスメントモードであろうと、ディプレッションモードであろうと）、ＭＯＳＦＥＴがオフ状態にされており（すなわち、ゲート電圧がＶｔｈを超えておらず）、且つソース及びドレインに対してゼロでない十分なゲートバイアス電圧が印加されているとき、ゲートの下に“蓄積電荷”が発生する。以下にてより詳細に定義されるように、また本出願全体を通して使用されるように、“蓄積電荷（accumulated charge）”は、ＭＯＳキャパシタに関する従来文献に記載されている“アキュムレーション電荷（accumulation charge）”に似たものである。しかしながら、従来文献はＭＯＳキャパシタ酸化物の下に存在するバイアスにより誘起された電荷であって、該キャパシタ酸化物の下の半導体材料の多数キャリアと同一の極性を有する電荷のみを呼ぶものとして、“アキュムレーション電荷”と記載している。対照的に、より詳細に後述されるように、“蓄積電荷”はここでは、例えボディ内の多数キャリアと同一の極性を有していなくても、ゲートバイアスにより誘起された電荷であってオフ状態のＭＯＳＦＥＴのボディ内に蓄積し得る電荷を呼ぶものとして使用される。この状況は、例えば、ボディのドーピングはＰ−ではなくＮ−であるが蓄積電荷は正孔（すなわち、Ｐ極性）を有するオフ状態のディプレッションモードＮＭＯＳＦＥＴにおいて発生し得る。
例えば、図１に示されるように、ＳＯＩ型ＮＭＯＳＦＥＴ100がオフ状態にて動作するようにバイアスされ、且つゼロでない十分な電圧がゲート108に印加されると、ゲート酸化物110の下方且つ近傍のボディ114内に蓄積電荷120が蓄積し得る。図１に示されたＳＯＩ型ＮＭＯＳＦＥＴの動作状態は、ここでは、ＭＯＳＦＥＴの“蓄積電荷レジーム”と呼ばれる。蓄積電荷レジームは以下にてより詳細に定義される。ＳＯＩ型ＭＯＳＦＥＴ内の蓄積電荷の原因及び影響については、より詳細に後述する。
周知の通り、電子−正孔対キャリアは幾つかの機構（例えば、熱、光、及びバンド間トンネリングによる電子−正孔対生成プロセス）の結果としてＭＯＳＦＥＴのボディ内に生成され得る。例えば、ＮＭＯＳＦＥＴの内部に電子−正孔対キャリアが生成され、且つＮＭＯＳＦＥＴがオフ状態の条件にバイアスされると、電子は対を為す正孔から分離され、ソース及びドレインの双方に引き込まれ得る。一定期間にわたって、ＮＭＯＳＦＥＴがオフ状態にバイアスされ続けると仮定すると、（分離された電子−正孔対に由来する）正孔がゲート酸化物の下方且つ近傍に蓄積する（すなわち、“蓄積電荷”を形成する）。同様にバイアスされたＰＭＯＳＦＥＴデバイスにおいても、（電子及び正孔の挙動を逆にして）同様のプロセスが起こる。次に、図１のＳＯＩ型ＮＭＯＳＦＥＴ100を参照しながら、この現象を説明する。
ＳＯＩ型ＮＭＯＳＦＥＴ100が、ボディ114内のチャネルキャリアを枯渇させるゲート、ソース及びドレインバイアスで動作させられるとき、正孔がゲート酸化物110の下方且つ近傍に蓄積し得る。例えば、ソースバイアス電圧Ｖｓ及びドレインバイアス電圧Ｖｄが共にゼロであり（例えば、図示されていないグランドコンタクトに接続されている）、且つゲートバイアス電圧Ｖｇがグランド及びＶｔｈに対して十分な負電圧を有する場合、ボディ114内に存在する正孔はゲート酸化物110近傍のチャネル領域に引き付けられる。一定期間にわたって、除去されるかその他の方法で制御されるかしない限り、正孔がゲート酸化物110の下に蓄積し、図１に示されるような蓄積電荷120を生じさせる。故に図１においては、蓄積電荷120は正“＋”の正孔キャリアとして示されている。この例において、ＶｇはＶｓ及びＶｄに対して負であるので、電界領域122及び124も存在している。
ボディコンタクトを用いるＭＯＳＦＥＴが技術的に知られている。例えば、特許文献１に、単一の専用の単一ボディバイアス手段を有する部分空乏型ＳＯＩデバイスが記載されている。特許文献１は、複数の空乏領域と、該空乏領域の下方に配置されたそれぞれのボディ領域とを示している。各ボディ領域にそれぞれのボディコンタクトが存在し、ボディコンタクトは対応するボディ領域と電気的に連通している。ボディコンタクトはまた、バイアス電圧発生器に接続されている。ボディコンタクトは、プロセス、温度及び回路動作におけるバリエーションに合わせて閾値電圧ＶＴＨが調整可能であるように、部分空乏型ＳＯＩデバイスのボディに接続されている。故に、特許文献１は、閾値電圧を微調整するためにボディコンタクトを使用することを開示しているが、後述のようにＭＯＳＦＥＴのボディ領域内に蓄積電荷が存在する蓄積電荷レジームにあるＭＯＳＦＥＴの動作について開示も検討もしていない。
蓄積電荷レジームの定義
蓄積電荷はチャネル内のキャリアの極性に対して逆の極性である。上述のようにチャネル内のキャリアの極性はソース及びドレイン内のキャリアの極性と同一であるので、蓄積電荷120の極性はソース及びドレイン内のキャリアの極性とも逆である。例えば、上述の動作条件の下で、オフ状態のＮＭＯＳＦＥＴでは正孔（“Ｐ”極性を有する）が蓄積し、オフ状態のＰＭＯＳＦＥＴでは電子（“Ｎ”極性を有する）が蓄積する。故に、ＭＯＳＦＥＴデバイスは、ここでは、該ＭＯＳＦＥＴがオフ状態で動作するようにバイアスされ、且つチャネルキャリアとは逆の極性を有するキャリアがチャネル領域内に存在するとき、“蓄積電荷レジーム”内で動作しているとして定義される。言い換えると、ＭＯＳＦＥＴは、該ＭＯＳＦＥＴがオフ状態で動作するようにバイアスされ、且つソース及びドレインのキャリアの極性とは逆の極性を有するキャリアがチャネル領域内に存在するとき、蓄積電荷レジーム内で動作しているとして定義される。
例えば、また再び図１を参照するに、蓄積電荷120はＰすなわち“＋”極性を有する正孔から成る。対照的に、ソース、ドレイン及びチャネル（すなわち、ＦＥＴがオン状態にあるとき）内のキャリアはＮすなわち“−”極性を有する電子から成る。ＳＯＩ型ＮＭＯＳＦＥＴ100は、故に、蓄積電荷レジームで動作しているとして図１に示されている。ＳＯＩ型ＮＭＯＳＦＥＴ100はオフ状態で動作するようにバイアスされており、チャネル領域に蓄積電荷120が存在している。蓄積電荷120は、チャネル、ソース及びドレインのキャリアの極性（Ｎ）とは逆の極性（Ｐ）である。
ＳＯＩ型ＮＭＯＳＦＥＴ100がディプレッションモードのデバイスから成る他の一例においては、Ｖｔｈは定義により負である。この例によれば、ボディ114は（図１に示されたＰ−領域とは対照的に）Ｎ−領域から成る。ソース及びドレインは、図１のエンハンスメントモードのＭＯＳＦＥＴ100に示されたソース及びドレインと同様にＮ＋領域から成る。Ｖｓ及びＶｄの双方が０Ｖ（ゼロボルト）である場合、Ｖｔｈに対して十分に負であるゲートバイアスＶｇ（例えば、Ｖｔｈに対して約−１Ｖより負側のＶｇ）が印加されると、ディプレッションモードのＮＭＯＳＦＥＴはオフ状態にバイアスされることになる。十分に長い期間にわたってオフ状態にバイアスされる場合、正孔がゲート酸化物の下に蓄積し、このＮＭＯＳＦＥＴは図１に示されるような蓄積電荷120を有することになる。
その他の例においては、Ｖｓ及びＶｄはゼロでないバイアス電圧を有していてもよい。一部の実施形態においては、ＮＭＯＳＦＥＴをオフ状態にバイアスするために、（例えば、Ｖｔｈに対してＶｇが十分に負にされるように）ＶｇはＶｓ及びＶｄの双方に対して十分に負でなければならない。ＭＯＳＦＥＴデバイス設計技術の当業者に認識されるように、この教示を実施することには多様なバイアス電圧が使用され得る。より詳細に後述されるように、ここで開示される方法及び装置は、蓄積電荷レジームで動作するようにバイアスされる如何なるＳＯＩ型ＭＯＳＦＥＴにおいても使用され得るものである。
ＳＯＩ及びＳＯＳ型のＭＯＳＦＥＴはしばしば、蓄積電荷レジーム内での動作がＭＯＳＦＥＴの性能に悪影響を及ぼす用途で使用される。より詳細に後述されるように、蓄積電荷は、除去されるかその他の方法で制御されるかしない限り、或る一定の動作条件下でＳＯＩ型ＭＯＳＦＥＴの性能に悪影響を及ぼす。図２Ｂ及び５Ａに示される回路を参照してより詳細に後述される１つの典型的な用途は、無線周波数（ＲＦ）スイッチング回路を実現する上でＳＯＩ型ＭＯＳＦＥＴを使用するものである。図２Ｂ及び５Ａに示される回路を参照してより詳細に後述されるように、蓄積電荷が除去されるかその他の方法で制御されるかしない限り、或る動作条件下で蓄積電荷がＳＯＩ型ＭＯＳＦＥＴの線形性に悪影響を及ぼし、それにより、或る一定の回路の実現において使用されるときにＭＯＳＦＥＴによって引き起こされる高調波歪み及び相互変調歪み（intermodulation distortion；ＩＭＤ）を増大させることが本発明の発明者によって見出された。さらに、より詳細に後述されるように、蓄積電荷の除去又は制御により、ＳＯＩ型ＭＯＳＦＥＴのドレイン−ソース間破壊電圧（すなわち、“ＢＶＤＳＳ”）特性が改善されることが本発明の発明者によって見出された。
故に、蓄積電荷を除去あるいはその他の方法で制御し、それによりＳＯＩ型ＭＯＳＦＥＴの性能を有意に改善するために、ＳＯＩ（及びＳＯＳ）型ＭＯＳＦＥＴ、及びＳＯＩ型ＭＯＳＦＥＴを用いて実現される回路を適応させ且つ改善する技術を提供することが望まれる。そして、ＳＯＩ型ＭＯＳＦＥＴにおける線形性の特性を改善することに使用される方法及び装置を提供することが望まれる。改善されたＭＯＳＦＥＴは、従来のＭＯＳＦＥＴと比較して改善された線形性、高調波歪み、相互変調歪み、及びＢＶＤＳＳ特性を有し、それにより、ＭＯＳＦＥＴを用いて実現される回路の性能を改善する。この教示はこのような新規な方法及び装置を提供するものである。
米国特許第６２４９０２７号明細書
本発明は、ＳＯＩ型ＭＯＳＦＥＴ内の蓄積電荷を制御し、それによりＳＯＩ型ＭＯＳＦＥＴの動作における非線形応答、高調波歪み及び相互変調歪みの影響を改善する装置及び方法を提供することを目的とする。
一実施形態において、少なくとも１つのＳＯＩ型ＭＯＳＦＥＴを有する回路は、蓄積電荷レジームで動作するように構成される。ＳＯＩ型ＭＯＳＦＥＴのボディに動作可能に結合された蓄積電荷シンク（ＡＣＳ）が、ボディ内で生成された蓄積電荷を受け入れ、それによりＳＯＩ型ＭＯＳＦＥＴの正味のソース−ドレイン間キャパシタンスの非線形性を低減させる。
一実施形態において、ＡＣＳは、例えば１ＭΩより高いインピーダンスの、ＭＯＳＦＥＴボディへの高インピーダンス接続を有する。
一実施形態において、蓄積電荷制御型のフローティングボディ型金属酸化膜半導体電界効果トランジスタ（ＡＣＣ型ＭＯＳＦＥＴ）は、ゲートと、ドレインと、ソースと、前記ソースと前記ドレインとの間のゲート変調される導電チャネルを有するボディと、前記ゲートと前記ボディとの間に位置するゲート酸化物層と、前記ボディに動作可能に結合された蓄積電荷シンク（ＡＣＳ）であり、所望の動作領域から外れるように該ＡＣＳ内の電圧に対するキャパシタンスの変曲（キャパシタンス対電圧変曲）をシフトさせるように選択された材料を有するＡＣＳと、を有し、当該ＭＯＳＦＥＴが蓄積電荷レジームで動作するようにバイアスされるとき、前記ボディ内に蓄積電荷が存在し、当該ＭＯＳＦＥＴがオン状態で動作するようにバイアスされるとき、前記ゲート変調される導電チャネル、前記ソース及び前記ドレインは同じ極性のキャリアを有し、当該ＭＯＳＦＥＴがオフ状態で動作するようにバイアスされ且つ前記蓄積電荷が前記ソース、前記ドレイン及び前記ゲート変調される導電チャネルの前記極性とは反対の極性を有するとき、当該ＭＯＳＦＥＴは前記蓄積電荷レジームで動作する。
一実施形態において、ＭＯＳＦＥＴが蓄積電荷レジームで動作するようにバイアスされるときにＭＯＳＦＥＴのボディ内に蓄積される電荷を制御するように適応されたＡＣＣ型ＭＯＳＦＥＴは、ａ）ゲート、ドレイン、ソース、フローティングボディ、及び前記ゲートと前記フローティングボディとの間に位置するゲート酸化物層であり、当該ＭＯＳＦＥＴが前記蓄積電荷レジームで動作するようにバイアスされるとき、当該ＭＯＳＦＥＴは非導通状態又は略非導通状態で動作され、且つ電荷が前記ゲート酸化物層の近傍且つ下方の領域で前記ボディ内に蓄積する、ゲート、ドレイン、ソース、フローティングボディ、及びゲート酸化物層と、ｂ）前記フローティングボディの第１の遠位端の近傍に位置する第１の蓄積電荷シンク（ＡＣＳ）であり、該第１のＡＣＳは前記フローティングボディと電気的に連通し、当該ＭＯＳＦＥＴが前記蓄積電荷レジームで動作されるとき、前記フローティングボディ内の前記蓄積電荷を制御するため、あるいは前記フローティングボディから該第１のＡＣＳを介して前記蓄積電荷を除去するために、第１のＡＣＳバイアス電圧が該第１のＡＣＳに印加される、第１のＡＣＳと、ｃ）前記フローティングボディの第２の遠位端の近傍に位置する第２の蓄積電荷シンク（ＡＣＳ）であり、該第２のＡＣＳは前記フローティングボディと電気的に連通し、当該ＭＯＳＦＥＴが前記蓄積電荷レジームで動作されるとき、前記フローティングボディ内の前記蓄積電荷を制御するため、あるいは前記フローティングボディから該第２のＡＣＳを介して前記蓄積電荷を除去するために、第２のＡＣＳバイアス電圧が該第２のＡＣＳに印加される、第２のＡＣＳと、ｄ）前記第１のＡＣＳに対して電気的に連通して近接配置された第１の電気コンタクト領域であり、前記第１のＡＣＳへの電気的な結合を支援する第１の電気コンタクト領域と、ｅ）前記第２のＡＣＳに対して電気的に連通して近接配置された第２の電気コンタクト領域であり、前記第２のＡＣＳへの電気的な結合を支援する第２の電気コンタクト領域とを有する。
一実施形態において、ＭＯＳＦＥＴが蓄積電荷レジームで動作するようにバイアスされるときにＭＯＳＦＥＴのボディ内に蓄積される電荷を制御するように適応されたＡＣＣ型ＭＯＳＦＥＴは、ａ）ゲート、ドレイン、ソース、フローティングボディ、及び前記ゲートと前記フローティングボディとの間に位置するゲート酸化物層であり、当該ＭＯＳＦＥＴが前記蓄積電荷レジームで動作するようにバイアスされるとき、当該ＭＯＳＦＥＴは非導通状態又は略非導通状態で動作され、且つ電荷が前記ゲート酸化物層の近傍且つ下方の領域で前記ボディ内に蓄積する、ゲート、ドレイン、ソース、フローティングボディ、及びゲート酸化物層と、ｂ）前記フローティングボディの近傍に位置する複数の蓄積電荷シンク（ＡＣＳ）であり、該複数の蓄積電荷シンクの各蓄積電荷シンクが前記フローティングボディに電気的に結合され、当該ＭＯＳＦＥＴが前記蓄積電荷レジームで動作されるとき、前記フローティングボディ内の前記蓄積電荷を制御するため、あるいは前記フローティングボディから該複数の蓄積電荷シンクを介して前記蓄積電荷を除去するために、ＡＣＳバイアス電圧が各蓄積電荷シンクに印加される、複数の蓄積電荷シンクと、ｃ）対応する蓄積電荷シンクに近接配置された複数の電気コンタクト領域であり、各電気コンタクト領域が、対応する蓄積電荷シンクへの電気的な結合を支援する、複数の電気コンタクト領域とを有する。
従来技術に係る典型的なＳＯＩ型NＭＯＳＦＥＴを示す断面図である。 図１の従来技術に係る典型的なＳＯＩ型NＭＯＳＦＥＴのオフ状態でのインピーダンス特性を示す電気モデルを簡略化して示す図である。 図１のＳＯＩ型NＭＯＳＦＥＴのような従来技術に係るＳＯＩ型ＭＯＳＦＥＴを用いて実現された典型的なＲＦスイッチング回路を簡略化して示す回路図である。 この開示に従って蓄積電荷を制御するように適応されたＳＯＩ型ＮＭＯＳＦＥＴを簡略化して示す上面図である。 この開示に従って蓄積電荷を制御するように適応されたＳＯＩ型ＮＭＯＳＦＥＴを簡略化して示す上面図である。 蓄積電荷を制御するように適応されたＳＯＩ型ＮＭＯＳＦＥＴを示す斜視図であり、ゲート、ソース、ドレイン及び蓄積電荷シンク（ＡＣＳ）の端子を示している。 蓄積電荷を制御するように適応された、Ｐ＋領域に電気的に結合された蓄積電荷シンク（ＡＣＳ）を有するＳＯＩ型ＮＭＯＳＦＥＴを簡略化して示す上面図である。 蓄積電荷を制御するように適応されたＳＯＩ型ＮＭＯＳＦＥＴを簡略化して示す上面図であり、ＳＯＩ型ＭＯＳＦＥＴのほぼ中心に沿って引かれた断面図用の直線Ａ−Ａ’を示している。 図３Ｅの直線Ａ−Ａ’に沿って取られた図３ＥのＳＯＩ型ＮＭＯＳＦＥＴの断面図である。 図３Ａ−３ＢのＳＯＩ型ＮＭＯＳＦＥＴの断面図である。 ＳＯＩ型ＮＭＯＳＦＥＴを簡略化して示す上面図であり、従来技術に係るＭＯＳＦＥＴ及び改善されたＳＯＩ型ＭＯＳＦＥＴの一部の実施形態における、製造プロセスに起因して閾値電圧が増大され得る領域を例示している。 閾値電圧増大領域がＳＯＩ型ＭＯＳＦＥＴ内に存在するときの反転チャネル電荷を、印加ゲート電圧の関数としてプロットしたグラフである。 蓄積電荷を制御するように適応され、且つ“Ｔ型ゲート”構成に構成されたＳＯＩ型ＮＭＯＳＦＥＴを簡略化して示す上面図である。 蓄積電荷を制御するように適応され、且つ“Ｈ型ゲート”構成に構成されたＳＯＩ型ＮＭＯＳＦＥＴを簡略化して示す上面図である。 四端子デバイスとして具現化された、蓄積電荷を制御するように適応されたＳＯＩ型ＮＭＯＳＦＥＴを簡略化して示す図である。 蓄積電荷シンク（ＡＣＳ）端子がゲート端子に結合された四端子デバイスとして具現化された、蓄積電荷を制御するように適応されたＳＯＩ型ＮＭＯＳＦＥＴを簡略化して示す図である。 蓄積電荷シンク（ＡＣＳ）端子がダイオードを介してゲート端子に結合された四端子デバイスとして具現化された、蓄積電荷を制御するように適応されたＳＯＩ型ＮＭＯＳＦＥＴを簡略化して示す図である。 蓄積電荷シンク（ＡＣＳ）端子が制御回路に結合された四端子デバイスとして具現化された、蓄積電荷を制御するように適応されたＳＯＩ型ＮＭＯＳＦＥＴを簡略化して示す図である。 ＡＣＳ端子が外部バイアス源によって駆動される図４Ｄの四端子ＡＣＣ型ＮＭＯＳＦＥＴを用いて実現された、典型的なＲＦスイッチ回路を簡略化して示す回路図である。 蓄積電荷シンク（ＡＣＳ）端子がクランプ回路に結合された四端子デバイスとして具現化された、蓄積電荷を制御するように適応されたＳＯＩ型ＮＭＯＳＦＥＴを簡略化して示す図である。 キャパシタと並列接続されたダイオードを介して蓄積電荷シンク（ＡＣＳ）端子がゲート端子に結合された四端子デバイスとして具現化された、蓄積電荷を制御するように適応されたＳＯＩ型ＮＭＯＳＦＥＴを簡略化して示す図である。 蓄積電荷レジームで動作するＳＯＩ型ＭＯＳＦＥＴのドレイン−ソース間印加電圧に対して、オフ状態キャパシタンス（Ｃｏｆｆ）をプロットしたグラフであり、第１のプロットは従来のＳＯＩ型ＭＯＳＦＥＴのオフ状態キャパシタンスＣｏｆｆを示しており、第２のプロットはこの教示に従って製造されたＡＣＣ型のＳＯＩ型ＭＯＳＦＥＴのオフ状態キャパシタンスＣｏｆｆを示している。 従来技術に係る典型的な単極単投（ＳＰＳＴ）無線周波数（ＲＦ）スイッチ回路を示す回路図である。 分流ＳＯＩ型ＮＭＯＳＦＥＴのゲートが蓄積電荷シンク（ＡＣＳ）端子に結合された、蓄積電荷制御を用いて改善された性能に適応されたＲＦスイッチ回路を示す回路図である。 分流ＳＯＩ型ＮＭＯＳＦＥＴのゲートがダイオードを介して蓄積電荷シンク（ＡＣＳ）端子に結合された、蓄積電荷制御を用いて改善された性能に適応されたＲＦスイッチ回路を示す回路図である。 蓄積電荷シンク（ＡＣＳ）端子が制御回路に結合された、蓄積電荷制御を用いて改善された性能に適応されたＲＦスイッチ回路を示す回路図である。 分流の積層ＭＯＳＦＥＴの蓄積電荷シンク（ＡＣＳ）端子が制御信号に結合された、蓄積電荷制御を用いて改善された性能に適応された積層化されたＭＯＳＦＥＴを含むＲＦスイッチ回路を示す回路図である。 この開示に従って蓄積電荷シンクを用いてＳＯＩ型ＭＯＳＦＥＴデバイスの線形性を向上させる典型的な一方法を示すフローチャートである。 この開示に従って製造される、ＡＣＣ型のＳＯＩ型ＭＯＳＦＥＴのドレインとソースとの間にドレイン−ソース間抵抗を含んだＲＦスイッチ回路の典型的な一実施形態を簡略化して示す回路図である。 この開示に従って製造される典型的な単極双投（ＳＰＤＴ）ＲＦスイッチ回路を簡略化して示す回路図であり、スイッチング用のＡＣＣ型のＳＯＩ型ＭＯＳＦＥＴをまたぐドレイン−ソース間抵抗が示されている。 ＡＣＳ領域内の様々なドーパント及びドーパント濃度について、ＡＣＣ型ＭＯＳＦＥＴの第二高調波応答を示す図である。 ＡＣＳ領域内の様々なドーパント及びドーパント濃度について、ＡＣＣ型ＭＯＳＦＥＴの第三高調波応答を示す図である。 ＡＣ短絡されたデュアルＡＣＳ型のＡＣＣ型ＭＯＳＦＥＴの第二高調波応答を示す図である。 ＡＣ短絡されたデュアルＡＣＳ型のＡＣＣ型ＭＯＳＦＥＴの第三高調波応答を示す図である。 ＦＥＴデバイスの底部にＡＣ短絡が存在しない典型的なＨ型ゲートのデュアルボディコンタクト（ＡＣＳ）ＦＥＴデバイスを示す模式図である。 ＦＥＴデバイスの底部にＡＣ短絡を示した典型的なＨ型ゲートのデュアルボディコンタクト（ＡＣＳ）ＦＥＴデバイスを示す模式図である。 本開示の方法及び装置に従った典型的なデュアルＡＣＳコンタクトのテスト構造レイアウトを示す図である。 図１４ＡのＦＥＴスタックの下部に示されるＡＣ短絡を拡大して示す図である。 本開示の方法及び装置に従って製造されるＡＣ短絡を備えたデュアルボディＡＣＳ型のＡＣＣ型ＭＯＳＦＥＴの典型的な簡略レイアウトを示す図である。 相異なる図における似通った参照符号及び記号表示は、似通った要素を指し示している。
上述のように、この教示がＮＭＯＳＦＥＴ及びＰＭＯＳＦＥＴに等しく適用されることは、電子デバイス設計技術の当業者に認識されるところである。単純化のため、例示目的でここに提示される実施形態及び実施例は、特に断らない限り、ＮＭＯＳＦＥＴのみを含んでいる。ドーパント、電荷キャリア、バイアス電圧の極性などを周知のように変更することにより、電子デバイス技術の当業者は、これらの実施形態及び実施例が如何にしてＰＭＯＳＦＥＴとともに用いられるように適用されるかを容易に理解できるであろう。
ＳＯＩ型ＮＭＯＳＦＥＴ内の蓄積電荷の非線形性及び高調波歪みへの影響
背景技術にて説明されたように、ＭＯＳＦＥＴが何れの動作モード（すなわち、エンハンスメントモード、又はディプレッションモード）を用いていようとも、或る状況下で、ソース及びドレインに対してゼロでないゲートバイアス電圧が印加されてＭＯＳＦＥＴがオフ状態にされると、ゲートの下に蓄積電荷が発生する。この教示によれば、上述のようにＭＯＳＦＥＴがオフ状態にあり、且つソース及びドレインのキャリアの極性とは逆の極性を有するキャリアがチャネル領域に存在するとき、ＭＯＳＦＥＴは蓄積電荷レジームで動作しているとして定義される。
この教示に従って、蓄積電荷レジームで動作するＭＯＳＦＥＴは、或る一定の回路で使用されるとき、回路性能に悪影響を及ぼす不所望の非線形特性を見せることが本発明の発明者によって観測されている。例えば、図２Ａを参照して一層詳細に後述されるように、蓄積電荷120（図１）は、オフ状態にあるＳＯＩ型ＭＯＳＦＥＴの線形性に悪影響を及ぼす。より具体的には、蓄積電荷はドレイン−ソース間キャパシタンス（Ｃｄｓ）に対する寄与（contributing）キャパシタンスの線形性に悪影響を及ぼす。オフ状態にあるＳＯＩ型ＭＯＳＦＥＴでは、ＣｄｓはＣｏｆｆと呼ばれる。Ｃｏｆｆに対する寄与キャパシタンスについては、寄与キャパシタンスのインピーダンスと比較して大きいインピーダンスを有する回路によってゲートバイアスＶｇが供給されるバイアス条件に関して、図２Ａを参照して後述される。図２Ｂ及び５Ａを参照して後述されるように、これは、ＳＯＩ型ＭＯＳＦＥＴを用いて実現される回路の高調波歪み、相互変調歪み、及びその他の性能に悪影響を及ぼす。これら新規な観測結果は、従来技術によっては教示あるいは示唆されておらず、図２Ａに示される電気モデルを参照することにより理解される。
図２Ａは、図１の従来技術に係る典型的なＳＯＩ型NＭＯＳＦＥＴ100のオフ状態でのインピーダンス（又は、逆に言えば導電率）特性を示す電気モデル200を簡略化して示している。より具体的には、モデル200は、ＮＭＯＳＦＥＴ100がオフ状態にあるときのソース112からドレイン116までのインピーダンス特性を示している。ＮＭＯＳＦＥＴ100のオフ状態でのドレイン−ソース間インピーダンス特性は、事実上、主として容量性であるので、ここでは、このインピーダンスをドレイン−ソース間オフ状態キャパシタンス（Ｃｏｆｆ）と呼ぶ。ここでの例示的な説明では、ゲート108は、図２Ａを参照して説明される寄与キャパシタンスのインピーダンスと比較して大きいインピーダンスを有する回路（図示せず）によって電圧Ｖｇにバイアスされていると理解される。Ｖｇバイアスを供給する回路のインピーダンスが寄与キャパシタンスのインピーダンスと比較して大きくない場合に、この例示的な説明がどのように修正され得るかは、電子技術の当業者によって理解されるところである。
図２Ａに示されるように、オフ状態のＮＭＯＳＦＥＴ100のソース112とボディ114との間の接合（すなわち、ソース−ボディ接合218）は、図示のように構成された接合ダイオード208及び接合キャパシタ214によって表され得る。同様に、オフ状態のＮＭＯＳＦＥＴ100のドレイン116とボディ114との間の接合（すなわち、ドレイン−ボディ接合220）は、図示のように構成された接合ダイオード210及び接合キャパシタ216によって表され得る。ボディ114は単に、ソース−ボディ接合218とドレイン−ボディ接合220との間に存在するインピーダンス212として表される。
キャパシタ206は、ゲート108とボディ114との間のキャパシタンスを表している。キャパシタ202はソース112とゲート108との間のキャパシタンスを表しており、キャパシタ204はドレイン116とゲート108との間のキャパシタンスを表している。ソース112とドレイン116との間の（図１に示された絶縁基板118を介しての）電気的結合に起因する基板キャパシタンスは、以下で説明される典型的な説明においては無視できるほど小さいと考えられるので、図２Ａの電気モデル200には示されていない。
上述のように、ＮＭＯＳＦＥＴ100がオフ状態にあり、且つ蓄積電荷120（図１）がボディ114内に存在しないとき（すなわち、ＮＭＯＳＦＥＴ100が蓄積電荷レジームで動作していないとき）、ボディ114の電荷キャリアは枯渇している。この場合、ボディのインピーダンス212は絶縁体のインピーダンスに似通っており、ボディ114内の導電率は非常に小さい（すなわち、ＮＭＯＳＦＥＴ100はオフ状態にある）。その結果、ドレイン−ソース間オフ状態キャパシタンスＣｏｆｆへの主な寄与は、キャパシタ202及び204によってもたらされる。キャパシタ202及び204は電圧に僅かしか依存しないので、高調波発生及び相互変調歪み特性に悪影響を及ぼす非線形応答に有意に寄与することはない。
しかしながら、ＮＭＯＳＦＥＴ100が蓄積電荷レジーム内で動作し、故にボディ114に蓄積電荷120が存在するとき、蓄積電荷を含む移動可能な正孔は、ソース−ボディ接合218とドレイン−ボディ接合220との間にｐ型の導電性を作り出す。実際、蓄積電荷120はソース−ボディ接合218とドレイン−ボディ接合220との間に、蓄積電荷が存在しない場合のこれら接合間のインピーダンスより有意に小さいインピーダンスを生成する。ドレイン116とソース112との間にＶｄｓ電圧が印加される場合、移動可能な正孔はボディ114内に生じる電位に従って再分布する。ＳＯＩ型ＮＭＯＳＦＥＴ100を流れるＤＣ及び低周波数の電流は、それぞれ接合ダイオード208及び210によって表されたソース−ボディ接合218及びドレイン−ボディ接合220のダイオード特性によって妨げられる。すなわち、この場合には接合ダイオード208及び210は逆直列（すなわち、“背中合わせ”）であるので、ＤＣ又は低周波数の電流はＳＯＩ型ＮＭＯＳＦＥＴ100を貫いて流れない。しかしながら、高周波数の電流は、それぞれ接合キャパシタ214及び216によって表されたソース−ボディ接合218及びドレイン−ボディ接合220のキャパシタンスを介して、ＳＯＩ型ＮＭＯＳＦＥＴ100を貫いて流れることができる。
接合キャパシタ214及び216は、ｎ型領域とｐ型領域との間の接合に付随しるものであるので電圧に依存する。この電圧依存性は、ｎ型領域とｐ型領域との間の接合の空乏領域の幅が電圧依存性を有することに由来するものである。バイアス電圧がＮＭＯＳＦＥＴに印加されるとき、ｎ型領域とｐ型領域との間の接合の空乏領域の幅は変化する。接合のキャパシタンスは接合の空乏領域の幅に依存するので、このキャパシタンスも接合間に印加されるバイアスの関数として変化する（すなわち、このキャパシタンスも電圧依存性を有する）。
さらに、キャパシタ202及び204はまた、蓄積電荷120の存在に起因する電圧依存性をも有する。この電圧依存性に関する複雑な原因はここでは詳細に説明されないが、電子デバイス技術の当業者に理解されるように、蓄積電荷の応答、及びその印加Ｖｄｓへの応答によって電界領域（例えば、図１に関連して上述された電界領域122及び124）が影響を受け、それによりキャパシタ202及び204の電圧依存性が発生される。更なる非線形効果が、ソース112とドレイン116との間の直接的なキャパシタンス（図示せず）によって発生し得る。通常、この直接的なキャパシタンスは大抵のＳＯＩ型ＭＯＳＦＥＴでは無視できると期待されるが、ソースとドレインとの間の間隔が非常に小さいＳＯＩ型ＭＯＳＦＥＴでは寄与することがある。この直接的キャパシタンスのＣｏｆｆへの寄与も、上述のキャパシタ202及び204の電圧依存性と同様の理由により、蓄積電荷の存在下で電圧依存性を有する。
接合キャパシタ214及び216、ゲート−ソース間キャパシタ202、ゲート−ドレイン間キャパシタ204、及び直接的キャパシタンス（図示せず）の電圧依存性は、ＮＭＯＳＦＥＴ100にＡＣ電圧が印加されるときにＭＯＳＦＥＴのオフ状態キャパシタンスＣｏｆｆに非線形な挙動を生じさせ、それにより、不所望な高調波歪み及び相互変調歪み（ＩＭＤ）が生成される。これらの影響の相対的な寄与は複雑であり、製造プロセス、バイアス、信号振幅及びその他の変数に依存する。しかしながら、この教示から電子デバイス設計技術の当業者に理解されるように、蓄積電荷を削減、除去、あるいはその他の方法で制御することは、Ｃｏｆｆの非線形な挙動の全体的な改善をもたらす。また、ボディのインピーダンス212は蓄積電荷120の存在下で有意に低減されるので、Ｃｏｆｆの大きさはＦＥＴが蓄積電荷レジームで動作するときに増大され得る。蓄積電荷を削減、除去、あるいはその他の方法で制御することはこの影響をも抑制する。
また、蓄積電荷は、ＦＥＴがオン状態（導通状態）からオフ状態（非導通状態）に移行してすぐの瞬間にはボディ内に蓄積しない。むしろ、ＦＥＴがオン状態からオフ状態に移行すると、ＦＥＴはそのボディ内に電荷を蓄積し始め、蓄積電荷量は時間をかけて増大する。蓄積電荷の蓄積は、故に、それに関する時定数を有する（すなわち、蓄積電荷は瞬時にはその定常状態のレベルに到達しない）。蓄積電荷はＦＥＴボディ内に徐々に蓄積する。空乏化されたＦＥＴに付随するＣｏｆｆは蓄積電荷量の増加とともに増大する。ＦＥＴの性能に関し、ＣｏｆｆはＦＥＴボディ内の蓄積電荷量の増加とともに増大するので、ＦＥＴの挿入損失、分離性（アイソレーション）及び挿入位相にドリフトが発生する（すなわち、ＦＥＴはより“損失が多く”なり、ＦＥＴの分離性が低下し、ＦＥＴにおける遅延が増大する）。蓄積電荷を削減、除去、あるいはその他の方法で制御することは、これら不所望のドリフト効果をも抑制する。
ＭＯＳＦＥＴのオフ状態キャパシタンスＣｏｆｆの非線形な挙動は、従来のＳＯＩ型ＭＯＳＦＥＴを用いて実現された或る一定の回路の性能に悪影響を及ぼすことが、本発明の発明者によって観測された。例えば、ＲＦスイッチが例えば図１のＳＯＩ型ＮＭＯＳＦＥＴ100のような従来のＳＯＩ型ＭＯＳＦＥＴを用いて実現されるとき、従来のＭＯＳＦＥＴの上述の非線形なオフ状態特性は、スイッチの線形性に悪影響を及ぼす。より詳細に後述されるように、ＲＦスイッチの線形性は多くの用途において重要な設計パラメータである。スイッチの線形性が改善されることにより、該スイッチによって処理される信号の高調波歪み及び相互変調歪み（ＩＭＤ）の抑制が高められる。これら改善されたスイッチ特性は、携帯通信機器での使用などの一部の用途において極めて重要をなり得る。
例えば、周知のＧＳＭ（登録商標）携帯電話通信システム規格は、ＧＳＭ（登録商標）携帯電話の実装に使用されるフロントエンド部品に、線形性、高調波抑制、相互変調抑制、及び消費電力についての厳しい要求を課している。１つの典型的なＧＳＭ（登録商標）規格は、基本信号の全ての高調波が１２．７５ＧＨｚまでの周波数で−３０ｄＢｍ未満に抑制されることを要求している。高調波がこのレベル未満に抑制されない場合、携帯電話動作の信頼性は有意な悪影響を及ぼされ得る（例えば、送信信号及び受信信号の高調波歪み及び相互変調歪みに起因して、通話の切断が増加したり、その他の通信問題が発生したりする）。ＲＦスイッチング機能は一般的に携帯電話のフロントエンド部品に実装されるので、ＲＦスイッチの線形性、高調波及び相互変調の抑制、並びに電力消費性能の改善はとても望ましいものである。次に図２Ｂを参照して、従来のＭＯＳＦＥＴのオフ状態キャパシタンスＣｏｆｆの非線形な挙動が、これらＲＦスイッチの特性にどのようにして悪影響を及ぼすかを説明する。
従来のＳＯＩ型ＭＯＳＦＥＴを用いて実現されたＲＦスイッチ回路への高調波歪みの影響
図２Ｂは、図１を参照して説明されたＳＯＩ型NＭＯＳＦＥＴ100のような従来のＭＯＳＦＥＴを用いて実現された典型的なＲＦスイッチ回路250を簡略化して示している。ＲＦスイッチ回路の動作及び実装の詳細な説明は米国特許第６８０４５０２に記載されている。なお、ＲＦスイッチ回路の教示に関してその全体が参照することによりここに組み込まれる。図２Ｂに示されるように、従来のＲＦスイッチ回路250は、５つの分流（シャント）ＭＯＳＦＥＴ260a−260eに動作可能に結合された単一の“パス”すなわち“スイッチング”ＭＯＳＦＥＴ254を含んでいる。
ＭＯＳＦＥＴ254はパストランジスタすなわちスイッチングトランジスタとして機能し、作動させられたとき、伝送路256を介してＲＦ入力信号（例えば、ドレインに与えられる）をＲＦアンテナ258に選択的に結合させるように構成されている。分流ＭＯＳＦＥＴ260a−260eは、作動させられたとき、ＲＦ入力信号をグランドに選択的に短絡させるように機能する。周知の通り、スイッチングＭＯＳＦＥＴ254はそのゲートに結合される第１のスイッチ制御信号（図示せず）によって選択的に制御され、分流ＭＯＳＦＥＴ260a−260eはそれらのゲートに結合される第２のスイッチ制御信号（図示せず）によって同様に制御される。それにより、スイッチングＭＯＳＦＥＴ254は分流ＭＯＳＦＥＴ260a−260eが作動されないときに作動され、この逆もまた然りである。図２ＢのＲＦスイッチ250の典型的な一実施形態に示されるように、スイッチングＭＯＳＦＥＴ254は、（第１のスイッチ制御信号により）＋２．５Ｖのゲートバイアス電圧を印加することによって作動させられている。分流ＭＯＳＦＥＴ260a−260eは、（第２のスイッチ制御信号により）−２．５Ｖのゲートバイアス電圧を印加することによって作動させられていない。
スイッチ250がこの状態に設定されているとき、ＲＦ信号252はスイッチングＭＯＳＦＥＴ254及び伝送路256を介してアンテナ258まで伝播される。図２Ａを参照して説明されたように、分流ＭＯＳＦＥＴ260a−260eが例えばＳＯＩ型ＮＭＯＳＦＥＴ100（図１）等の従来のＳＯＩ（又はＳＯＳ）型ＭＯＳＦＥＴから成るとき、ＳＯＩ型ＭＯＳＦＥＴのボディに蓄積電荷が発生する（すなわち、ＳＯＩ型ＭＯＳＦＥＴが上述の蓄積電荷レジームで動作しているとき）。蓄積電荷は、ＡＣ電圧がこれらＭＯＳＦＥＴに印加されるとき、ＳＯＩ型ＭＯＳＦＥＴのオフ状態キャパシタンスＣｏｆｆに非線形な挙動を生じさせる。
より具体的には、オフ状態のＳＯＩ型ＭＯＳＦＥＴ260a−260eのチャネル領域に蓄積電荷が存在するとき、それぞれのドレインに印加されるＲＦ信号の変化に蓄積電荷が応答する。時間とともに変化する時変ＲＦ信号が伝送路256に沿って伝播されるとき、このＲＦ信号はＳＯＩ型ＭＯＳＦＥＴ260a−260eに時間とともに変化する時変ソース−ドレイン間バイアス電圧を印加することになる。時変ソース−ドレイン間バイアス電圧はＳＯＩ型ＭＯＳＦＥＴ260a−260eのチャネル領域内の蓄積電荷に運動を生じさせる。ＳＯＩ型ＭＯＳＦＥＴのチャネル領域内の蓄積電荷の運動は、ＳＯＩ型ＭＯＳＦＥＴ260a−260eのドレイン−ソース間オフ状態キャパシタンスを変化させる。より具体的には、チャネル領域内の蓄積電荷の運動は、図２Ａを参照して説明されたドレイン−ソース間オフ状態キャパシタンスの電圧依存性を生じさせる。電圧に依存したＳＯＩ型ＭＯＳＦＥＴ260a−260eのオフ状態キャパシタンスの変化は、ＲＦ信号がＲＦスイッチ250中を伝播されるときに、ＲＦ信号の高調波歪み及びＩＭＤの支配的原因となる。
上述のように、ＲＦ信号の高調波歪み及びＩＭＤは、従来のＳＯＩ型ＭＯＳＦＥＴデバイスを用いて実現された従来のＲＦスイッチ回路の主要な欠点である。数多くの用途で、ＲＦ信号の高調波歪み及びＩＭＤは、従来のＳＯＩ型ＭＯＳＦＥＴデバイスを用いていては達成されることが困難あるいは不可能であったレベルまで抑制されなければならない。例えば、最大動作パワーが＋３５ｄＢｍであるＧＳＭ（登録商標）機器においては、従来のスイッチは典型的に、−３０ｄＢｍ未満というＧＳＭ（登録商標）の第三高調波の抑制に対して６ｄＢのマージンしか有していない。ＧＳＭ（登録商標）システムにおいては、ＧＳＭ（登録商標）送信帯域の第二高調波がＤＣＳの受信帯域内にあるので、偶数次の高調波歪みが非常に低いことも望まれる。しかしながら、ＲＦ信号の奇数次（例えば、三次）の高調波の抑制は望ましく、この点での改善は必要である。
また、周知の通り、フローティングボディ（例えば、ＳＯＩ）型ＭＯＳＦＥＴのボディ内の蓄積電荷の存在は、フローティングボディ型ＭＯＳＦＥＴのドレイン−ソース間破壊電圧（ＢＶＤＳＳ）性能に悪影響を及ぼし得る。周知の通り、フローティングボディ型ＭＯＳＦＥＴは、ドレイン−ソース間の“パンチスルー”電圧が寄生バイポーラ動作によって低下するという、ＢＶＤＳＳとしても知られるドレイン−ソース間破壊電圧の問題を示す。寄生バイポーラ動作は、チャネル内で正孔が生成され、この正孔が消散する場所がない（すなわち、ボディがフローティングであるため、正孔はボディから抜け出る手段を有さない）ときに発生する。結果として、ＭＯＳＦＥＴボディの電位が上昇し、それにより閾値電圧が事実上低下される。そして、この条件により、ＭＯＳＦＥＴデバイスはリークの増大を被り、ボディ内に一層多くの正孔を生成し、それにより（この正帰還条件の結果として）ＢＶＤＳＳ問題を悪化させる。
ここで開示されるＳＯＩ型ＭＯＳＦＥＴデバイスの線形性を改善する方法及び装置は、上述の従来技術の欠点を解決する。蓄積電荷がオフ状態のＭＯＳＦＥＴデバイス、及びこれらデバイスを用いて実現された回路における高調波歪み、ＩＭＤ及び圧縮（compression）／飽和の主原因としてひとたび認識されれば、蓄積電荷の削減、除去及び／又は制御がこれらデバイスの高調波抑制特性を改善することは明らかである。さらに、蓄積電荷の削減、除去及び／又は制御は、寄生バイポーラ動作が発生することを防止することによってＢＶＤＳＳ性能をも改善する。ＢＶＤＳＳの改善はデバイスの線形性の改善をもたらす。次に、ＳＯＩ型ＭＯＳＦＥＴ内の蓄積電荷を制御するための幾つかの典型的な構造及び技術について詳細に説明する。
蓄積電荷シンク（ＡＣＳ）を用いてＭＯＳＦＥＴの線形性を改善する方法及び装置の概説
より詳細に後述されるように、この開示はＳＯＩ型ＭＯＳＦＥＴにおける半導体デバイスの線形性を改善する（例えば、高調波歪み及びＩＭＤの悪影響を抑制する）方法及び装置を説明するものである。典型的な一実施形態において、この方法及び装置は、ＭＯＳＦＥＴデバイスのボディ内の蓄積電荷を削減することによって、ＭＯＳＦＥＴデバイスの線形性を改善し、高調波歪み及びＩＭＤの影響を制御する。一実施形態において、この方法及び装置は、ＭＯＳＦＥＴボディに動作可能に結合された蓄積電荷シンク（accumulated charge sink；ＡＣＳ）を用いて、ＭＯＳＦＥＴボディ内の蓄積電荷を削減、あるいはその他の方法で制御する。一実施形態において、この方法及び装置はＭＯＳＦＥＴデバイスのボディから全ての蓄積電荷を完全に除去する。上述の１つの実施形態において、ＭＯＳＦＥＴは蓄積電荷レジームで動作するようにバイアスされ、蓄積電荷を完全に除去、削減、あるいはその他の方法で制御し、それにより、さもなければ発生することになる高調波歪み及びＩＭＤを抑制するために、ＡＣＳが用いられる。一部の実施形態においては、蓄積電荷を除去あるいはその他の方法で制御することによって線形性も改善され、それによりフローティングボディ型ＭＯＳＦＥＴのＢＶＤＳＳ特性が改善される。
背景技術にて上述されたように、電子デバイス設計及び製造技術の当業者に認識されるように、この教示は半導体・オン・インシュレータ（“ＳＯＩ”）基板及び半導体・オン・サファイア（“ＳＯＳ”）基板上に製造されたＭＯＳＦＥＴに等しく適用されるものである。この教示は如何なる都合の良い半導体・オン・インシュレータ技術を用いたＭＯＳＦＥＴの実現にも用いられることができる。例えば、ここで説明される本発明に係る方法は、例えばＧａＡｓのＭＯＳＦＥＴ等、絶縁基板上に製造された化合物半導体を用いて実施されることが可能である。上述のように、本発明に係る方法及び装置はまた、シリコンゲルマニウム（ＳｉＧｅ）のＳＯＩ型ＭＯＳＦＥＴにも適用され得る。単純化のため、例示目的でここに提示される実施形態及び実施例は、特に断らない限り、ＮＭＯＳＦＥＴのみを含んでいる。ドーパント、電荷キャリア、バイアス電圧の極性などを周知のように変更することにより、電子デバイス設計技術の当業者は、これらの実施形態及び実施例が如何にしてＰＭＯＳＦＥＴとともに用いられるように適用されるかを容易に理解できるであろう。
上述のように、この開示は、特に、蓄積電荷が発生し得るオフ状態でＦＥＴが動作するときに完全に空乏化するチャネルによって恩恵を受けるＦＥＴ及びその関連用途に適用可能である。ＭＯＳＦＥＴの線形性を改善することに使用される開示方法及び装置はまた、部分的に空乏化するチャネルを用いての使用にも適用され得る。当業者に知られているように、ボディのドーピング及び寸法は様々である。典型的な一実施形態において、ボディは約１００Åから約２０００Åの厚さを有するシリコンから成る。更なる典型的な一実施形態において、ＦＥＴボディ内のドーパント濃度は、活性ドーパントで、真性シリコンに関する濃度に過ぎない値から約１×１０１８ｃｍ−３の範囲であり、完全空乏化トランジスタ動作をもたらす。更なる典型的な一実施形態においては、ＦＥＴボディ内のドーパント濃度は、活性ドーパントで、１×１０１８ｃｍ−３から約１×１０１９ｃｍ−３の範囲であり、且つ／或いは、シリコンは２０００Åから何μmの範囲の厚さのボディを有し、部分空乏化トランジスタ動作をもたらす。電子デバイス設計及び製造技術の当業者に認識されるように、ここで開示されるＭＯＳＦＥＴの線形性を改善することに使用される方法及び装置は、多様なドーパント濃度及びボディ寸法で実現されるＭＯＳＦＥＴに使用され得るものである。ここで開示される方法及び装置は、故に、上述の例示的なドーパント濃度及びボディ寸法を用いて実現されるＭＯＳＦＥＴでの使用に限定されるものではない。
この開示の一態様に従って、ＦＥＴボディ内の蓄積電荷は制御手順及びそれに関連する回路を用いて削減される。一実施形態において、蓄積電荷の全てがＦＥＴボディから除去される。他の実施形態においては、蓄積電荷が削減、あるいはその他の方法で制御される。より詳細に後述されるように、一実施形態においては正孔がＦＥＴボディから除去され、他の一実施形態においては電子がＦＥＴボディから除去される。ここで開示される新規且つ自明でない教示を用いてＦＥＴボディから正孔（又は電子）を除去することにより、オフ状態のＦＥＴの寄生キャパシタンスの電圧誘起変動が抑制あるいは排除され、それによりオフ状態のＦＥＴの非線形挙動が抑制あるいは排除される。また、図２Ａを参照して説明されたように、ボディのインピーダンスは蓄積電荷が削減あるいは制御されると大きく増大するので、ＦＥＴのオフ状態キャパシタンスの大きさが有利に全体的に減少する。また、上述のように、フローティングボディ型ＭＯＳＦＥＴ内の蓄積電荷を除去、あるいはその他の方法で制御することは、ＦＥＴのＢＶＤＳＳ特性を改善し、それによりフローティングボディ型ＭＯＳＦＥＴの線形性を改善する。
蓄積電荷制御は、（図２Ａを参照して説明され、また図４Ｈを参照して後述されるように）有利なＦＥＴのオフ状態キャパシタンスＣｏｆｆの全体的な低減の助けとなるだけでなく、時間とともに変化するＶｄｓバイアス電圧の存在下で時間をかけて発生し得るＣｏｆｆ変化の抑制の助けともなる。故に、ＲＦスイッチ回路における不所望の高調波発生及び相互変調歪みの抑制が、この開示に従って製造されるＳＯＩ型ＭＯＳＦＥＴを用いて達成される。改善されたＳＯＩ型ＭＯＳＦＥＴの電力処理、線形性及び性能は、この教示に従って製造されたデバイスによって達成される。ここで開示される方法及び装置は蓄積電荷をＦＥＴボディから完全に除去することが可能であるが、電子デバイス設計技術の当業者に認識されるように、蓄積電荷の如何なる削減も有利である。
高調波歪み及び相互変調歪みの抑制は、一般的に、バルク半導体システムであろうと半導体・オン・インシュレータ（ＳＯＩ）システムであろうと、如何なる半導体システムにおいて有利である。ＳＯＩシステムは、下地の絶縁基板上に位置する半導体含有領域を用いる如何なる半導体アーキテクチャをも含む。如何なる好適な絶縁基板もＳＯＩシステムにて使用され得るが、典型的な絶縁基板は、二酸化シリコン（例えば、酸素打ち込みによる分離（ＳＩＭＯＸ）として知られるもの等の、シリコン基板によって指示された埋込酸化物層）、接合ウェハ（厚い酸化物）、ガラス及びサファイアを含む。上述のように、広く用いられているシリコンベースのシステムに加え、この開示の一部の実施形態はシリコンゲルマニウム（ＳｉＧｅ）を用いて実施され、ＳｉＧｅがＳｉの代わりに同等に用いられてもよい。
ここで開示される方法及び装置を実施することには、多様なＡＣＳの実現法及び構造が用いられ得る。この方法及び装置の一実施形態によれば、ＡＣＳは、ＭＯＳＦＥＴが蓄積電荷レジームで動作するように構成されたときに、ＭＯＳＦＥＴから蓄積電荷（図１の120を参照）を除去、あるいはその他の方法で制御するために使用される。ＳＯＩ（又はＳＯＳ）型ＭＯＳＦＥＴをこの教示に従って適応させることにより、改善された蓄積電荷制御（ＡＣＣ）型ＭＯＳＦＥＴが実現される。ＡＣＣ型ＭＯＳＦＥＴは、ＲＦスイッチング回路を含む数多くの回路の性能を改善することに有用である。ＡＣＣ型ＭＯＳＦＥＴの様々な特性及び取り得る構成が図３Ａ−３Ｋを参照して詳細に後述される。また、この開示に係る典型的なＡＣＳが、従来技術に係るボディコンタクトとは異なることも説明される。
四端子デバイスとして具現化されたＡＣＣ型ＭＯＳＦＥＴが、図４Ａに概略的に示される。ＡＣＣ型ＭＯＳＦＥＴが電荷蓄積レジームで動作するときに該ＭＯＳＦＥＴから蓄積電荷を除去することに使用され得る、種々の典型的且つ単純な回路構成が、図４Ｂ−４Ｇに示される。簡略化された回路構成の動作が、図４Ａ−４Ｇを参照して一層詳細に説明される。従来のＳＯＩ型ＭＯＳＦＥＴのオフ状態キャパシタンスと比較したときの、ＡＣＣ型ＭＯＳＦＥＴのオフ状態キャパシタンスＣｏｆｆの改善が、図４Ｈを参照して説明される。
この開示に係るＡＣＣ型ＭＯＳＦＥＴを用いて実現された種々のＲＦスイッチ回路の動作が、図５Ｂ−５Ｄの回路図を参照して説明される。さらに、（電力処理の増大のために）積層されたＡＣＣ型ＭＯＳＦＥＴを用いたこの開示に係る典型的なＲＦスイッチ回路が、図６を参照して説明される。蓄積電荷シンク（ＡＣＳ）を用いてＳＯＩ型ＭＯＳＦＥＴの線形性を改善する典型的な方法が、図７を参照して説明される。最後に、ＡＣＣ型ＭＯＳＦＥＴの製造に使用され得る典型的な製造方法が説明される。先ず、開示される方法及び装置を実施するために使用され得る種々の典型的なＡＣＳの実現法及び構造が、図３Ａ−３Ｋを参照して説明される。
蓄積電荷シンク（ＡＣＳ）による蓄積電荷の制御
図３Ａ及び３Ｂは、この開示に従って蓄積電荷120（図１）を制御するように適応された蓄積電荷制御（ＡＣＣ）型のＳＯＩ型ＮＭＯＳＦＥＴ300を簡略化して示す上面図である。典型的な実施形態において、ゲートコンタクト301はゲート302の第１の端部に結合されている。ゲート酸化物（図３Ａには示されていないが、図１に示されている）及びボディ312（図３Ｂに示されている）がゲート302の下に位置している。図示された典型的なＮＭＯＳＦＥＴ300において、ソース304及びドレイン306はＮ＋領域から成っている。この典型的な実施形態において、ＡＣＣ型ＮＭＯＳＦＥＴ300は、Ｐ−領域から成る蓄積電荷シンク（ＡＣＳ）308を含んでいる。ＡＣＳ308は、やはりＰ−領域から成るボディ312に結合されており、それと電気的に連通している。電気コンタクト領域310はＡＣＳ308への電気接続を提供している。一部の実施形態において、電気コンタクト領域310はＰ＋領域から成っている。図３Ａに示されるように、電気コンタクト領域310はＡＣＳ308に結合されており、それと電気的に連通している。
電子デバイス技術の当業者に理解されるように、電気コンタクト領域310はＡＣＳ308への電気的な結合を容易にするために用いられ得る。何故なら、一部の実施形態において、低濃度にドープされた領域に直接的なコンタクトを形成することは困難であり得るからである。また、一部の実施形態において、ＡＣＳ308及び電気コンタクト領域310は同一の広がりを有する。他の一実施形態においては、電気コンタクト領域310はＮ＋領域から成る。この実施形態においては、電気コンタクト領域310はＡＣＳ308へのダイオード接続として機能し、より詳細に後述されるように、特定のバイアス条件の下でＡＣＳ308への正の電流を妨げる（また、ボディ312への正の電流を妨げる）。
図３Ｂは、図３ＡのＡＣＣ型のＳＯＩ型ＮＭＯＳＦＥＴ300の別の上面図であり、ゲートコンタクト301、ゲート302及びゲート酸化物を見えなくしたときのＡＣＣ型ＮＭＯＳＦＥＴ300を示している。この図は、ボディ312を視認できるようにしたものである。図３Ｂはボディ312の一端へのＡＣＳ308の結合を示している。一実施形態において、ボディ312及びＡＣＳ308は、単一のイオン注入工程によって形成され得る結合されたＰ−領域から成っている。他の一実施形態においては、ボディ312及びＡＣＳ308は、ともに結合された別個のＰ−領域から成る。
電子デバイス設計技術の当業者に周知の通り、他の実施形態においては、図３Ａ及び３ＢのＡＣＣ型ＮＭＯＳＦＥＴ300は、単に種々のＦＥＴ要素領域を実現するために使用されるドーパントを逆にする（すなわち、ｐ型ドーパント及びｎ型ドーパントを相互に置き換える）ことによって、ＡＣＣ型ＰＭＯＳＦＥＴとして実現されることができる。より具体的には、ＡＣＣ型ＰＭＯＳＦＥＴにおいては、ソース及びドレインはＰ＋領域から成り、ボディはＮ−領域から成る。この実施形態においては、ＡＣＳ308もまたＮ−領域から成る。ＡＣＣ型ＰＭＯＳＦＥＴの一部の実施形態において、電気コンタクト領域310はＮ＋領域から成っていてもよい。ＡＣＣ型ＰＭＯＳＦＥＴの他の実施形態においては、領域310はＰ＋領域から成り、ＡＣＳ308へのダイオード接続として機能し、それにより特定のバイアス条件の下でＡＣＳ308への電流を妨げてもよい。
従来技術に係るボディコンタクトと開示されるＡＣＳとの区別
この開示に従って、ＡＣＣ型のＳＯＩ型ＭＯＳＦＥＴを実現するために使用されるＡＣＳ308は、構造、機能、動作及び設計において、それを従来技術において周知である所謂“ボディコンタクト”（通常、“ボディコンタクト”がソースに直接接続されるときには、“ボディタイ”と呼ばれるときもある）から区別する新規な特徴を含んでいる。
従来のＳＯＩ型ＭＯＳＦＥＴに使用されるボディコンタクトに関する参考文献の例には、
（１）F.Hameau、O.Rozeau、「Radio-Frequency Circuits Integration Using CMOS SOI 0.25μm Technology」、2002 RF IC Design Workshop Europe、2002年3月19−22日、仏国；
（２）J.R.Cricci等、「Silicon on Sapphire MOS Transistor」、米国特許第４０５３９１６号明細書、1977年10月11日；
（３）O.Rozeau等、「SOI Technologies Overview for Low-Power Low-Voltage Radio-Frequency Applications」、Analog Integrated Circuits and Signal Processing、第25巻、pp.93-114、米国、Kluwer Academic出版、2000年11月；
（４）C.Tinella等、「A High-Performance CMOS-SOI Antenna Switch for the 2.5-5-GHz Band」IEEE Journal of Solid-State Circuits、第38巻、第7号、2003年7月；
（５）H.Lee等、「Analysis of body bias effect with PD-SOI for analog and RF applications」Solid State Electron.、第46巻、pp.169-1176、2002年；
（６）J.H.Lee等、「Effect of Body Structure on Analog Performance of SOI NMOSFETs」、Proceedings 1998 IEEE International SOI Conference、1998年10月5−8日、pp.61-62；
（７）C.F.Edwards等、「The Effect of Body Contact Series Resistance on SOI CMOS Amplifier Stages」、IEEE Transactions on Electron Devices、第44巻、第12号、1997年12月、pp.2290-2294；
（８）S.Maeda等、「Substrate-bias Effect and Source-drain Breakdown Characteristics in Body-tied Short-channel SOI MOSFET's」、IEEE Transactions on Electron Devices、第46巻、第1号、1999年1月、pp.151-158；
（９）F.Assaderaghi等、「Dynamic Threshold-voltage MOSFET (DTMOS) for Ultra-low Voltage VLSI」、IEEE Transactions on Electron Devices、第44巻、第3号、1997年3月、pp.414-422；
（１０）G.O.Workman、J.G.Fossum、「A Comparative Analysis of the Dynamic Behavior of BTG/SOI MOSFETs and Circuits with Distributed Body Resistance」、IEEE Transactions on Electron Devices、第45巻、第10号、1998年10月、pp.2138-2145；及び
（１１）T.-S.Chao等、「High-voltage and High-temperature Applications of DTMOS with Reverse Schottky Barrier on Substrate Contacts」、IEEE Electron Device Letters、第25巻、第2号、2004年2月、pp.86-88；
がある。
ここで説明されるように、例えばＲＦスイッチ回路等の用途は、蓄積電荷が発生するオフ状態のバイアス電圧で動作するＳＯＩ型ＭＯＳＦＥＴを使用し得る。ＳＯＩ型ＭＯＳＦＥＴは、ここでは、ＭＯＳＦＥＴがバイアスされ、且つＭＯＳＦＥＴのチャネル領域内にチャネルのキャリアとは逆の極性を有するキャリアが存在するときに、蓄積電荷レジーム内で動作するものとして定められる。一部の実施形態において、ＳＯＩ型ＭＯＳＦＥＴは、該ＭＯＳＦＥＴがオフ状態で動作するようにバイアスされながら部分的に空乏化するときに、蓄積電荷レジーム内で動作し得る。ソース−ドレイン間キャパシタンスの非線形効果を改善することの有意な利益は、この教示に従って蓄積電荷を除去、あるいはその他の方法で制御することによって実現されることができる。開示される技術とは対照的に、引用された従来技術は何れも、蓄積電荷を除去あるいは制御することに他に類を見ないほど有用なＡＣＳ方法及び装置について教示も示唆もしていない。また、それらは、例えばオフ状態でのソース−ドレイン間キャパシタンスＣｏｆｆの非線形効果などの、蓄積電荷により引き起こされる問題に関して情報を提供していない。従って、上記の引用参考文献に記載された従来のボディコンタクトは、図３Ａ−４Ｄを参照して説明されるＡＣＳとは（構造、機能、動作及び設計において）大きく異なるものである。
一実施例において、ＡＣＳ308は、ボディ312への、またそれ全体での高インピーダンス接続を用いてＳＯＩ型ＮＭＯＳＦＥＴ300から蓄積電荷を除去、あるいはその他の方法で制御するように効果的に動作する。蓄積電荷120は主として、有意な蓄積電荷を生成するのに比較的長い期間を要する現象（例えば、熱的な生成）によって生成されるので、高インピーダンスのＡＣＳが用いられ得る。例えば、ＮＭＯＳＦＥＴが蓄積電荷レジームで動作しているときに、無視できない蓄積電荷を生成するための典型的な時間は、およそ数ｍｓ以上である。このような比較的ゆっくりした蓄積電荷の生成は、トランジスタの幅１ｍｍ当たり典型的に１００ｎＡ未満である非常に低い電流に相当する。この低電流は、ボディへの非常に高インピーダンスの接続を用いたとしても効率的に伝達されることができる。一実施例によれば、ＡＣＳ308は１ＭΩより高い抵抗を有する接続を用いて実現される。その結果、ＡＣＳ308は、低インピーダンスの従来のボディコンタクトに対して比較的高いインピーダンスの接続を用いて実現されたときであっても、蓄積電荷120を効率的に除去、あるいはその他の方法で制御することが可能である。
著しく対照的に、上記の引用参考文献に記載されたボディコンタクトによる従来の教示は、適正動作のためにＳＯＩ型ＭＯＳＦＥＴのボディ領域への低インピーダンス（高効率）アクセスを必要とする（例えば、上記の参考文献（３）、（６）及び（７）を参照）。この要求の主な理由は、従来のボディコンタクトは主にＳＯＩ型ＭＯＳＦＥＴ機能への、ＦＥＴが蓄積電荷レジームで動作するときのものより遙かに高速で一層効率的な電子−正孔対生成プロセスによる悪影響を抑制するようにされていることである。例えば、蓄積電荷レジームで動作しない従来ＭＯＳＦＥＴの一部においては、電子−正孔対キャリアはインパクトイオン化の結果として生成される。インパクトイオン化は、ＦＥＴが蓄積電荷レジームで動作しているときよりも遙かに高速に電子−正孔対を生成する。
蓄積電荷を生じさせる生成プロセスに対するインパクトイオン化による電子−正孔対生成の相対比率は、これら２つの現象に関するロールオフ（roll-off）周波数から推定されることができる。例えば、上記の参考文献（３）は１００ｋＨｚ程度であるインパクトイオン化効果のロールオフ周波数を指し示している。対照的に、蓄積電荷効果のロールオフ周波数は、奇数高調波の回復時間によって指し示されるように、１ｋＨｚ程度又はそれ未満であると観測されている。これらの観測結果は、ＡＣＳ308は、例えばインパクトイオン化による電荷を制御することに用いられる従来のボディコンタクトに必要なインピーダンスより１００倍以上大きいインピーダンスを用いても、蓄積電荷を効率的に制御できることを指し示している。さらに、インパクトイオン化は主として、ＳＯＩ型ＭＯＳＦＥＴがオン状態で動作するときに発生するので、インパクトイオン化の影響はオン状態のトランジスタ動作によって増幅され得る。このような環境ではオン状態の条件下でインパクトイオン化の影響を制御するために、ボディ領域への、またそれ全体での低インピーダンスのボディコンタクトがより一層重要である。
著しく対照的に、この教示によるＡＣＳ308は、ＡＣＣ型のＳＯＩ型ＭＯＳＦＥＴが蓄積電荷レジームで動作するときにのみ蓄積電荷を除去、あるいはその他の方法で制御する。定義により、ＦＥＴはこのレジームではオフ状態にあり、オン状態のＦＥＴによって増幅されるインパクトイオン化を排除する必要はない。故に、高インピーダンスのＡＣＳ308は好ましいことに、このような条件下で蓄積電荷を除去することに十分である。従来技術における低インピーダンスのボディ接続の要求は、実施の上で数多くの問題をもたらすが、より詳細に後述されるように、これらはこの教示によって解決される。
また、ＡＣＳ308は、従来技術に係るボディコンタクトと比較して遙かに低いソース−ドレイン間寄生キャパシタンスを有するように実現され得る。従来のボディコンタクトに要求される上述のＳＯＩ型ＭＯＳＦＥＴへの低インピーダンス接続は、コンタクトがボディ全体に近接していることを必要とする。このことは、ボディに沿って相異なる位置でボディに接触する複数のボディコンタクト“フィンガー”を必要とさせることがある。ボディへの低インピーダンス接続はまた、従来のボディコンタクトがソース及びドレインに近接していることを必要とさせる。このようなボディコンタクトにより生成される寄生キャパシタンスのため、引用された参考文献は、このような構造を例えばＲＦ等の多くの高周波数用途に使用することを教示していない。著しく対照的に、この開示に係るＡＣＳ308は、ソース304及びドレイン306から選択された間隔を置いて配置されることができ、また、ボディ312の第１の末端部でボディ312に結合されることもできる（図３Ａ及び３Ｂに示されている）。このように配置されることにより、ＡＣＳ308はボディ312と（ボディに沿って多数の位置でボディに接触する従来のボディコンタクトと比較して）極めて小さいコンタクトを形成する。ＭＯＳＦＥＴでのこのＡＣＳ308の構成は、ソース、ドレイン及びボディに対してＡＣＳ308が一層近接して配置されることにより生じる寄生キャパシタンスを排除、あるいは大幅に低減する。さらに、ＡＣＳ308は、チャネルを空乏化させて動作するＳＯＩ型ＭＯＳＦＥＴにて実現されてもよい。一般に、引用参考文献はこの環境でのボディコンタクトの使用を教示していない（例えば上記の参考文献（３）を参照）。
また、インパクトイオン化による正孔電流（ボディ幅１ｍｍ当たり５０００ｎＡ程度）は蓄積電荷生成の場合（ボディ幅１ｍｍ当たり約１００ｎＡ未満）より遙かに大きいので、従来技術は、非常に大きいボディ幅（すなわち、約１０μmより遙かに大きい）を効果的に実現する手法を教示していない。対照的に、ここで開示されるデバイスのＡＣＳ308は、比較的大きいボディ幅を有するＳＯＩ型ＭＯＳＦＥＴに実装されてもよい。これにより、とりわけＲＦスイッチデバイスにおいて、オン状態での導電率及び相互コンダクタンス、挿入損失、並びに製造コストが改善される。引用された従来の教示によれば、ボディ幅が大きいほど、インピーダンスが必然的に増大されるので、ボディコンタクトの動作効率が悪影響を受ける。引用された従来技術は、相異なる位置でボディに接触するように複数のフィンガーを使用することを示唆しているが、複数のフィンガーは上述のように寄生ソース−ドレイン間キャパシタンスに悪影響を及ぼす。
これらの理由により、また一層詳細に後述される理由により、この開示は、上述の従来技術による教示に従ったときの限界を打ち破る新規なデバイス、回路及び方法を提供する。
図３Ｃは、この開示の方法及び装置に従った、蓄積電荷を制御するように適応されたＡＣＣ型のＳＯＩ型ＮＭＯＳＦＥＴ300’を示す斜視図である、図３Ｃに示された例において、ＡＣＣ型のＳＯＩ型ＮＭＯＳＦＥＴ300’は、ＦＥＴを構成する様々な要素領域への電気接続を提供する４つの端子を含んでいる。一実施形態において、これらの端子は、外部の集積回路（ＩＣ）素子を様々なＦＥＴ要素領域に接続する手段を提供している（例えば、図示されていない金属リード）。図３Ｃに示された端子のうちの３つは、一般的に、従来のＦＥＴデバイスに適用可能なものである。例えば、図３Ｃに示されるように、ＡＣＣ型ＮＭＯＳＦＥＴ300’は、ゲート302への電気接続を提供するゲート端子302’を含んでいる。同様に、ＡＣＣ型ＮＭＯＳＦＥＴ300’は、それぞれソース304及びドレイン306への電気接続を提供するソース端子304’及びドレイン端子306’を含んでいる。電子デバイス設計技術において周知の通り、これらの端子はそれらそれぞれのＦＥＴ要素領域（すなわち、ゲート、ドレイン及びソース）に所謂“オーミック”（すなわち、低抵抗）コンタクト領域を介して結合されている。様々なＦＥＴ端子のＦＥＴ要素領域への結合に関する製造及び構造上の詳細事項は技術的に周知であり、ここでは詳細には説明しないこととする。
図３Ａ及び３Ｂを参照して説明されたように、ＡＣＣ型ＮＭＯＳＦＥＴ300’は、該ＮＭＯＳＦＥＴが蓄積電荷レジームで動作するときに蓄積電荷を制御するように適応されている。この目的のため、図３Ｃに示された典型的な実施形態においては、ＡＣＣ型ＮＭＯＳＦＥＴ300’は、ボディ312への電気接続を提供する第４の端子を含んでおり、それにより、ＦＥＴ300’が蓄積電荷レジームで動作しているときの蓄積電荷の削減（又は、その他の制御）を容易にしている。より具体的には、図３Ｃを再び参照するに、このＡＣＣ型ＮＭＯＳＦＥＴは“ボディ”端子、すなわち、蓄積電荷シンク（ＡＣＳ）端子308’を含んでいる。ＡＣＳ端子308’はＡＣＳ308（図３Ｃには示されていないが、図３Ａ及び３Ｂに示されている）及びボディ312への電気接続を提供している。ＡＣＳ端子308’は、図３Ｃにおいてはボディ312に物理的に結合されているように示されているが、電子デバイス設計技術の当業者に理解されるように、この描写は単に説明のためのものである。図３Ｃに示されたボディ312へのＡＣＳ端子308’の直接的な結合は、端子308’のボディ312との電気的な接続性（すなわち、物理的な結合ではない）を説明するものである。同様に、図３Ｃにおいては、その他の端子（すなわち、端子302’、304’及び306’）も、それらそれぞれのＦＥＴ要素領域に物理的に結合しているように示されている。これらの描写も単に説明のためのものである。
殆どの実施形態においては、図３Ａ及び３Ｂを参照して説明されたように、また図３Ｄ−３Ｋを参照して更に後述されるように、ＡＣＳ端子308’は、電気コンタクト領域310を介してのＡＣＳ308への結合によってボディ312への電気接続を提供する。しかしながら、この開示はまた、ＡＣＳ端子308’の結合がボディ312に直接的に為される（すなわち、ＡＣＳ端子308’とボディ312との間に介在領域が存在しない）実施形態をも意図している。
開示される方法及び装置に従って、ＡＣＣ型ＮＭＯＳＦＥＴ300’が蓄積電荷レジームで動作するようにバイアスされているとき（すなわち、ＡＣＣ型ＮＭＯＳＦＥＴ300’がオフ状態にあり、且つＰ極性の蓄積電荷（すなわち、正孔）120がボディ312のチャネル領域内に存在しているとき）、蓄積電荷はＡＣＳ端子308’を介して除去、あるいはその他の方法で制御される。蓄積電荷120がボディ312内に存在するとき、ＡＣＳ端子308’にバイアス電圧（（“ボディ”の）Ｖｂ又はＶＡＣＳ（ＡＣＳバイアス電圧））を印加することによって、電荷120は除去、あついはその他の方法で制御されることができる。一般に、ＡＣＳ端子308’に印加されるＡＣＳバイアス電圧ＶＡＣＳは、ソースバイアス電圧Ｖｓ及びドレインバイアス電圧Ｖｄのうちの小さい方と等しく選択されるか、それより負側に選択される。より具体的には、一部の実施形態において、ＡＣＳ端子308’は、ＦＥＴが蓄積電荷レジームで動作しているときに蓄積電荷を除去（あるいは“シンク”）する様々な蓄積電荷シンク機構に結合されることができる。幾つかの典型的な蓄積電荷シンク機構及び回路構成が、図４Ａ−５Ｄを参照して後述される。
図１を参照して説明された従来のＮＭＯＳＦＥＴ100と同様に、図３ＣのＡＣＣ型のＳＯＩ型ＮＭＯＳＦＥＴ300’は、特定のバイアス電圧を様々な端子302’、304’及び306’に印加することによって、蓄積電荷レジームで動作するようにバイアスされ得る。典型的な一実施形態において、ソース及びドレインのバイアス電圧（それぞれ、Ｖｓ及びＶｄ）はゼロである（すなわち、端子304’及び306’はグランドに接続される）。この例において、ゲート端子302’に印加されるゲートバイアス電圧（Ｖｇ）がソース及びドレインのバイアス電圧に対して且つＶｔｈに対して十分に負である場合（例えば、Ｖｔｈがほぼゼロであり且つＶｇが約−１Ｖより負側である場合）、ＡＣＣ型ＮＭＯＳＦＥＴ300’はオフ状態で動作することになる。そして、ＡＣＣ型ＮＭＯＳＦＥＴ300’がオフ状態にバイアスされ続ける場合、蓄積電荷（正孔）がボディ312内に蓄積することになる。有利なことに、蓄積電荷はＡＣＳ端子308’を介してボディ312から除去されることができる。一部の実施形態においては、図４Ｂを参照して一層詳細に後述されるように、ＡＣＳ端子308’はゲート端子302’に結合され、それにより、ゲート（Ｖｇ）とボディ（図３に“Ｖｂ”又は“ＶＡＣＳ”として示されている）との双方に同一のバイアス電圧が印加されることが保証される。
しかしながら、電子デバイス設計技術の当業者に認識されるように、ここで開示される方法及び装置の技術を用いながらにして、第４の端子に印加され得るバイアス電圧は無数にある。ＡＣＣ型のＳＯＩ型ＮＭＯＳＦＥＴ300’が蓄積電荷レジームで動作するようにバイアスされる限り、バイアス電圧ＶＡＣＳをＡＣＳ端子308’に印加し、それによりボディ312から蓄積電荷を除去することによって、蓄積電荷は除去、あるいはその他の方法で制御されることができる。
例えば、ＡＣＣ型ＮＭＯＳＦＥＴ300’がディプレッションモードのデバイスから成る一実施形態においては、Ｖｔｈは定義により負である。この実施形態においては、バイアス電圧Ｖｓ及びＶｄの双方が０Ｖであり（すなわち、双方の端子が回路のグランドノードに結合されており）、且つゲート端子302’に印加されるゲートバイアスＶｇがＶｔｈに対して十分に負である（例えば、ＶｇはＶｔｈに対して約−１Ｖより負側である）場合、正孔はゲート酸化物110の下に蓄積することができ、それにより蓄積電荷120になり得る。この例においては、蓄積された正孔（すなわち、蓄積電荷120）をＦＥＴボディ312から除去するために、ＡＣＳ308に印加される電圧ＶＡＣＳは、Ｖｓ及びＶｄのうちの小さい方と等しく選択されてもよいし、それより負側に選択されてもよい。
他の例においては、ソースバイアス電圧Ｖｓ及びドレインバイアス電圧Ｖｄは０Ｖ以外の電圧であってもよい。このような実施形態によれば、ＮＭＯＳＦＥＴをオフ状態にバイアスするために、ゲートバイアス電圧Ｖｇは（例えば、ＶｇがＶｔｈに対して十分に負になるように）Ｖｓ及びＶｄの双方に対して十分に負でなければならない。上述のように、ＮＭＯＳＦＥＴが十分に長い時間（例えば、約１−２ｍｓ）にわたってオフ状態にバイアスされる場合、蓄積電荷がゲート酸化物の下に蓄積する。これらの実施形態においては、上述のように、蓄積電荷120をボディ312から除去するため、ＡＣＳ端子308’に印加されるＡＣＳバイアス電圧ＶＡＣＳは、Ｖｓ及びＶｄのうちの小さい方に等しく、あるいはそれより負側に選択され得る。
なお、上述の例とは対照的に、従来のボディコンタクトはインパクトイオン化による悪影響を軽減する目的で大きく形成される。その結果、従来のボディコンタクトは典型的にＭＯＳＦＥＴのソースに結合される。ＮＭＯＳＦＥＴ内の蓄積電荷を効率的に制御、削減あるいは完全に除去するため、典型的な実施形態において、ＶＡＣＳはＶｓ及びＶｄのうちの小さい方に等しく、あるいはそれより負側にされるべきである。電子デバイス設計技術の当業者に認識されるように、ＡＣＣ型ＭＯＳＦＥＴがＰＭＯＳＦＥＴデバイスから成るときには、異なるＶｓ、Ｖｄ、Ｖｇ及びＶＡＣＳバイアス電圧が用いられ得る。従来のボディコンタクトは典型的にソースに結合されるため、この実現法は従来技術に係るボディコンタクトによる手法を用いては実現され得ないものである。
図３Ｄは、この開示に従って蓄積電荷120（図１）を制御するように適応されたＡＣＣ型のＳＯＩ型ＮＭＯＳＦＥＴ300’’を簡略化して示す上面図である。図３Ｄは、ゲートコンタクト301、ゲート302及びゲート酸化物を見せないようにして、ＡＣＣ型ＮＭＯＳＦＥＴ300’’を示している。図３ＤのＡＣＣ型ＮＭＯＳＦＥＴ300’’は設計的に、図３Ａ及び３Ｂを参照して説明されたＡＣＣ型ＮＭＯＳＦＥＴ300と非常に似通っている。例えば、ＡＣＣ型ＮＭＯＳＦＥＴ300と同様に、ＡＣＣ型ＮＭＯＳＦＥＴ300’’は、Ｎ＋領域から成るソース304及びドレイン306を含んでいる。ＡＣＣ型ＮＭＯＳＦＥＴ300’’はまた、Ｐ−領域から成る蓄積電荷シンク（ＡＣＳ）308を含んでいる。図３Ｄに示されるように、ＡＣＳ308を有するＰ−領域は、やはりＰ−領域から成るボディ312に隣接している（すなわち、直接的に隣り合っている）。ＡＣＣ型ＮＭＯＳＦＥＴ300と同様に、ＡＣＣ型ＮＭＯＳＦＥＴ300’’は、ＡＣＳ308への電気接続を提供する電気コンタクト領域310を含んでいる。上述のように、一部の実施形態において、電気コンタクト領域310はＰ＋領域から成っている。他の一実施形態においては、電気コンタクト領域310は（上述のように、ボディ312への正の電流を妨げる）Ｎ＋領域から成る。図３Ｄに示されるように、電気コンタクト領域310は、ＡＣＳ308に直接隣り合うようにＡＣＣ型ＮＭＯＳＦＥＴ300’’内に形成される。ＡＣＣ型のＳＯＩ型ＮＭＯＳＦＥＴ300’’は、図３Ａ−３Ｃを参照して説明されたＡＣＣ型ＮＭＯＳＦＥＴの動作と同様に、蓄積電荷を制御するように機能する。
図３Ｅは、この開示に従って蓄積電荷を制御するように適応されたＡＣＣ型のＳＯＩ型ＮＭＯＳＦＥＴ300’’’を簡略化して示す上面図である。ＡＣＣ型ＮＭＯＳＦＥＴ300’’’は設計及び機能的に、図３Ａ−３Ｄを参照して説明されたＡＣＣ型ＮＭＯＳＦＥＴに非常に似通っている。図３Ｅは、ＮＭＯＳＦＥＴ300’’’のほぼ中心に沿って引かれた断面図用の鎖線Ａ−Ａ’を示している。ここでは、断面図を使用して、製造プロセスの結果として得られる典型的な従来のＭＯＳＦＥＴ及びＡＣＣ型ＮＭＯＳＦＥＴの一部の実施形態の構造及び性能特性を説明する。このＡ−Ａ’断面の詳細は図３Ｆを参照しながら説明される。
スライス線Ａ−Ａ’はＡＣＣ型ＮＭＯＳＦＥＴ300’’’の以下の要素領域を通っている：Ｐ＋電気コンタクト領域310、ＡＣＳ308（図３Ｅには示されているが、図３Ｆには図示せず）、Ｐ＋重なり領域310’、ゲート酸化物110、及びポリシリコンゲート302。一部の実施形態において、製造プロセス中に領域310がｐ型ドーパントでドープされるとき、Ｐ−ボディ領域に近接して、ポリシリコンゲート302のＰ＋重なり領域310’に更なるＰ＋ドーピングが行われてもよい（すなわち、ｐ型ドーパントが重なり合う）。一部の実施形態において、この重ね合わせは、確実にゲート酸化物110の全てをＰ＋領域によって完全に覆う（すなわち、ゲート302とＰ＋領域310との間の酸化物110の端部に隙間がないことを確保する）ために意図的に行われる。これは、Ｐ＋領域310とボディ312との間に最小のインピーダンスの接続をもたらす助けとなる。
この教示は上述のような実施形態を包含するものであるが、電子デバイス設計及び製造技術の当業者に認識されるように、このような低抵抗接続は必要とされない。故に、図３Ｈに示される実施形態に付随する欠点は、より詳細に後述されるように、ここで説明されるＰ＋領域310とボディ312との間に意図的に隙間が形成されるその他の実施形態（例えば、それぞれ図３Ｇ及び３Ｊを参照して後述される実施形態300及び300’’’’）を用いることによって解決されることができる。典型的な一実施形態において、Ｐ＋重なり領域310’は約０．２−０．７μmだけ酸化物110と重なりを有する。ＭＯＳＦＥＴ設計及び製造技術の当業者によって認識されるように、ここで開示される方法及び装置を実施するに当たって、その他の寸法の重なり領域も使用され得る。一部の実施形態においては、図３Ｆに示されるように、例えば、ゲート酸化物110及びＰ−ボディの上の残りの部分はｎ型ドーパントでドープされる（すなわち、その部分はＮ＋領域から成る）。
再び図３Ｆを参照するに、ゲート酸化物110上の、ボディ312上の、そしてポリシリコンゲート302の近傍のＰ＋重なり領域310’の存在により、ＮＭＯＳＦＥＴ300’’’内に閾値電圧増大領域が作り出される。より具体的には、ボディ312のチャネル領域上のゲート302の端部に近接してのＰ＋ドーピング（Ｐ＋重なり領域310’内）により、ＭＯＳＦＥＴ300’’’のこの領域内に、増大された閾値電圧を有する領域が形成される。続いて、増大された閾値電圧を有する領域の影響について、図３Ｈ−３Ｉを参照して説明する。
図３Ｉは、印加ゲート電圧に対するＡＣＣ型ＮＭＯＳＦＥＴの反転チャネル電荷のプロット380を示している。図３Ｉに示されたプロット380は、特定の製造プロセスに起因して従来のＭＯＳＦＥＴ及びＡＣＣ型ＮＭＯＳＦＥＴの一部の実施形態で発生し得る上述の閾値電圧増大の影響の１つを例示している。より詳細に後述されるように、図３Ｈに示され一層詳細に後述される閾値電圧増大領域は、ボディ結合のＦＥＴボディへの近接性に起因して従来のＭＯＳＦＥＴ設計においても発生する。図３Ｊを参照して一層詳細に後述されるように、例えば、ここで開示される方法及び装置は、一部の従来のＳＯＩ型ＭＯＳＦＥＴ設計において見出される閾値電圧増大領域を削減あるいは除去するために使用され得る。
図３Ｈは、ゲートコンタクト、ゲート及びゲート酸化物を見せないようにして、ＡＣＣ型ＮＭＯＳＦＥＴの一実施形態を示している。図３Ｅ及び３Ｆを参照して説明されたＭＯＳＦＥＴの閾値電圧増大領域は、図３Ｈにおいては、楕円307によって囲まれた領域内に発生するとして示されている。電子デバイス設計及び製造技術の当業者に十分に理解されるように、図３Ｅ及び３Ｆを参照して説明された理由から、増大された閾値電圧に起因して、図３Ｈに示されたＡＣＣ型ＭＯＳＦＥＴの領域307は、事実上、該ＡＣＣ型ＭＯＳＦＥＴのチャネル領域の残りの部分の後に“ターンオン”する。
閾値電圧の増大は、領域307の大きさを縮小することによって抑制されることができる。領域307を完全に排除することにより、閾値電圧の増大は排除される。閾値電圧の増大は“オン”状態のＭＯＳＦＥＴの高調波歪み及び相互変調歪みを増大させ得るので、この影響を排除することはＭＯＳＦＥＴの性能を向上させる。増大された閾値電圧はまた、ＭＯＳＦＥＴのオン抵抗（すなわち、オン状態（導通状態）にあるＭＯＳＦＥＴの抵抗）を増大させるという不利な影響を有し、ＭＯＳＦＥＴの挿入損失に悪影響を及ぼす。
典型的な一実施形態においては、例えば図３Ａ及び３Ｂを参照して説明されたＡＣＣ型ＮＭＯＳＦＥＴ300の実施形態にて図示されるように、また図３ＧのＡＣＣ型ＭＯＳＦＥＴ300の断面図を参照して一層詳細に後述されるように、閾値電圧の増大に伴うこの悪影響は、選択された距離だけポリシリコンゲート302の端部から離してＰ＋領域310を配置することによって抑制あるいは解消される。この手法は、図３ＡのＡＣＣ型ＭＯＳＦＥＴ300の上面図と、図３ＧのＡＣＣ型ＭＯＳＦＥＴ300の断面図とに示されている。図３ＧのＡＣＣ型ＭＯＳＦＥＴ300の断面図に示されているように、Ｐ＋領域310はポリシリコンゲート302の端部340に達するように延在してはいない。これは、Ｐ＋領域310’がゲート端340まで達するように延在している図３Ｆに示された実施形態300’’’とは著しく対照的である。図３Ｇの実施形態300に示されるようにＰ＋領域310をゲート端340から距離を置いて配置することにより、如何なるＰ＋領域もポリシリコンゲート302に近接しなくなる（すなわち、ポリシリコンゲート302内にはＰ＋領域は存在しなくなる）。
このＰ＋領域310の構成により、上述のような閾値電圧の増大に伴う問題は排除あるいは大幅に抑制される。図３Ａ及び３Ｂを参照して説明され、また従来のボディコンタクトとの比較を参照して説明されたように、Ｐ＋領域310とゲート302との間のＡＣＳ308Ｐ−領域（図３Ａに図示）の比較的高いインピーダンスは、ＡＣＣ型ＮＭＯＳＦＥＴ300の性能に悪影響を及ぼさない。上述のように、比較的高いインピーダンスのＡＣＳ接続を用いたとしても蓄積電荷は効果的に除去されることができる。
典型的な他の一実施形態においては、図３Ｊを参照して後述されるように、閾値電圧の増大は、Ｐ＋領域310（及びＡＣＳ308）をボディ312から距離を置いて配置することによって解消される。ＡＣＳ308とボディ312との間の電気接続は、小さい領域のＰ＋領域310がボディ312から離して配置されるときに比較的高いインピーダンスを有するので、この手法は、（上述のように低インピーダンスのコンタクトを必要とする）従来のボディコンタクトに係る文献によっては教示も示唆もされていないものである。次に、図３Ｊを参照してこの改善された実施形態を説明する。
図３Ｊは、蓄積電荷を制御するように適応され且つ“Ｔ型ゲート”構成に構成された、ＡＣＣ型のＳＯＩ型ＮＭＯＳＦＥＴの他の一実施形態300’’’’を簡略化して示す上面図である。図３Ｊは、ゲートコンタクト301、ゲート302及びゲート酸化物を見せないようにして、ＡＣＣ型ＮＭＯＳＦＥＴ300’’’’を示している。ゲート（図３Ｊには図示せず）及びボディ312は“Ｔ型ゲート”構成のＡＣＣ型ＭＯＳＦＥＴ300’’’’の“支持”部材として構成されている（すなわち、それらは“Ｔ字型”ＦＥＴの“底”部を有している）。これら“支持”部材は、図３Ｊに示されるようにＡＣＳ308を有するＴ型ゲート構成のＭＯＳＦＥＴ300’’’’の“被支持”部材を“支持”するものである（すなわち、ＡＣＳ308は“Ｔ字型”ＦＥＴの“頂”部を有している）。図３Ｊに示されるように、ＡＣＣ型ＮＭＯＳＦＥＴ300’’’’は、ＡＣＳ308に結合された小さいＰ＋領域310を含んでいる。図３Ｊに示されるように、Ｐ＋領域310（ひいてはＡＣＳ外部電気接続）は選択された距離だけボディ312から離して配置されている。ボディ312からＡＣＳ308を介してＰ＋領域310までの電気接続の全インピーダンスは、Ｐ＋領域310を選択された距離だけボディ312から離して配置することによって増大される。しかしながら、上述のように、このＡＣＣ型ＮＭＯＳＦＥＴ300’’’’は、比較的高いインピーダンスのＡＣＳ接続を用いたとしても、蓄積電荷を除去するように変わりなく動作する。図３Ａ及び３Ｂを参照して説明された理由から、ＮＭＯＳＦＥＴ300’’’’が蓄積電荷レジームで動作するときの蓄積電荷の性質に起因して、ＡＣＣ型ＮＭＯＳＦＥＴ300’’’’は、ボディ312から蓄積電荷を除去することに低インピーダンスのＡＣＳ電気接続を必要としない。上述のような対応するＮＭＯＳＦＥＴ性能の改善（例えば、従来の低インピーダンスのボディコンタクトと比較したときの、寄生キャパシタンスの低減）を有するように本教示を実施することには、むしろ、比較的高いインピーダンスを有するＡＣＳ接続が使用され得る。しかしながら、他の実施形態においては、望まれるのであれば、ＳＯＩ型ＭＯＳＦＥＴの線形性を改善するために使用される開示された方法及び装置を実施するために、低インピーダンスのＡＣＳ接続が用いられてもよい。
また、図３Ｈを参照して説明されたように、図３Ｊの実施形態は、小さいＰ＋領域310がボディ312から距離を置いて配置されることによってデバイス性能を改善する。小さいＰ＋領域310はボディ312から距離を置いて配置されているので、閾値電圧の増大は、その結果としての上述の性能への悪影響とともに、抑制あるいは完全に排除される。
図３Ｋは、蓄積電荷を制御するように適応され且つ“Ｈ型ゲート”構成に構成された、ＡＣＣ型のＳＯＩ型ＮＭＯＳＦＥＴの他の一実施形態300’’’’’を簡略化して示す上面図である。図３Ｋは、ゲートコンタクト301、ゲート302及びゲート酸化物を見せないようにして、ＡＣＣ型ＮＭＯＳＦＥＴ300’’’’’を示している。ここで説明される幾つかの構造上の相違を除いて、ＡＣＣ型ＮＭＯＳＦＥＴ300’’’’’は設計及び機能的に、図３Ａ−３Ｄ及び３Ｊを参照して説明されたＡＣＣ型ＮＭＯＳＦＥＴに非常に似通っている。図３Ｋに示されているように、ＡＣＣ型ＮＭＯＳＦＥＴ300’’’’’はＨ型ゲートのＡＣＣ型ＮＭＯＳＦＥＴ300’’’’’の両端部に配置された２つのＡＣＳ308及び308”を含んでいる。Ｐ＋領域310及び310”はそれらそれぞれのＡＣＳ308及び308”に隣接するように形成されており、それらへの電気接続を提供する。開示された方法及び装置に従って、上述のように、ＡＣＣ型ＮＭＯＳＦＥＴ300’’’’’が蓄積電荷レジームで動作するようにバイアスされるとき、蓄積電荷は２つのＡＣＳ308及び308”によって除去、あるいはその他の方法で制御される。
電子デバイス設計技術の当業者に理解されるように、例示された実施形態はＡＣＣ型ＮＭＯＳＦＥＴ300’’’’’の幅のほぼ全体にわたって延在するＡＣＳ308及び308”を示しているが、ＡＣＳ308及び308”はまた、遙かに狭い（あるいは広い）領域を有していても、蓄積電荷を除去、あるいはその他の方法で制御するように変わりなく機能し得る。また、一部の実施形態においては、ＡＣＳ308のインピーダンスがＡＣＳ308”のインピーダンスに整合していることは必要とされない。当業者に更に理解されるように、ＡＣＳ308及び308”は相異なる大きさ及び構成（すなわち、長方形、正方形、又は何らかのその他の好適形状）を有していてもよく、また、ボディ312から様々な距離だけ離して配置され得る（すなわち、ボディ312から同一の距離である必要はない）。図３Ｊを参照して説明されたように、ＡＣＳ308が選択された距離だけボディ312から離して配置されるとき、閾値電圧の増大に関する問題は抑制あるいは排除される。
四端子ＡＣＣ型ＭＯＳＦＥＴデバイス ― 単純な回路構成
図３Ａ及び３ＢのＳＯＩ型ＮＭＯＳＦＥＴ300は、図４Ａに概略的に示されるように、四端子デバイスとして実現され得る。図４Ａの改善されたＡＣＣ型のＳＯＩ型ＮＭＯＳＦＥＴ300に示されるように、ゲート端子402は、図３Ｃに示されたゲート端子302’と同様のものであり、ゲートコンタクト301（例えば、図３Ａ）に電気的に結合されている。ゲートコンタクト301はゲート302（例えば、図３Ａ及び３Ｃ）に電気的に結合されている。同様に、ソース端子404は、図３Ｃのソース端子304’と同様のものであり、ソース304（例えば、図３Ａ−３Ｃ）に電気的に結合されている。同様に、ドレイン端子406は、図３Ｃのソース端子306’と同様のものであり、ドレイン306（例えば、図３Ａ−３Ｃ）に電気的に結合されている。最後に、ＡＣＣ型ＮＭＯＳＦＥＴ300は、領域310を介してＡＣＳ308（例えば、図３Ａ−３Ｂ、３Ｄ及び３Ｊ−３Ｋを参照）に電気的に結合されたＡＣＳ端子408を含んでいる。電子デバイス設計及び製造技術の当業者に理解されるように、領域310は一部の実施形態においてＡＣＳ308への電気的な結合を容易にするために使用され得るものである。何故なら、一部の実施形態において、低濃度にドープされた領域（すなわち、ＡＣＳ308）に直接的なコンタクトを形成することは困難だからである。ＡＣＳ端子408は、図３Ｃに示されたＡＣＳ端子308’と同様のものである。
図４ＡのＡＣＣ型のＳＯＩ型ＮＭＯＳＦＥＴ300は、該ＦＥＴが蓄積電荷レジームで動作するときに該ＦＥＴ内に存在する蓄積電荷を制御するために、様々な技術を用いて動作することができ、また様々な回路に実装されることができる。例えば、図４Ｂに示されるような典型的な一実施形態において、ゲート端子402及びＡＣＳ端子408は互いに電気的に結合される。図４Ｂに示された簡略化された回路の一実施形態においては、端子404及び406それぞれに印加されるソース及びドレインのバイアス電圧はゼロであってもよい。ゲート端子402に印加されるゲートバイアス電圧（Ｖｇ）が、端子404及び406に印加されるソース及びドレインのバイアス電圧に対して、且つ閾値電圧Ｖｔｈに対して十分に負である場合（例えば、Ｖｔｈがほぼゼロであり且つＶｇが−１Ｖより負側である場合）、ＡＣＣ型ＮＭＯＳＦＥＴ300は蓄積電荷レジームで動作する。図３Ｃを参照して説明されたように、例えば、ＭＯＳＦＥＴがこのレジームで動作するとき、ＮＭＯＳＦＥＴ300のボディ内に蓄積電荷（正孔）が蓄積し得る。
有利なことに、図示のようにＡＣＳ端子408をゲート端子402に接続することにより、蓄積電荷はＡＣＳ端子408によって除去されることができる。この構成により、ＦＥＴ300がオフ状態にあるときに、蓄積電荷を効率的に除去、あるいはその他の方法で制御するようにＦＥＴ300が適正なバイアス領域に保持されることが確実になる。図４Ｂに示されているように、ＡＣＳ端子408をゲートに接続することは、ゲート（Ｖｇ）及びボディ（図３Ｃに“Ｖｂ”又は“ＶＡＣＳ”として示されている）の双方に同一のバイアス電圧が印加されることを保証する。バイアス電圧ＶＡＣＳはこの実施形態においてはゲート電圧Ｖｇと同一であるので、蓄積電荷はもはや（ゲートバイアスＶｇへの引き付けによって）ゲート酸化物の下にトラップされず、ＡＣＳ端子408によってゲート端子402に伝達される。従って、蓄積電荷はＡＣＳ端子408によってボディから除去される。
他の典型的な実施形態においては、図３Ｃを参照して説明されたように、例えば、Ｖｓ及びＶｄはゼロでないバイアス電圧を有していてもよい。これらの例によれば、ＶｇがＮＭＯＳＦＥＴ300をターンオフさせる（すなわち、ＮＭＯＳＦＥＴ300をオフ状態で動作させる）ためにＶｔｈに対して十分に負となるように、ＶｇはＶｓ及びＶｄの双方に対して十分に負でなければならない。そのようにバイアスされると、上述のように、ＮＭＯＳＦＥＴ300は蓄積電荷レジームに入り、それによりボディ内に存在する蓄積電荷を有し得る。この例では、電圧ＶＡＣＳはＡＣＳ端子408をゲート端子402に接続することによってＶｇに等しくなるように選択されてもよく、それにより、蓄積電荷は上述のようにＡＣＣ型ＮＭＯＳＦＥＴのボディから運び出される。
他の典型的な一実施形態においては、上述のように、ＡＣＣ型ＮＭＯＳＦＥＴ300はディプレッションモードのデバイスから成る。この実施形態においては、閾値電圧Ｖｔｈは定義によりゼロ未満である。Ｖｓ及びＶｄの双方が０Ｖである場合、Ｖｔｈに対して十分に負であるゲートバイアスＶｇ（例えば、Ｖｔｈに対して約−１Ｖより負側であるＶｇ）がゲート端子402に印加されると、正孔はゲート酸化物の下に蓄積することによって蓄積電荷となり得る。この例では、電圧ＶＡＣＳは、ＡＣＳ端子408をゲート端子402に接続することによってＶｇに等しくなるように選択されてもよく、それにより、蓄積電荷は上述のようにＡＣＣ型ＮＭＯＳＦＥＴのボディから運び出される。
例えば図４Ｂを参照して説明されたものなどの、改善されたＡＣＣ型のＳＯＩ型ＮＭＯＳＦＥＴ300の一部の実施形態において、該ＦＥＴがオンにバイアスされると、（例えば、図３Ｄに示されたＡＣＳ308とドレイン304（及びソース306）との間の界面を参照して説明されたような）該デバイスの端部に形成されるダイオードが順方向にバイアスされることになり、それにより電流がソース及びドレインの領域に流れ込むことが可能になる。これは、電力を浪費するだけでなく、ＭＯＳＦＥＴに非線形性をもたらし得る。この非線形性は、この界面ダイオードが順バイアスされることの結果として流れる電流が非線形な電流を有することにより発生する。Ｖｇｓ及びＶｇｄはデバイスのこの領域では低減されるので、デバイス端部でのオン抵抗Ｒｏｎが増大される。周知の通り、また上述された理由から、デバイスの端部に形成される界面ダイオードが順バイアスされることになる場合、デバイスのオン状態での特性は結果的に著しい悪影響を受ける。電子デバイス設計技術の当業者に理解されるように、図４Ｂに示された構成はゲートバイアス電圧Ｖｇｓの印加をおよそ０．７Ｖに制限してしまう。これらの問題を解決するために、図４Ｃに示される簡略化された回路が使用され得る。
改善されたＡＣＣ型のＳＯＩ型ＮＭＯＳＦＥＴ300を使用する他の典型的な回路が図４Ｃに示されている。図４Ｃに示されているように、この実施形態においては、ＡＣＳ端子408はダイオード410に電気的に結合されており、代わってダイオード410がゲート端子402に結合されている。この実施形態は、例えばＳＯＩ型ＮＭＯＳＦＥＴ300がオン状態の条件にバイアスされるときに発生するような、正のＶｇ−Ｖｓ間バイアス電圧（すなわち、Ｖｇｓ＝Ｖｇ−Ｖｓとして、等価的にＶｇｓ）によって引き起こされるＭＯＳＦＥＴボディ312に正の電流が流れ込むことを防止するために使用され得る。
図４Ｂに示されたデバイスと同様に、オフにバイアスされると、ＡＣＳ端子電圧ＶＡＣＳはゲート電圧にダイオード410での電圧降下を足し合わせた電圧を有する。非常に低いＡＣＳ端子電流レベルにおいて、ダイオード410での電圧降下も一般的に非常に低い（例えば、典型的な閾値のダイオードでは、≪５００ｍＶ）。ダイオード410での電圧降下は、例えば０Ｖｆダイオード等のその他のダイオードを用いることによってほぼゼロまで低減されることができる。一実施形態において、ダイオードでの電圧降下を低減することはダイオード410の幅を増大させることによって達成される。また、ＡＣＳ−ソース間又はＡＣＳ−ドレイン間電圧をますます負側に維持することも（これら２つのバイアス電圧の何れのバイアス電圧が低かろうと）、ＡＣＣ型ＭＯＳＦＥＴデバイス300の線形性を改善する。
ＳＯＩ型ＮＭＯＳＦＥＴ300がオン条件にバイアスされるとき、ダイオード410は逆バイアスされ、それにより、ソース及びドレインの領域に流れ込む正の電流が防止される。この逆バイアスされる構成は消費電力を削減し且つデバイスの線形性を改善する。図４Ｃに示された回路は、故に、ＦＥＴがオフ状態にあり且つ蓄積電荷レジームで動作させられるとき、ＭＯＳＦＥＴボディから蓄積電荷を除去するように良好に動作する。これはまた、ゲート電圧Ｖｇにほぼ如何なる正電圧もが印加されることを可能にする。そして、これは、ＡＣＣ型ＭＯＳＦＥＴがオフ状態で動作しているときに蓄積電荷を効率的に除去するようにしながら、該デバイスがオン状態で動作しているときにフローティングボディ型デバイスの特性を有することを可能にする。
ＡＣＳ端子408への正の電流を防止するために使用されるダイオード410を除いて、図４Ｃに示された簡略化された回路の典型的動作は、図４Ｂを参照して説明された回路の動作と同一である。
更に他の一実施形態においては、図４Ｄの簡略化された回路に例示されるように、ＡＣＳ端子408は制御回路412に結合されてもよい。制御回路412は、蓄積電荷（すなわち、図１を参照して説明された蓄積電荷120）を選択的に制御する選択可能なＡＣＳバイアス電圧ＶＡＣＳを供給し得る。図４Ｄに示されているように、（例えば、ゲート電圧Ｖｇから得られるような）ＡＣＳバイアス電圧ＶＡＣＳを供給する局部的な回路を有するのではなく、一部の実施形態において、ＡＣＳバイアス電圧ＶＡＣＳはＡＣＣ型ＭＯＳＦＥＴデバイス300から独立した別個の電源によって生成される。スイッチ（図４Ｅを参照して一層詳細に後述する）の場合、ＡＣＳバイアス電圧ＶＡＣＳは高い出力インピーダンスを有する電源から供給されるべきである。例えば、このような高出力インピーダンス電源は、ＲＦ電圧がＭＯＳＦＥＴにわたって分圧され、ゲート電圧と同様にＡＣＳバイアス電圧ＶＡＣＳがそれに“乗った”Ｖｄｓ／２を有することを確保するための大きい直列抵抗を用いて得ることができる。この手法については、図４Ｅを参照して一層詳細に後述する。
ＳＯＩ型ＮＭＯＳＦＥＴ300が蓄積電荷レジームにバイアスされるとき、ＡＣＳ端子408には負のＡＣＳバイアス電圧ＶＡＣＳを供給することが望ましくなり得る。この典型的な実施形態においては、制御回路412は、ソース及びドレイン双方のバイアス電圧に対して一貫して負となるＡＣＳバイアス電圧ＶＡＣＳを選択的に維持することによって、ＡＣＳ端子408に正の電流が流れ込むことを防止し得る。具体的には、制御回路412は、Ｖｓ及びＶｄのうちの小さい方に等しい、あるいはそれより負側のＡＣＳバイアス電圧を印加するために使用され得る。このようなバイアス電圧の印加により、蓄積電荷は除去、あるいはその他の方法で制御される。
図４Ｄに示された簡略化された回路の典型的な実施形態において、端子404及び406それぞれに印加されるソース及びドレインのバイアス電圧はゼロであってもよい。ゲート端子402に印加されるゲートバイアス電圧（Ｖｇ）が、端子404及び406に印加されるソース及びドレインのバイアス電圧に対して、且つ閾値電圧Ｖｔｈに対して十分に負である場合（例えば、Ｖｔｈがほぼゼロであり且つＶｇが約−１Ｖより負側である場合）、ＡＣＣ型ＮＭＯＳＦＥＴ300は蓄積電荷レジームで動作し、ＮＭＯＳＦＥＴ300のボディ内に蓄積電荷（正孔）が蓄積し得る。有利なことに、図示のようにＡＣＳ端子408を制御回路412に接続することにより、蓄積電荷はＡＣＳ端子408によって除去されることができる。蓄積電荷がＡＣＣ型ＮＭＯＳＦＥＴ300のボディから確実に運び出されるようにするため、ＡＣＳ端子408に印加されるＡＣＳバイアス電圧ＶＡＣＳは、ゲート電圧に対して等しい、あるいはそれより負側であり、且つＶｓ及びＶｄのうちの小さい方より負側であるべきである。蓄積電荷120は制御回路412によってＡＣＳ端子408に印加されるバイアス電圧ＶＡＣＳへと輸送されるので、蓄積電荷はゲートバイアス電圧Ｖｇへの引き付けによってゲート酸化物の下にトラップされたままではなくなる。
他の実施形態においては、Ｖｓ及びＶｄはゼロでないバイアス電圧を有していてもよい。これらの例によれば、ＶｇがＮＭＯＳＦＥＴ300をオフ状態にバイアスするためにＶｔｈに対して十分に負となるように、ＶｇはＶｓ及びＶｄの双方に対して十分に負でなければならない。これにより、ゲート酸化物の下への蓄積電荷の蓄積が可能になる。この例では、ＡＣＳバイアス電圧ＶＡＣＳは、選択されたＡＣＳバイアス電圧を供給する制御回路412にＡＣＳ端子408を接続することによって、Ｖｓ及びＶｄのうちの小さい方に等しく、あるいはそれより負側になるように選択されることができ、それにより、蓄積電荷はＡＣＣ型ＮＭＯＳＦＥＴ300から運び出される。
他の実施形態において、図４ＤのＡＣＣ型ＮＭＯＳＦＥＴ300がディプレッションモードのデバイスから成る場合、Ｖｔｈは定義によりゼロ未満である。Ｖｓ及びＶｄの双方が０Ｖである場合、Ｖｔｈに対して十分に負であるゲートバイアスＶｇ（例えば、Ｖｔｈに対して約−１Ｖより負側であるＶｇ）が印加されると、正孔はゲート酸化物の下に蓄積し得る。この例では、ＡＣＳ端子408に印加されるＡＣＳバイアス電圧ＶＡＣＳは、ＡＣＳ端子408を制御回路412に接続し、それにより蓄積電荷をＡＣＣ型ＮＭＯＳＦＥＴ300から除去するのに必要な所望のＡＣＳバイアス電圧ＶＡＣＳを供給することによって、Ｖｓ及びＶｄのうちの小さい方に等しく、あるいはそれより負側になるように選択され得る。
上述のように、一実施形態において、図４Ｄに示されたようにＡＣＳ端子408に対して制御回路412にバイアスを供給させる代わりに、ＡＣＳ端子408は、例えば図４Ｅの実施形態に示されるように、別個のバイアス源回路によって駆動されることも可能である。
図４Ｅの回路に例示されるようなＲＦスイッチ回路における典型的な回路実装において、別個のＶＡＣＳ源は、ＲＦ電圧がＡＣＣ型ＮＭＯＳＦＥＴ300にわたって分圧されることを確保し、且つゲート端子402に印加される電圧Ｖｇｓと同様にＡＣＳ端子408に印加される電圧がＶｄｓ／２を有することを更に確保する高出力インピーダンス素子403を有している。典型的な一実施形態において、インバータ405が高出力インピーダンス素子403と直列に構成され、ＧＮＤ及び−ＶＤＤを供給される。典型的な一実施形態において、−ＶＤＤは好適な正電圧源から容易に得られる。しかしながら、これは線形性の改善のために更に負側の電圧であってもよい（すなわち、ゲート電圧とは独立とし得る）。
他の一実施形態においては、図４Ｃに示された回路が、ＡＣＳ端子408に直列に構成されたクランプ回路を含むように変更されてもよい。このような典型的な実施形態は図４Ｆに示されている。或る一定の動作条件下では、ＡＣＣ型ＮＭＯＳＦＥＴ300のボディからＡＣＳ端子408を介して蓄積電荷を運び出す電流であるＡＣＣ型ＮＭＯＳＦＥＴ300から流出する電流は、バイアス回路に問題を生じさせるのに十分な大きさとなる（すなわち、一部の条件下では、ＡＣＳ電流が大きくてバイアス回路はＡＣＣ型ＮＭＯＳＦＥＴ300のボディから流出する電流を適切に流すことができない）。図４Ｆの回路に示されているように、典型的な一実施形態は、ＡＣＣ型ＮＭＯＳＦＥＴ300のボディからのＡＣＳ電流の流れを遮断し、それによりＡＣＣ型ＮＭＯＳＦＥＴ300をフローティングボディ状態に戻すことによってこの問題を解決する。
図４Ｆに示された典型的な１つの回路においては、ＡＣＳ端子408とダイオード410との間にディプレッションモードのＦＥＴ421が直列接続されている。この典型的な回路において、ディプレッションモードＦＥＴ421は、該ＦＥＴのソース端子に電気的に接続されたゲート端子を含んでいる。この構成では、ディプレッションモードＦＥＴ421は、ＡＣＣ型ＭＯＳＦＥＴが蓄積電荷レジームで動作しているときにＡＣＳ端子408から流れ出る電流を切除あるいは制限するように機能する。より具体的には、ディプレッションモードＦＥＴ421は所定の閾値に到達すると飽和状態に入る。ＡＣＣ型ＭＯＳＦＥＴのボディを流れ去る電流は、故に、ＦＥＴ421の飽和電流によって制限される。一部の実施形態において、所定の飽和閾値は必要に応じて、例えば低い最大電流と早いクランプ動作とをもたらす高い閾値電圧を選択するなどにより、このクランプ動作が起こる点を変化させるように調整されてもよい。
例えばＲＦスイッチ回路などの一部の実施形態において、ゲート端子402及びＡＣＳ端子408は、Ｖｄｓの半分（Ｖｄｓ／２）の値でＶｄｓを追従する。大きいＶｄｓ偏位で、Ｖｇｓは閾値電圧Ｖｔｈに接近し、Ｉｄｓリーク電流を増大させる。場合により、このリーク電流はＡＣＳ端子408を退出し、付随する回路（例えば、負電圧発生器）に問題を生じさせ得る。故に、図４Ｆに示された回路はこれらの問題を解決、あるいはその他の方法で軽減する。より具体的には、ＡＣＳ端子408とダイオード410との間に直列にＦＥＴ421を結合させることによって、ＡＣＳ端子408を退出する電流はＦＥＴ421の飽和電流に制限される。
更に他の典型的な一実施形態において、図４Ｃに示された簡略化された回路は、ダイオード410に並列に配置されたＡＣ短絡用キャパシタを含むように変更され得る。図４Ｇの簡略化された回路は、完全な回路用途において存在する或る一定の不所望の非線形性を補償するために使用され得るものである。一部の実施形態において、ＭＯＳＦＥＴのレイアウト内に存在する寄生成分により、図４Ｃのダイオード410に存在する非線形な特性は完全な回路実装において不所望の非線形性をもたらし得る。このダイオードがＤＣバイアス条件を提供するように配置され、且つそれを横切るＡＣ信号を有するように意図されないとき、一部の実施形態において、ダイオード410を横切るように存在する如何なるＡＣ信号の影響をも軽減するようにすることが望ましくなり得る。
図４Ｇの簡略化された回路に示されているように、図４Ｃの回路は、ダイオード410と並列に構成されたＡＣ短絡用キャパシタ423を含むように変更されている。ＡＣ短絡用キャパシタ423は、ダイオード410の非線形性がＡＣ信号によって誘起されないことを確保するようにダイオード410に並列に配置されている。例えばＲＦスイッチ等の一部の典型的な回路において、ゲート端子402及びＡＣＳ端子408は一般的に同一のＡＣ信号を印加される（すなわち、交流的に等電位である）ので、ＡＣ短絡用キャパシタ423は一層高レベルな完全な回路に影響を及ぼさない。
一部の回路の実施形態において、マルチフィンガー型ＦＥＴのボディノード群は、ソースフィンガー群に重なるように（例えば、金属又はシリコンを用いて）互いに接続され得る。ＦＥＴの別の側では、ゲートノード群がドレインフィンガー群に重なるように（例えば、金属又はシリコンを用いて）互いに接続され得る。このＦＥＴ実装の結果として、ソースとボディとの間（Ｓ−Ｂ間）に更なるキャパシタンスが発生し、ドレインとゲートとの間（Ｄ−Ｇ間）に更なるキャパシタンスが発生する。これらの更なるキャパシタンスは本来のデバイスの対称性を低下させる。ＡＣ励起の下で、これはゲート端子が一層密接にドレイン端子に追従し、且つボディ端子が一層密接にソース端子に追従することを引き起こし、それにより事実上、上述のようにダイオード410の非線形性を誘起し得るダイオード410を横切るＡＣ信号が作り出される。図４Ｇに示された典型的な実施形態を用いると、重なり合うフィンガー群に起因する寄生の非線形性誘起が軽減される。
ここで開示された方法及び装置に従って製造されたＡＣＣ型ＭＯＳＦＥＴの改善されたＣｏｆｆ性能
図４Ｈは、ＡＣ信号がＭＯＳＦＥＴに印加されたときの、ＳＯＩ型ＭＯＳＦＥＴのドレイン−ソース間印加電圧に対するオフ状態キャパシタンス（Ｃｏｆｆ）を示すグラフ460である（プロット460は典型的な１ｍｍ幅のＭＯＳＦＥＴに関するものであるが、より広いデバイスやより狭いデバイスを用いても同様のプロットが得られる）。一実施形態において、ゲート電圧は−２．５Ｖ＋Ｖｄ／２であり、Ｖｓ＝０である。第１のプロット462は、蓄積電荷レジーム内で動作し、図１を参照して説明されたように蓄積電荷を有する典型的な従来のＮＭＯＳＦＥＴのオフ状態キャパシタンスＣｏｆｆを示している。図４Ｈに示されているように、従来ＦＥＴのプロット462に示されたオフ状態キャパシタンスＣｏｆｆは電圧に依存しており（すなわち、非線形であり）、Ｖｄ＝０Ｖでピークを有している。第２のプロット464は、この教示に従って製造され、蓄積電荷がＡＣＣ型ＭＯＳＦＥＴから運び出され、それによりＡＣＣ型ＭＯＳＦＥＴボディから蓄積電荷が削減、制御且つ／或いは除去される改善されたＡＣＣ型のＳＯＩ型ＭＯＳＦＥＴのオフ状態キャパシタンスＣｏｆｆを例示している。図４Ｈに示されているように、ＡＣＣ型のＳＯＩ型ＭＯＳＦＥＴのプロット464に示されたオフ状態キャパシタンスＣｏｆｆは電圧に依存していない（すなわち、非線形である）。
図２Ａを参照して説明されたように、蓄積電荷を制御、削減あるいは除去することにより、ＮＭＯＳＦＥＴボディ312（図３Ｃ、また図２Ａの電気モデル内のＭＯＳＦＥＴボディ114として示されている）のインピーダンス212は非常に大きい値まで増大される。このＭＯＳＦＥＴボディのインピーダンス212の増大は、接合218及び220（図２Ａ）のインピーダンスにより生じるＣｏｆｆへの寄与を低減させ、それによりＣｏｆｆの全体的な大きさ、及び接合218及び220のインピーダンスに付随する非線形効果を低減させる。プロット464は、この教示がどれだけ効果的にＭＯＳＦＥＴのオフ状態キャパシタンスＣｏｆｆの非線形性及び全体的な大きさの双方を低減させるかを例示している。オフ状態キャパシタンスＣｏｆｆの低減された非線形性及び大きさは、例えばＲＦスイッチング回路などの、蓄積電荷レジームで動作するＭＯＳＦＥＴを用いる回路の性能を改善する。次に、図４Ａ−４Ｇを参照して説明されたＡＣＣ型ＭＯＳＦＥＴを用いて実現される典型的なＲＦスイッチング回路を、図５Ａ−５Ｄを参照して説明する。
この教示に従ったＡＣＣ型のＳＯＩ型ＭＯＳＦＥＴを用いる典型的な性能向上されたＲＦスイッチ
図５Ａは、従来技術に従った単極単投（ＳＰＳＴ）ＲＦスイッチ回路500の回路図を示している。ＲＦスイッチ回路500は一般的なクラスの周知のＲＦスイッチ回路の一例である。同様のＲＦスイッチ回路が以下の同時継続中の米国特許出願及び特許の明細書に記載されている：仮出願番号60/651,736、出願日2005年2月9日、発明名称「UNPOWERED SWITCH AND BLEEDER CIRCUIT」；米国特許第6,804,502号として2004年10月12日に発行され、また仮出願番号60/328,35、出願日2001年10月10日に基づく出願番号10/267,531、出願日2002年10月8日、発明名称「SWITCH CIRCUIT AND METHOD OF SWITCHING RADIO FREQENCY SIGNALS」の継続出願である出願番号10/922,135、出願日2004年8月18日。なお、これらの特許出願及び特許は参照することによりここに組み込まれる。
再び図５Ａを参照するに、スイッチング用のＳＯＩ型ＮＭＯＳＦＥＴ506は、入力端子502にてＲＦ入力信号“ＲＦｉｎ”を受信するように適応されている。スイッチングＳＯＩ型ＭＯＳＦＥＴ506は、ＲＦｉｎ入力信号を出力端子504に選択的に結合させる（それにより、ＲＦ出力信号ＲＦｏｕｔを出力端子504に伝達する）ように電気的に結合されている。典型的な実施形態において、スイッチングＳＯＩ型ＮＭＯＳＦＥＴ506は、ゲート抵抗510（必要に応じて、寄生ＲＦ結合の抑圧のために含められる）を介して制御配線512によって伝達される第１の制御信号Ｃ１によって制御される。制御配線512は、第１の制御信号Ｃ１を生成する制御回路520に電気的に結合されている。
再び図５Ａを参照するに、分流用のＳＯＩ型ＮＭＯＳＦＥＴ508は、そのドレイン端子にてＲＦ入力信号ＲＦｉｎを受信し、選択的に、必要に応じての負荷抵抗518を介してグランドに入力信号ＲＦｉｎを分流するように適応されている。分流ＳＯＩ型ＭＯＳＦＥＴ508は、ゲート抵抗514（必要に応じて、寄生ＲＦ結合の抑圧のために、また、分圧の目的で含められる）を介して制御配線516によって伝達される第２の制御信号Ｃ１ｘによって制御される。制御配線516は、第２の制御信号Ｃ１ｘを生成する制御回路520に電気的に結合されている。
用語“スイッチング（switching）”及び“分流（shunting）”は、図５Ａに示され、また図５Ｂ−５Ｄ、６、８及び９のＲＦスイッチ回路を参照して後述されるトランジスタに関して、ここでは、用語“スイッチ（switch）”及び“シャント（shunt）”にそれぞれ交換可能に使用される。例えば、スイッチングトランジスタ506（及び、図５Ｂ−５Ｄ、６、８及び９にて説明される類似のスイッチングトランジスタの全て）は、ここでは、“スイッチ”トランジスタとしても参照される。同様に、分流トランジスタ508（及び、図５Ｂ−５Ｄ、６、８及び９にて説明される類似の分流トランジスタの全て）は、ここでは、“シャント”トランジスタとしても参照される。用語“スイッチ”及び“スイッチング”（並びに、同様に用語“シャント”及び“分流”）は、ＲＦスイッチ回路のトランジスタを記述するために使用されるとき、ここでは交換可能に使用される。さらに、図６を参照して一層詳細に後述されるように、ＲＦスイッチ設計及び製造技術の当業者に認識されるように、図５Ａ−５Ｄ及び図９においてはスイッチトランジスタ及びシャントトランジスタは単一のＭＯＳＦＥＴを有するものとして示されているが、１つ以上のトランジスタから成るトランジスタ群を有していてもよい。
ＲＦスイッチ回路の当業者に認識されるように、典型的なスイッチ回路の全ては、先述の入力ポート及び出力ポートが逆のポートとして機能するように、“双方向”に使用されてもよい。すなわち、典型的なＲＦスイッチはここでは１つ以上の入力ポート（又はノード）と１つ以上の出力ポート（又はノード）とを有するものとして説明されるが、この説明は単に利便性のためであり、理解されるように、出力ポートは一部の用途においては信号を入力するために使用されてもよく、また入力ポートは一部の用途においては信号を出力するために使用されてもよい。図２Ｂ、４Ｅ、５Ａ−５Ｄ、６、８及び９を参照して説明されるＲＦスイッチ回路は、ここでは、それぞれＲＦ信号の入力及び出力を行う“入力”及び“出力”ポート（又は“ノード”）を有するものとして説明される。例えば、図９を参照して一層詳細に後述されるように、ＲＦ入力ノード905及びＲＦ入力ノード907はそれぞれＲＦ信号ＲＦ１及びＲＦ２を入力するものとして説明される。ＲＦＣ共通ポート903はＲＦ共通出力信号を提供するものとして説明される。ＲＦスイッチ回路設計技術の当業者に認識されるように、ＲＦスイッチは双方向であり、先述の入力ポートは出力ポート及びその逆として変わりなく機能する。図９のＲＦスイッチの例において、ＲＦＣ共通ポートは、ＲＦノード905及び907により選択的に出力されるＲＦ信号を入力するように使用され得る。
再び図５Ａを参照するに、第１の制御信号Ｃ１及び第２の制御信号Ｃ１ｘは、分流ＳＯＩ型NＭＯＳＦＥＴ508がオフ状態で動作するときにスイッチングＳＯＩ型NＭＯＳＦＥＴ506がオン状態で動作し、その逆のときには逆の状態で動作するように生成される。これらの制御信号はＮＭＯＳＦＥＴ506及び508のゲート端子にゲートバイアス電圧Ｖｇを供給する。ＮＭＯＳＦＥＴ506及び508の何れかがトランジスタのオフ状態を選択するようにバイアスされるとき、それぞれのＶｇは、それぞれのＮＭＯＳＦＥＴがＲＦ入力信号ＲＦｉｎの時変的な印加電圧によってオン状態に入ったり近付いたりしないように、十分に大きい負電圧を有しなければならない。ＲＦ入力信号ＲＦｉｎの最大電力は、それにより、ＳＯＩ型NＭＯＳＦＥＴ506及び508が確実に維持可能なゲートバイアスＶｇ（又は、より一般的には、ゲート−ソース間動作電圧Ｖｇｓ）の最大値によって制限される。ここで例示されるようなＲＦスイッチング回路では、Ｖｇｓ（ｍａｘ）の大きさは、Ｖｄｓ＝Ｖｄ−Ｖｓとして、｜Ｖｇ｜＋｜Ｖｄｓ（ｍａｘ）／２｜であり、Ｖｄｓ（ｍａｘ）はＲＦ入力信号ＲＦｉｎに関する大電力入力信号の電圧レベルによる最大のＶｄｓを有する。
スイッチングＳＯＩ型ＮＭＯＳＦＥＴ506及び分流ＳＯＩ型ＮＭＯＳＦＥＴ508の典型的なバイアス電圧は以下を含み得る：ほぼ０ＶのＶｔｈを用いるとき、オン状態のＶｇは＋２．５Ｖ、オフ状態のＶｇは−２．５Ｖ。これらのバイアス電圧では、ＳＯＩ型ＮＭＯＳＦＥＴはオフ状態に置かれるとき最終的に蓄積電荷レジームで動作し得る。特に、図２Ｂを参照して説明されたように、スイッチングＮＭＯＳＦＥＴ506がオン状態にあり且つ分流ＮＭＯＳＦＥＴ508がオフ状態にバイアスされるとき、出力信号ＲＦｏｕｔは、蓄積電荷により引き起こされる分流ＮＭＯＳＦＥＴ508のオフ状態キャパシタンスＣｏｆｆの非線形な挙動によって歪まされ得る。有利なことに、この教示に従って製造された改善されたＡＣＣ型ＭＯＳＦＥＴは、特に、回路性能が蓄積電荷によって悪影響を受けるような場合に、回路性能を改善するために使用されることができる。
図５Ｂは、この蓄積電荷の削減・制御技術を用いて一層高い性能のために適応された、改善されたＲＦ回路501を概略的に示している。スイッチ回路501は、分流ＮＭＯＳＦＥＴ508がこの教示に従って製造された分流ＡＣＣ型ＮＭＯＳＦＥＴ528に置き換えられている点で、従来の回路500（図５Ａ）とは異なっている。分流ＡＣＣ型ＮＭＯＳＦＥＴ528は、図４Ａ及び４Ｂを参照して説明されたＡＣＣ型ＮＭＯＳＦＥＴと同様のものである。同様に、分流ＡＣＣ型ＮＭＯＳＦＥＴ528のゲート、ソース、ドレイン及びＡＣＣの端子は、ＡＣＣ型ＮＭＯＳＦＥＴ300のそれぞれの端子と同様のものである。改善されたＡＣＣ型ＮＭＯＳＦＥＴ528により提供される改善されたスイッチ性能を除いて、ＲＦスイッチ回路501の動作は、図５Ａを参照して説明されたＲＦスイッチ回路500の動作と非常に似通っている。
スイッチングＮＭＯＳＦＥＴ526及び分流ＡＣＣ型ＮＭＯＳＦＥＴ528の典型的なバイアス電圧は以下を含み得る：ほぼ０ＶのＶｔｈを用いるとき、オン状態のＶｇは＋２．５Ｖ、オフ状態のＶｇは−２．５Ｖ。これらのバイアス電圧では、ＳＯＩ型ＮＭＯＳＦＥＴはオフ状態に置かれるとき蓄積電荷レジームで動作し得る。しかしながら、スイッチングＮＭＯＳＦＥＴ526がオン状態にあり且つ分流ＡＣＣ型ＮＭＯＳＦＥＴ528がオフ状態にあるとき、出力信号ＲＦｏｕｔは、蓄積電荷により引き起こされる改善された分流ＡＣＣ型ＮＭＯＳＦＥＴ528のオフ状態キャパシタンスＣｏｆｆの非線形な挙動によって歪まされることはない。分流ＡＣＣ型ＮＭＯＳＦＥＴ528が蓄積電荷レジームで動作するとき、蓄積電荷はＡＣＳ端子508’によって除去される。より具体的には、分流ＡＣＣ型ＮＭＯＳＦＥＴ528のゲート端子502’がＡＣＳ端子508’に接続されているので、蓄積電荷は、図４Ｂの回路を参照して説明されたようにして除去、あるいはその他の方法で制御される。蓄積電荷の制御は、オフ状態のトランジスタである分流ＡＣＣ型ＮＭＯＳＦＥＴ528の線形性を改善し、それにより出力端子505に生成されるＲＦ出力信号ＲＦｏｕｔの高調波歪み及び相互変調歪みを抑制することによって、スイッチ501の性能を改善する。
図５Ｃは、この開示による蓄積電荷制御技術を用いて一層高い性能のために適応された、改善されたＲＦ回路の他の一実施形態502を概略的に示している。スイッチ回路502は、分流ＮＭＯＳＦＥＴ508がこの教示に従って製造された分流ＡＣＣ型ＮＭＯＳＦＥＴ528に置き換えられている点で、従来の回路500（図５Ａ）とは異なっている。分流ＡＣＣ型ＮＭＯＳＦＥＴ528は、図４Ａ及び４Ｃを参照して説明されたＡＣＣ型ＮＭＯＳＦＥＴと同様のものである。同様に、分流ＡＣＣ型ＮＭＯＳＦＥＴ528のゲート、ソース、ドレイン及びＡＣＣの端子は、図４Ａ及び４Ｃを参照して説明されたＡＣＣ型ＮＭＯＳＦＥＴ300のそれぞれの端子と同様のものである。改善されたＡＣＣ型ＮＭＯＳＦＥＴ528により提供される改善されたスイッチ性能を除いて、スイッチ回路502の動作は、それぞれ図５Ａ及び５Ｂを参照して説明されたスイッチ回路500及び501の動作と非常に似通っている。
ＮＭＯＳＦＥＴ526及びＡＣＣ型ＮＭＯＳＦＥＴ528の典型的なバイアス電圧は以下を含み得る：ほぼ０ＶのＶｔｈを用いるとき、オン状態のＶｇは＋２．５Ｖ、オフ状態のＶｇは−２．５Ｖ。これらのバイアス電圧では、ＳＯＩ型ＮＭＯＳＦＥＴ526、528はオフ状態に置かれるとき蓄積電荷レジームで動作し得る。しかしながら、ＮＭＯＳＦＥＴ526がオン状態にあり且つＡＣＣ型ＮＭＯＳＦＥＴ528がオフ状態にあるとき、出力信号ＲＦｏｕｔは、蓄積電荷によるＡＣＣ型ＮＭＯＳＦＥＴ528のオフ状態キャパシタンスＣｏｆｆの非線形な挙動によって歪まされることはない。ＡＣＣ型ＮＭＯＳＦＥＴ528のゲート端子502’がダイオード509を介してＡＣＳ端子508’に接続されているので、蓄積電荷は、図４Ｃを参照して説明されたようにして完全に除去、削減、あるいはその他の方法で制御される。図５Ｂを参照して説明された改善されたスイッチ501と同様に、蓄積電荷の制御は、オフ状態のトランジスタ528の線形性を改善し、それによりＲＦ出力端子505のＲＦ出力信号ＲＦｏｕｔの高調波歪み及び相互変調歪みを抑制することによって、スイッチ502の性能を改善する。図示されているようなダイオード509の接続は、一部の実施形態において、図４Ｃを参照して説明されたように、ＡＣＣ型ＮＭＯＳＦＥＴ528がオン状態にバイアスされるときにＮＭＯＳＦＥＴ528に流れ込む正の電流を抑制することに関して、望ましいものとなり得る。
図５Ｄは、この蓄積電荷制御技術を用いて一層高い性能のために適応された、改善されたＲＦスイッチ回路の他の一実施形態503を概略的に示している。スイッチ回路503は、図５ＡのＮＭＯＳＦＥＴ508がこの教示に従って製造されたＡＣＣ型ＮＭＯＳＦＥＴ528に置き換えられている点で、従来の回路500（図５Ａ）とは異なっている。ＡＣＣ型ＮＭＯＳＦＥＴ528は、図４Ａ及び４Ｄを参照して説明されたＡＣＣ型ＮＭＯＳＦＥＴと同様のものである。改善されたＡＣＣ型ＮＭＯＳＦＥＴ528により提供される改善されたスイッチ性能を除いて、スイッチ回路503の動作は、それぞれ図５Ａ−５Ｃを参照して説明されたスイッチ回路500、501及び502の動作と非常に似通っている。
ＮＭＯＳＦＥＴ526及びＡＣＣ型ＮＭＯＳＦＥＴ528の典型的なバイアス電圧は以下を含み得る：ほぼ０ＶのＶｔｈを用いるとき、オン状態のＶｇは＋２．５Ｖ、オフ状態のＶｇは−２．５Ｖ。これらのバイアス電圧では、ＳＯＩ型ＮＭＯＳＦＥＴ526、528はオフ状態に置かれるとき蓄積電荷レジームで動作し得る。しかしながら、ＮＭＯＳＦＥＴ526がオン状態にあり且つＡＣＣ型ＮＭＯＳＦＥＴ528がオフ状態にあるとき、出力端子505の出力信号ＲＦｏｕｔは、蓄積電荷によるＡＣＣ型ＮＭＯＳＦＥＴ528のオフ状態キャパシタンスＣｏｆｆの非線形な挙動によって歪まされることはない。ＮＭＯＳＦＥＴ528が蓄積電荷レジームで動作するとき、蓄積電荷はＡＣＳ端子508’によって除去される。より具体的には、ＡＣＣ型ＮＭＯＳＦＥＴ528のＡＣＣ端子508’は制御配線517を介して制御回路520に電気的に結合されている（すなわち、図示されている制御信号“Ｃ２”によって制御される）ので、蓄積電荷は、図４Ｄを参照して説明されたようにＡＣＳ端子508’に選択されたバイアス電圧を印加することによって除去、削減、あるいはその他の方法で制御されることができる。電子回路設計技術の当業者に理解されるように、蓄積電荷を削減、あるいはその他の方法で制御する目的のため、ＡＣＳ端子には多様なバイアス電圧信号が印加され得る。特有のバイアス電圧が特定の用途に適応されてもよい。蓄積電荷の制御は、オフ状態のトランジスタ528の線形性を改善し、それによりＲＦ出力端子505で生成されるＲＦ出力信号ＲＦｏｕｔの高調波歪み及び相互変調歪みを抑制することによって、スイッチ503の性能を改善する。
図５Ｂ−５Ｄを参照して説明された回路において、スイッチングＳＯＩ型ＭＯＳＦＥＴ526は従来技術に係るＳＯＩ型ＭＯＳＦＥＴを用いて実現される（すなわち、それらはＡＣＣ型ＭＯＳＦＥＴから成っておらず、故にＡＣＳ端子を有していない）ように図示・説明されている。電子デバイス設計技術の当業者に理解・認識されるように、開示された方法及び装置の他の実施形態においては、従来のスイッチングＳＯＩ型ＭＯＳＦＥＴ526は、要望又は要求に応じて、この開示に従って製造されたＡＣＣ型のＳＯＩ型ＭＯＳＦＥＴに置き換えられてもよい。例えば、この教示によるＡＣＣ型ＭＯＳＦＥＴを用いて実現されるＲＦスイッチの一部の実施形態において、ＲＦスイッチは単極双投ＲＦスイッチから成る。この実施形態においては、スイッチングＳＯＩ型ＭＯＳＦＥＴ（例えば、図５Ｂ−５Ｄを参照して説明されたスイッチングＳＯＩ型ＭＯＳＦＥＴ526と同様のもの）は、ＡＣＣ型のＳＯＩ型ＭＯＳＦＥＴから成っていてもよい。このようにして実現されたものは、選択された“極（pole）”を介してスイッチされるＲＦ信号の出力に、（入力“極”として選択されないときにターンオフされて）オフ状態にあるスイッチングＳＯＩ型ＭＯＳＦＥＴの非線形な挙動が悪影響を及ぼすことを防止する。スイッチングＡＣＣ型ＭＯＳＦＥＴを用いてのＲＦスイッチの実現は、スイッチングトランジスタのオフ状態キャパシタンスＣｏｆｆの大きさ、変動（ドリフト）及び電圧依存性を低減させる。その結果、詳細に上述されたように、例えば分離性、挿入損失及びドリフト特性などのスイッチ性能特性も改善される。この実現法は、図９に示されるＲＦスイッチ回路を参照して一層詳細に後述される。電子回路技術の当業者には数多くのその他の例が明らかとなろう。
例えば、上述のように、典型的なＲＦスイッチはＡＣＣ型のＳＯＩ型ＮＭＯＳＦＥＴデバイスを用いて実現されるものとして説明されてきたが、それらはまた、ＡＣＣ型のＳＯＩ型ＰＭＯＳＦＥＴデバイスを用いて実現されることもできる。また、この教示に従って実現されるＲＦスイッチの例として単極単投型及び単極双投型のＲＦスイッチが説明されたが、本出願は単極多投型、多極単投型及び多極多投型を含む如何なるバリエーションのＲＦスイッチ構成をも包含するものである。ＲＦスイッチ設計及び製造技術の当業者に認識されるように、この教示は如何なる好適なＲＦスイッチ構成設計の実現にも使用され得るものである。
積層化されたトランジスタを用いた典型的なＲＦスイッチ
上述の典型的なＲＦスイッチ回路の実施形態においては、スイッチ回路は、ＲＦ出力へのＲＦ入力信号の選択的な結合又は遮断（すなわち、回路接続を電気的に開くこと）を行う単一のＳＯＩ型ＮＭＯＳＦＥＴ（例えば、図５Ａの単一のＳＯＩ型ＮＭＯＳＦＥＴ506、及び図５Ｂ−５Ｄの単一のＳＯＩ型ＮＭＯＳＦＥＴ526）を用いて実現されている。同様に、図５Ａ−５Ｄを参照して説明された典型的な実施形態においては、単一のＳＯＩ型ＮＭＯＳＦＥＴ（例えば、図５Ａの単一のＳＯＩ型ＮＭＯＳＦＥＴ508、及び図５Ｂ−５Ｄの単一のＡＣＣ型のＳＯＩ型ＮＭＯＳＦＥＴ528）が使用されて、グランドへのＲＦ入力信号のシャント（ＦＥＴがオン状態）又は遮断（ＦＥＴがオフ状態）が行われている。米国特許第6804502号（発行日：2004年8月12日、発明名称「SWITCH CIRCUIT AND METHOD OF SWITCHING RADIO FREQUENCY SIGNALS」）には、ＲＦ信号の選択的な結合及び遮断を行う積層化されたトランジスタ群を用いて実現された、ＳＯＩ型ＮＭＯＳＦＥＴを用いたＲＦスイッチ回路が記載されている。
この開示による教示に従って積層化されたＮＭＯＳＦＥＴがどのようにして実現されるかの一例が図６に示されている。ＲＦスイッチ回路600は、図５ＤのＲＦスイッチ回路503に似通ったものであるが、単一のＳＯＩ型ＮＭＯＳＦＥＴ526がＳＯＩ型ＮＭＯＳＦＥＴ602、604及び606のスタックに置き換えられている。同様に、単一のＡＣＣ型のＳＯＩ型ＮＭＯＳＦＥＴ528がＡＣＣ型のＳＯＩ型ＮＭＯＳＦＥＴ620、622及び624のスタックに置き換えられている。ＡＣＣ型のＳＯＩ型ＮＭＯＳＦＥＴ620、622及び624のＡＣＳ端子には、それぞれ必要に応じての抵抗626、628及び630を介して、制御信号Ｃ２が供給される。抵抗626、628及び630は必要に応じて、積層化されたＡＣＣ型のＳＯＩ型ＮＭＯＳＦＥＴ620、622及び624間の寄生ＲＦ信号を抑圧するために含められる。ＲＦスイッチ回路600は、図５Ｄを参照して説明されたＲＦスイッチ回路503の動作と同様な動作を行う。
積層化された３つのＡＣＣ型のＳＯＩ型ＮＭＯＳＦＥＴは、図６の典型的な積層化ＲＦスイッチ回路600においては、各ＡＣＣ型ＮＭＯＳＦＥＴスタック内に示されている。３つから成る複数のＡＣＣ型ＮＭＯＳＦＥＴは単に例示目的で示されており、集積回路設計技術の当業者に理解されるように、例えば電力処理性能やスイッチング速度などのここの回路要求に従って任意の数から成る複数が用いられ得る。所望の動作性能を達成するため、より少ない、あるいはより多くの積層化ＡＣＣ型ＮＭＯＳＦＥＴが含められてもよい。
蓄積電荷制御に適応された、図５Ｂ−５Ｄを参照して説明された回路と同様の、その他の積層化ＲＦスイッチ回路も用いられ得る。このような回路の実現法は、上述の教示から電子デバイス設計技術の当業者に明らかであり、故に、ここでは更には説明しないこととする。また、電子デバイス設計技術の当業者に明らかであるように、図６の積層化ＲＦスイッチには対称的に積層化された（すなわち、等数の分流トランジスタ及びスイッチングトランジスタを有する）ＲＦスイッチが示されているが、本発明に係るＡＣＣ方法及び装置はそれに限定されるものではない。この教示は対称的に積層化されたものだけでなく非対称に積層化された（等数でない分流トランジスタ及びスイッチングトランジスタを有する）ＲＦスイッチにも適用され得るものである。対称的なＲＦスイッチ回路及び非対称なＲＦスイッチ回路を実現する際に、この開示に係るＡＣＣ型ＭＯＳＦＥＴをどのように使用するかは、設計者に容易に理解されるところである。
典型的な動作方法
図７は、この開示に従って蓄積電荷シンク（ＡＣＳ）を用いてＳＯＩ型ＭＯＳＦＥＴの線形性を向上させる典型的な一方法700を例示している。方法700は段階702で開始し、ＡＣＳ端子を有するＡＣＣ型のＳＯＩ型ＭＯＳＦＥＴが、回路内で動作するように構成される。ＡＣＳ端子は、（図４Ｂ、４Ｃ、５Ｂ及び５Ｃを参照して説明されたように）ＳＯＩ型ＭＯＳＦＥＴのゲート、又は（図４Ｄ及び５Ｄを参照して説明されたように）制御回路に動作可能に結合され得る。他の実施形態においては、ＡＣＳ端子は、回路又はシステムの設計者に都合の良い如何なる好適な蓄積電荷シンク機構、回路、又はデバイスに動作可能に結合されてもよい。そして、この方法は段階704へと進む。
段階704にて、ＡＣＣ型のＳＯＩ型ＭＯＳＦＥＴは、少なくとも一部の時間において、蓄積電荷レジームで動作するように制御される。大抵の実施形態においては、上述のように、ＡＣＣ型ＭＯＳＦＥＴは、該ＦＥＴをオフ状態に置くバイアス電圧を印加することによって蓄積電荷レジームで動作させられる。典型的な一実施形態において、ＡＣＣ型のＳＯＩ型ＭＯＳＦＥＴは、ＲＦスイッチの分流回路の一部として構成されたＡＣＣ型のＳＯＩ型ＮＭＯＳＦＥＴから成る。この典型的な実施形態によれば、このＳＯＩ型ＮＭＯＳＦＥＴは、該ＡＣＣ型ＮＭＯＳＦＥＴのゲート端子に負のバイアス電圧を印加することによって分流回路がオフ状態に置かれた後に、蓄積電荷レジームで動作し得る。
そして、この方法は段階706へと進み、ＡＣＣ型ＭＯＳＦＥＴのチャネル領域内に蓄積した蓄積電荷がＡＣＳ端子によって除去、あるいはその他の方法で制御される。この実施形態において、蓄積電荷は別の回路端子に伝達され、それにより削減、あるいはその他の方法で制御される。ＭＯＳＦＥＴボディから蓄積電荷を運び出すために使用され得る１つの典型的な回路端子は、ＡＣＣ型ＭＯＳＦＥＴのゲート端子である（例えば、図４Ｂ、４Ｃ、５Ｂ及び５Ｃに関する説明を参照）。蓄積電荷を除去、あるいはその他の方法で制御するために使用され得る別の１つの典型的な回路端子は、制御回路の端子である（例えば、図４Ｄ及び５Ｄを参照）。詳細に上述されたように、ＡＣＣ型ＭＯＳＦＥＴボディ内の蓄積電荷を除去、あるいはその他の方法で制御することは、オフ状態のＡＣＣ型ＭＯＳＦＥＴの線形性を改善し、それによりＡＣＣ型ＭＯＳＦＥＴによって影響を受ける高調波歪み及びＩＭＤを抑制し、さらにそれにより回路及びシステムの性能を改善する。ＲＦスイッチ回路においては、分流ＡＣＣ型ＭＯＳＦＥＴデバイスのオフ状態キャパシタンスが（線形性及び大きさの双方において）改善され、それにより、ＲＦスイッチ回路の性能が改善される。その他の回路性能特性に加え、ＲＦスイッチの高調波歪み及び相互変調歪みが、この教示によるＡＣＣ方法及び装置を用いて抑制される。
図８及び９は、ＡＣＳを有するＭＯＳＦＥＴの線形性を改善することに使用される開示方法及び装置に従って製造されたＲＦスイッチング回路の、典型的な更なる実施形態を概略的に示している。図８及び９を参照して一層詳細に後述されるように、この開示に従って製造されたＲＦスイッチ回路の一部の典型的な実施形態においては、ドレイン−ソース間抵抗Ｒｄｓを含み、それにより、スイッチが特定の用途で使用されるときに一部のスイッチ性能を改善することが望ましくなり得る。次に、これらの典型的なＲＦスイッチ回路を詳細に説明する。
ソース−ドレイン間抵抗を有する積層化トランジスタを用いた典型的なＲＦスイッチ
図８は、この開示に従って製造されるＲＦスイッチ回路の典型的な一実施形態800を示している。図８に示されているように、この開示に従って製造されるＲＦスイッチの一部の実施形態は、ＡＣＣ型ＭＯＳＦＥＴ群それぞれのソースとドレインとに電気的に接続されたドレイン−ソース間抵抗（Ｒｄｓ）を含んでいてもよい。例えば、図８の典型的なスイッチ800は、分流用のＡＣＣ型のＳＯＩ型ＮＭＯＳＦＥＴ620、622及び624それぞれのソースとドレインとに電気的に接続されたドレイン−ソース間抵抗（Ｒｄｓ）802、804及び806を含んでいる。続いて、ドレイン−ソース間抵抗Ｒｄｓを使用する動機を説明する。
ここでの教示により当業者に認識されるように、ＡＣＳ端子を介しての蓄積電荷の除去は、ＡＣＣ型のＳＯＩ型ＭＯＳＦＥＴのボディから電流を流出させる。例えば、正孔電流がＡＣＣ型のＳＯＩ型ＭＯＳＦＥＴのボディからＡＣＳを介して流れるとき、等しい電子電流が該ＦＥＴのソース及び／又はドレインへと流れる。一部の回路（例えば、図８のＲＦスイッチ回路）では、ＡＣＣ型のＳＯＩ型ＮＭＯＳＦＥＴのソース及び／又はドレインはその他のＳＯＩ型ＮＭＯＳＦＥＴに接続されている。オフ状態のＳＯＩ型ＮＭＯＳＦＥＴは非常に高いインピーダンス（例えば、１ｍｍ幅のＳＯＩ型ＮＭＯＳＦＥＴでは１ＧΩ程度）を有するので、非常に小さいドレイン−ソース電流（例えば、１ｎＡ程度）であっても、周知のキルヒホッフの電流・電圧法則を満たすように、ＡＣＣ型のＳＯＩ型ＮＭＯＳＦＥＴに許容できない大きさのドレイン−ソース間電圧Ｖｄｓを生じさせ得る。例えば図８及び９のＲＦスイッチ回路に示されているような一部の実施形態において、結果としての非常に大きいドレイン−ソース間電圧Ｖｄｓは、ＡＣＣ型のＳＯＩ型ＮＭＯＳＦＥＴの信頼性及び線形性に望ましくない影響を及ぼす。ドレイン−ソース間抵抗ＲｄｓはＡＣＣ型ＦＥＴのドレインとソースとの間にパスを提供する。それにより、ＡＣＣ型のＳＯＩ型ＮＭＯＳＦＥＴが例えばその他のＡＣＣ型のＳＯＩ型ＮＭＯＳＦＥＴ等の高インピーダンス素子と直列にされるとき、蓄積電荷を制御することに伴う電流はＡＣＣ型のＳＯＩ型ＮＭＯＳＦＥＴのソース及びドレインから離れて導かれる。
図８のＮＭＯＳＦＥＴ602−606及びＡＣＣ型ＮＭＯＳＦＥＴ620−624の典型的なバイアス電圧は以下を含み得る：ほぼ０ＶのＶｔｈのとき、オン状態のＶｇは＋２．５Ｖ、オフ状態のＶｇは−２．５Ｖ。典型的な一実施形態において、図８のＡＣＣ型のＳＯＩ型ＮＭＯＳＦＥＴ622は１ｍｍの幅と、蓄積電荷レジームでの動作で１０ｐＡ／μｍの電流を発生させる蓄積電荷の電子−正孔対生成率とを有し得る。電子電流がソース及びドレインによって等しく供給され、且つＡＣＣ型のＳＯＩ型ＮＭＯＳＦＥＴ620及び622のインピーダンスが１ＧΩ程度である場合、Ｒｄｓ抵抗802及び806が存在しないと、−５Ｖという許容できないバイアスがＡＣＣ型のＳＯＩ型ＮＭＯＳＦＥＴ622のソース及びドレインにもたらされることになる。このバイアス電圧はまた、ＡＣＣ型のＳＯＩ型ＮＭＯＳＦＥＴ620及び624の内部ノードにも印加されることになる。
この典型的な電流よりも小さい電流であっても、ＡＣＣ型のＳＯＩ型ＮＭＯＳＦＥＴ620−624のＶｇｓ及び／又はＶｇｄを低下させることによって、ＲＦスイッチング回路800の動作に悪影響をもたらし得る。そして、それはリークの増大（例えば、Ｖｇｓ又はＶｇｄの何れかがＶｔｈに近付くとき）や、過大リークによるホットキャリア損傷の増大などにより、回路の電力処理能力及び信頼性を低下させてしまう。
Ｒｄｓ抵抗802−806の典型値は、一部の実施形態において、ゲート抵抗632−636の抵抗値をスタック内のＡＣＣ型のＳＯＩ型ＮＭＯＳＦＥＴの数（この典型的な実施形態においては、スタック内に３つのＡＣＣ型ＦＥＴが存在する）で割った値にほぼ等しい値を選択することによって選択されてもよい。より一般的には、Ｒｄｓの抵抗値は、ゲート抵抗値をスタック内のＡＣＣ型のＳＯＩ型ＮＭＯＳＦＥＴ数で割った値に等しくされてもよい。一例として、８個のＡＣＣ型のＳＯＩ型ＭＯＳＦＥＴから成るスタックは、８０ｋΩのゲート抵抗と１０ｋΩのＲｄｓ抵抗を有していてもよい。
一部の実施形態において、Ｒｄｓ抵抗は、例えばＡＣＣ型のＳＯＩ型ＮＭＯＳＦＥＴに起因するスイッチ800の挿入損失などのスイッチ性能特性に悪影響を及ぼさないように選択され得る。例えば、１０ｋΩより大きい正味のシャント抵抗では、挿入損失の増加は０．０２ｄＢ未満である。
他の実施形態において、Ｒｄｓ抵抗は、（図８に例示された、分流ＡＣＣ型ＦＥＴ620、622及び624による積層化された分流構成とは対照的に）単一のＡＣＣ型のＳＯＩ型ＭＯＳＦＥＴを有する回路に設けられてもよい。例えば、このような回路は、蓄積電荷を除去あるいはその他の方法で制御するときに作り出される電流の結果としてソース又はドレインに有意なバイアス電圧を印加させ得るその他の高インピーダンス素子が、ＡＣＣ型のＳＯＩ型ＭＯＳＦＥＴと直列に存在する場合に、望ましいものとなり得る。このような回路の典型的な一実施形態が図９に示されている。
図９は、この教示に従って製造される典型的な単極双投（ＳＰＤＴ）ＲＦスイッチ回路を示している。図９に示されているように、第１のＲＦ入力信号ＲＦ１を受信する第１のＲＦ入力ノード905に、ＤＣ阻止キャパシタ904が接続されている。同様に、第２のＲＦ入力信号ＲＦ２を受信する第２のＲＦ入力ノード907に、ＤＣ阻止キャパシタ906が接続されている。さらに、スイッチ回路900によって第１のＲＦ入力ノード905又は第２のＲＦ入力ノード907の何れかから選択的にノードＲＦＣ903に伝達されるＲＦ共通出力信号（ＲＦＣ）を提供するＲＦ共通出力ノード903（すなわち、ＲＦＣは、より詳細に後述される制御信号Ｃ１及びＣ１ｘによって制御されるスイッチ動作に応じて、ＲＦ１又はＲＦ２の何れかを出力する）に、ＤＣ阻止キャパシタ902が電気的に接続されている。
第１の制御信号Ｃ１は、ＡＣＣ型のＳＯＩ型ＮＭＯＳＦＥＴ526及び528’の動作状態を制御するために供給される（すなわち、Ｃ１は選択的にこれらＦＥＴをオン状態又はオフ状態で動作させる）。同様に、第２の制御信号Ｃ１ｘは、ＡＣＣ型のＳＯＩ型ＮＭＯＳＦＥＴ528及び526’の動作状態を制御するために供給される。周知の通り、また例えば組み込まれた上記米国特許第6804502に記載されているように、制御信号Ｃ１及びＣ１ｘは、ＡＣＣ型のＳＯＩ型ＮＭＯＳＦＥＴ528及び526’がオフ状態にあるときに、ＡＣＣ型のＳＯＩ型ＮＭＯＳＦＥＴ526及び528’がオン状態となり、逆のときには逆の状態となるように生成される。この構成により、ＲＦスイッチ回路900は信号ＲＦ１又はＲＦ２の何れかをＲＦ共通出力ノード903に伝達することができる。
第１のＡＣＳ制御信号Ｃ２は、ＳＯＩ型ＮＭＯＳＦＥＴ526及び528’のＡＣＳ端子の動作を制御するように設定される。第２のＡＣＳ制御信号Ｃ２ｘは、ＳＯＩ型ＮＭＯＳＦＥＴ528及び526’のＡＣＳ端子の動作を制御するように設定される。第１のＡＣＳ制御信号Ｃ２及び第２のＡＣＳ制御信号Ｃ２ｘは、ＡＣＣ型のＳＯＩ型ＮＭＯＳＦＥＴが蓄積電荷レジームで動作するときに蓄積電荷を除去、削減、あるいはその他の方法で制御するために、それが結合されるそれぞれのＮＭＯＳＦＥＴのＡＣＳが適切にバイアスされるように選択される。
図９のＲＦスイッチ回路900に示されているように、一部の実施形態においては、ＡＣＣ型ＮＭＯＳＦＥＴ526のソースとドレインとの間に、Ｒｄｓ抵抗908が電気的に接続される。同様に、一部の実施形態においては、ＡＣＣ型ＮＭＯＳＦＥＴ526’のソースとドレインとの間に、Ｒｄｓ抵抗910が電気的に接続される。この実施例によれば、回路900は、如何なるときも分流ＡＣＣ型ＮＭＯＳＦＥＴ528又は分流ＡＣＣ型ＮＭＯＳＦＥＴ528’の何れかがオン状態で動作し、それにより、それぞれノード905又は907にグランドへの低インピーダンスパスを提供する（すなわち、常にノード905の入力信号ＲＦ１又はノード907の入力信号ＲＦ２の少なくとも一方がＲＦＣノード903に伝達される）ように動作する。従って、Ｒｄｓ抵抗908又はＲｄｓ抵抗910の何れかが、ＲＦ共通ノード903からグランドへの低インピーダンスパスを提供することにより、さもなければＤＣ阻止キャパシタ902、904及び906を用いるときに発生しうる問題である、ノード903、905及び907に流入するＡＣＣ電流の結果として引き起こされる電圧バイアス問題が回避される。
この開示に係るＡＣＣ型ＭＯＳＦＥＴにより提供される更なる典型的な効果
上述のように、ＳＯＩ型ＭＯＳＦＥＴのボディ内の蓄積電荷の存在は、フローティングボディ型ＭＯＳＦＥＴのドレイン−ソース間破壊電圧（ＢＶＤＳＳ）特性に悪影響を及ぼし得る。これはまた、例えばＲＦスイッチング回路などの或る一定の回路で使用されるときにオフ状態のＭＯＳＦＥＴの線形性を悪化させるという望ましくない影響を有する。例えば、図９に示された分流ＳＯＩ型ＮＭＯＳＦＥＴ528を考察する。さらに、分流ＮＭＯＳＦＥＴ528は、この教示に従って製造されたＡＣＣ型ＮＭＯＳＦＥＴではなく従来のＳＯＩ型ＮＭＯＳＦＥＴで実現されている場合を考える。また、ＲＦ伝送配線は５０Ω系を使用していると仮定する。信号入力が小さく、且つＮＭＯＳＦＥＴ528がオフ状態で動作しているとき、従来のオフ状態の分流ＮＭＯＳＦＥＴ528は、複数のＲＦ信号の存在下で高調波歪み及び／又は相互変調歪みをもたらし得る。これはまた、目に付くほどの信号電力の損失をもたらす。
ＮＭＯＳＦＥＴ528をＢＶＤＳＳレジームに入らせるのに十分な大きさの信号が入力されたとき、ＲＦ電流の一部は切除、あるいはＮＭＯＳＦＥＴ528を通ってグランドへと向け直され、信号電力損失を発生させる。この電流“切除（clipping）”は、例えばＲＦスイッチの“出力電力−入力電力”プロットにて表され得る圧縮挙動を引き起こす。これはしばしば、挿入損失が小信号挿入損失で１．０ｄＢだけ増加するＰ１ｄＢによって特徴付けられる。これはスイッチの非線形性の明白な指標である。ここで開示された方法及び装置によれば、蓄積電荷を除去、削減、あるいはその他の方法で制御することによりＢＶＤＳＳの発生点が増大される。そして、ＮＭＯＳＦＥＴ528のＢＶＤＳＳ発生点の増大は、それに相応してスイッチの大信号電力処理能力を増大させる。一例として、スイッチの場合、ＡＣＣ型ＮＭＯＳＦＥＴのＢＶＤＳＳ電圧を倍増させることは、Ｐ１ｄＢ点を６ｄＢだけ上昇させる。これは従来のＲＦスイッチ設計と比較して有意な成果である。
また、詳細に上述されたように、ＳＯＩ型ＭＯＳＦＥＴのボディ内の蓄積電荷の存在は、Ｃｏｆｆの大きさに悪影響を及ぼし、ＦＥＴがオン状態からオフ状態に切り替えられるのに時間を要する。スイッチ性能に関し、Ｃｏｆｆの非線形性は（上述のように）スイッチ全体の線形性に悪影響を及ぼし、Ｃｏｆｆの大きさは、例えば挿入損失、挿入位相（又は遅延）及び分離性などの小信号性能パラメータに悪影響を及ぼす。ここで開示された方法及び装置を用いてＣｏｆｆを小さくすることによって、（ＡＣＣ型ＭＯＳＦＥＴを用いて実現された）スイッチは、寄生キャパシタンスの低減により低減された挿入損失、やはり寄生キャパシタンスの低減により低減された挿入位相（又は遅延）、及び一層小さい容量性フィードスルーにより高められた分離性を有することになる。
ＡＣＣ型ＭＯＳＦＥＴはまた、経時的な小信号パラメータのドリフトに関係するＳＯＩ型ＭＯＳＦＥＴのドリフト特性を改善する。ＳＯＩ型ＭＯＳＦＥＴはスイッチがオフにされたときに蓄積電荷を蓄積するのに幾らかの時間を要するので、当初、Ｃｏｆｆキャパシタンスはかなり小さいものである。しかしながら、蓄積電荷レジームで動作させられて時間が経過すると、オフ状態キャパシタンスＣｏｆｆは最終的な値に向かって増大する。ＮＭＯＳＦＥＴが完全な蓄積電荷状態に到達するのに要する時間は、電子−正孔対（ＥＨＰ）生成機構に依存する。典型的に、この時間は例えば室温での熱的ＥＨＰ生成の場合でおよそ何百ｍｓ程度である。この充電時間の間に挿入損失及び挿入位相が増大する。また、この時間中に分離性が低下する。周知の通り、これらは標準的なＳＯＩ型ＭＯＳＦＥＴデバイスにおいて望ましくない現象である。これらの問題は、上述のＡＣＣ型ＮＭＯＳＦＥＴ及びその関連回路を用いて軽減、あるいはその他の方法で緩和される。
開示されたＡＣＣ型ＭＯＳＦＥＴの方法及び装置により提供される上述の効果に加えて、開示された技術は、温度性能、Ｖｄｄバラつきに対する感度、及びプロセスバラつきに対する感度が改善されたＳＯＩ型ＭＯＳＦＥＴの実現を可能にする。ここで開示された方法及び装置に提供される、従来のＳＯＩ型ＭＯＳＦＥＴに対するその他の改善は、電子デバイス設計及び製造技術の当業者に理解・認識されるところである。
典型的な製造方法
この開示に係る一実施形態において、上述の典型的なＲＦスイッチは、完全に絶縁性の基板の半導体・オン・インシュレータ（ＳＯＩ）技術を用いて実現されてもよい。また、上述のように、広く使用されているシリコン系に加え、この教示に係る一部の実施形態は、シリコンに代えてシリコンゲルマニウム（ＳｉＧｅ）を同等に用いて実現されてもよい。
一部の典型的な実施形態において、この教示に係るＭＯＳＦＥＴトランジスタは“極薄シリコン（Ultra-Thin-Silicon；ＵＴＳｉ）”（ここでは、“極薄シリコン・オン・サファイア”とも呼ぶ）技術を用いて実現されてもよい。ＵＴＳｉ製造法に従って、ここで開示された方法を行うために使用されるデバイスは、絶縁性のサファイアウェハ内の極めて薄いシリコン層内に形成される。完全に絶縁性のサファイア基板は、非絶縁性及び部分的に絶縁性の基板に伴う有害な基板結合効果を抑制することによって、本発明に係るＲＦ回路の性能を向上させる。例えば、挿入損失の改善は、トランジスタのオン状態での抵抗を低下させること、及び基板の寄生コンダクタンス及びキャパシタンスを低減することによって実現され得る。また、スイッチの分離性は、ＵＴＳｉ技術によって提供される完全に絶縁性の基板を用いて改善される。シリコン・オン・サファイア技術の完全なる絶縁性により、ＲＦスイッチのノード間の寄生キャパシタンスは、バルクＣＭＯＳ及びその他の伝統的な集積回路製造技術と比較して大幅に低減される。
ここで説明されたＭＯＳＦＥＴ及び回路にて実現され得るシリコン・オン・サファイア（ＳＯＳ）デバイスを製造する方法の例は、米国特許第5,416,043号（「Minimum charge FET fabricated on an ultrathin silicon on sapphire wafer」）；米国特許第5,492,857号（「High-frequency wireless communication system on a single ultrathin silicon on sapphire chip」）；米国特許第5,572,040号（「High-frequency wireless communication system on a single ultrathin silicon on sapphire chip」）；米国特許第5,596,205号（「High-frequency wireless communication system on a single ultrathin silicon on sapphire chip」）；米国特許第5,600,169号（「Minimum charge FET fabricated on an ultrathin silicon on sapphire wafer」）；米国特許第5,663,570号（「High-frequency wireless communication system on a single ultrathin silicon on sapphire chip」）；米国特許第5,861,336号（「High-frequency wireless communication system on a single ultrathin silicon on sapphire chip」）；米国特許第5,863,823号（「Self-aligned edge control in silicon on insulator」）；米国特許第5,883,396（「High-frequency wireless communication system on a single ultrathin silicon on sapphire chip」）；米国特許第5,895,957号（「Minimum charge FET fabricated on an ultrathin silicon on sapphire wafer」）；米国特許第5,920,233号（「Phase locked loop including a sampling circuit for reducing spurious side bands」）；米国特許第5,930,638号（「Method of making a low parasitic resistor on ultrathin silicon on insulator」）；米国特許第5,973,363号（「CMOS circuitry with shortened P-channel length on ultrathin silicon on insulator」）；米国特許第5,973,382号（「Capacitor on ultrathin semiconductor on insulator」）；及び米国特許第6,057,555号（「High-frequency wireless communication system on a single ultrathin silicon on sapphire chip」）に記載されている。なお、これらの全ては、極薄シリコン・オン・サファイア集積回路設計及び製造の教示に関する全体がここに組み込まれる。
その他のバルク及びＳＯＩのＣＭＯＳプロセスと同様に、この開示に係る一部の実施形態に好適なＳＯＳ促進モードＮＭＯＳＦＥＴは、一部の実施形態において、ｎ型のソース及びドレイン領域を用いてチャネル領域へのｐ型イオン注入によって製造されてもよく、およそ＋５００ｍVの閾値電圧を有していてもよい。閾値電圧はｐ型ドーピングレベルに直接的に関係しており、ドーピングレベルが高いほど高い閾値がもたらされる。同様に、ＳＯＳ促進モードPＭＯＳＦＥＴは、一部の典型的な実施形態において、ｎ型チャネル領域とｐ型ソース及びドレイン領域を用いて実現されてもよい。この場合も、ドーピングレベルが閾値電圧を定め、ドーピングレベルが高いほど閾値は一層と負側になる。
一部の典型的な実施形態において、この開示に係る一部の実施形態に好適なＳＯＳ型ディプレッションモードＮＭＯＳＦＥＴは、ｎ型トランジスタにｐ型チャネル注入マスクを設け、ｎ型チャネル、ソース及びドレイン領域を有する構造と、およそ−５００ｍＶの負の閾値電圧をもたらすことによって製造されてもよい。同様に、一部の典型的な実施形態において、好適なディプレッションモードＰＭＯＳＦＥＴは、ｐ型トランジスタにｎ型チャネル注入マスクを設け、ｐ型チャネル、ソース及びドレイン領域を有する構造と、およそ＋５００ｍＶの正の閾値電圧をもたらすことによって実現されてもよい。
背景技術にて説明されたように、本発明に係るＡＣＣ型ＭＯＳＦＥＴ装置は、以下に限られないが、シリコン・オン・インシュレータ、シリコン・オン・サファイア、及びシリコン・オン・接合ウェハ技術を含む如何なる好適な半導体・オン・インシュレータ技術を用いても実現され得る。このようなシリコン・オン・接合ウェハ技術の１つは“直接シリコン接合（ＤＳＢ）”基板を用いるものである。直接シリコン接合（ＤＳＢ）基板は、異なる結晶方位を有する単結晶シリコン膜をベース基板に接合させ、電気的に貼り付けることによって製造される。これを実現したものは、カリフォルニア州サンノゼに本社を置くシリコン・ジェネシス社から入手可能である。シリコン・ジェネシス社のウェブサイト（www.sigen.comにて一般公開されている）に記載されているように、シリコン・オン・接合ウェハ技術は、室温で実行可能な所謂“ナノクリーブ（NanoCleave（登録商標））”接合プロセスを含む。このプロセスを用いると、ＳＯＩウェハは、例えばゲルマニウム・オン・インシュレータ（ＧｅＯＩ）ウェハの製造においてなど、実質的に相異なる熱膨張係数を有する材料群を用いて形成されることができる。シリコン・オン・接合ウェハについて記載している特許の例は以下である：2006年6月6日に発行された米国特許第7,056,808号；2005年11月29日に発行された米国特許第6,969,668号；2005年6月21日に発行された米国特許第6,908,832号；2003年10月14日に発行された米国特許第6,632,724号；及び2004年9月14日に発行された米国特許第6,790,747号。なお、これらの全ては、接合ウェハ上にシリコンデバイスを製造する技術及び方法の教示に関して、参照することによりここに組み込まれる。
ＳＯＳ内のエンハンスメントモード及びディプレッションモードのトランジスタの製造に関する参考文献は、R.Orndorff、D.Butcher、「CMOS/SOS/LSI Switching Regulator Control Device」、Solid-State Circuits Conference Digest of Technical Papers、1978年2月、第21巻、pp.234-235である。なお、この文献は、エンハンスメントモード及びディプレッションモードのＳＯＳトランジスタの製造技術に関して、その全体がここに組み込まれる。
本願に係る線形性を改善するための方法及び装置の実施形態
本願は、ＡＣＣ型ＦＥＴの線形性を改善するための方法及び装置を記述するものである。電子デバイスの当業者に認識されるように、本教示は、ＮＭＯＳＦＥＴ及びＰＭＯＳＦＥＴ、並びにその他同様のデバイスに等しく適用される。単純化のため、例示目的でここに提示される実施形態及び実施例は、特に断らない限り、ＮＭＯＳＦＥＴのみを含んでいる。ドーパント、電荷キャリア、バイアス電圧の極性などを周知のように変更することにより、電子デバイス技術の当業者は、これらの実施形態及び実施例が如何にしてＰＭＯＳＦＥＴやその他の同様のデバイスとともに用いられるように適応され得るかを容易に理解できるであろう。
研究により、上述のＡＣＣ型電界効果トランジスタ（ＦＥＴ）は当該ＡＣＣ型ＦＥＴがＯＦＦ状態にあるときに線形性感度を呈することが示されている。この線形性感度は、その大部分が、ＡＣＣ型ＦＥＴがターンオフされるときのボディ−ゲート間の電位差により生じる。この感度は、他の信号劣化も同様に包含し得るものの、二次及び三次の相互変調高調波歪みにおける劣化として非常に明瞭に定義される。数多くの実装例において、ボディ−ゲート間電圧（ＶＢＧ）は、ボディ電流に依存する値であるダイオードの電圧降下に従って設定される。ボディ電流は数桁の大きさの変化を有するので、同様にＶＢＧもそれに従って変化する。証拠が示すことには、ＡＣＳ領域の寄生ＭＯＳキャパシタンスが、観測される線形性感度を生じさせる。線形性に対する電流感度を解消するため、上述のＡＣＣ型ＦＥＴの線形性を向上させる２つの方法の様々な組合せを説明する。
ここに記載の方法及び装置は、上述の蓄積電荷制御（ＡＣＣ）型ＦＥＴに変更を加えることによって、ＦＥＴの線形性の改善をもたらす。ここに開示される改良された方法及び装置を用いることで、高調波性能が改善される。ＡＣＳを用いて高調波性能を改善するこの改良方法においては、ボディ−ゲート電位感度が、改良ソリューションを提供するきっかけを提供する。上述の方法及び装置においてはＡＣＳ自体内へのイオン注入が所望の動作電圧範囲で高調波干渉を生成するので、改良された方法及び装置は、偶数次及び奇数次の高調波を改善するためのＡＣＳの使用の最適化として規定される。
続いて、線形性の改善をもたらす２つの方法を概説する。第１の方法は、最悪ケースの高調波ピークが標準的あるいは所望の動作条件から外れるようにシフトされるよう、ＡＣＳ領域のイオン注入（ここでは、“改良ボディコンタクト”とも称する）のドーピングレベル及びドーピング材料を制御することを有する。この方法については、“ＡＣＳイオン注入への変更”と題して更に詳細に後述する。第２の方法は、ＡＣＳを有するＭＯＳＦＥＴのボディとゲートとの間の寄生キャパシタンスにまたがる電圧降下を部分的あるいは完全にキャンセルする構造を設けることを有する。そのような構造においては、非線形な寄生キャパシタンスにまたがる電圧の項が結果としてゼロに設定され、それにより、有利なことに、非線形性の発生が完全に無くなる。この方法については、“ＡＣ短絡を有するデュアルＡＣＳ型デバイス実装”と題して更に詳細に後述する。
ＡＣＳイオン注入への変更
ＡＣＳ領域のイオン注入のドーピング型及びドーピングレベルを変更することにより、線形性を逸脱する最悪ケースのピークを、標準動作条件から外れるように移動させることができる。より具体的には、イオン注入の変更は、最悪ケースの高調波ピークを、より大きな負バイアス電圧側又はゼロバイアス条件に近い側の何れかに移動させることができる。何れの方向も利点及び欠点を有するので、用途仕様に合わせた調整可能性の余地がある。多様なイオン注入の特徴付けにより、将来的な用途における所望の調整可能性が提供され得る。
シリコンプロセスにおいて、異なるタイプのイオン注入を選択して注入レベルを調整することは、最悪ケースの高調波ピークを所望の動作条件から外れるようにシフトさせる。より正確には、これは、最悪ケースの高調波ピークのボディ電圧を、動作電圧に近いものから、動作電圧より大きい或いは小さい値へとシフトさせる（ＶＢｗｒｏｓｔ〜ＶＢｏｐｅｒａｔｉｏｎａｌからＶＢｗｒｏｓｔ＜ＶＢｏｐｅｒａｔｉｏｎａｌ又はＶＢｗｒｏｓｔ＞ＶＢｏｐｅｒａｔｉｏｎａｌへのシフト）。Ｎ型及びＰ型のイオン注入が標準プロセスに適用可能である。偶数次及び奇数次の高調波の改善が、全ての試験結果を通して見られた。
図１０Ａ及び１０Ｂは、様々なドーパント種及びドーパントレベルでのＡＣＳ領域のイオン注入の調整について、ＡＣＣ型ＭＯＳＦＥＴの高調波応答をボディバイアス電圧に対して示している。図１０Ａは第二高調波応答を示し、図１０Ｂは第三高調波応答を示している。双方の図中の縦線１０２０は、およそ−３．３Ｖの動作ゲートバイアス電圧を表している。なお、図１０Ａ及び１０Ｂにおいて、ＴＩＮ（厚膜（Thick）酸化膜真性（intrinsic）ＮＭＯＳＦＥＴ）は、試験対象のＮＭＯＳＦＥＴを製造するのに厚膜酸化膜が使用され且つデバイスが真性ＮＭＯＳＦＥＴであるプロセスを意味する。図１０Ａ及び１０Ｂに提示した試験結果は、ＡＣＳ領域のイオン注入を調整することが、高調波応答カーブを、図１０Ａ中のカーブ１０２３及び図１０Ｂ中のカーブ１０３３に相当するＡＣＳ注入に何ら工作しないＮＭＯＳＦＥＴの結果から、どのようにシフトさせるかを例証している。図１０Ａ及び１０Ｂが示すように、デバイスの動作電圧付近では、ゲート端子とボディ端子との間のバイアス電圧差が略ゼロであるときにターンオンされるＡＣＳ領域の寄生ＭＯＳキャパシタの形成に起因して、かなりの非線形応答（すなわち、“高調波リンクル（皺）”）が発生する。図１０Ａ中のカーブ１０２１及び図１０Ｂ中のカーブ１０３１は、ＡＣＳ領域における高濃度ドープのＰ型注入の結果を示している。図１０Ａ中のカーブ１０２２及び図１０Ｂ中のカーブ１０３２は、低濃度ドープのＰ型注入の結果を示している。図１０Ａ中のカーブ１０２３及び図１０Ｂ中のカーブ１０３３は、低濃度ドープのＮ型注入の結果を示している。図１０Ａ及び１０Ｂから見て取れるように、Ｐ型注入は、より負の動作電圧領域側へ最悪ケースの高調波ピークを押し込み、Ｎ型注入は、ゼロバイアス条件に近い側へピークを押し込む。
以上にて簡潔に述べたように、非線形高調波応答は、ＡＣＳ領域内の寄生ＭＯＳキャパシタに由来すると考えられる。ＡＣＳ領域のイオン注入を調整することは、寄生ＭＯＳキャパシタがターンオンされる電圧閾値を所望の動作電圧範囲の外側に移動させて、指定動作範囲内で線形又はそれに近い応答を達成することを可能にする。
ＡＣＳ領域内のドーパント材料及びドーパントレベルの選択・制御を行うことにより、望ましくない高調波応答がＡＣＣ型ＭＯＳＦＥＴの動作領域から外れるように移動され得る。ＡＣＳ領域のイオン注入の調整は、例えば図３Ａ−３Ｊを参照して上述したものなど、ほぼ任意の構成の、ほぼ任意のＡＣＣ型ＭＯＳＦＥＴの実施形態で行われ得る。また、電子デバイス設計技術の当業者に十分理解されるように、他の実施形態において、ＡＣＣ型ＮＭＯＳＦＥＴ又はＡＣＣ型ＰＭＯＳＦＥＴは、様々なＦＥＴコンポーネントをイオン注入するのに使用する適切なドーパント材料を選択し、且つＡＣＳ領域のドーパントレベルを調整することによって、所望の高調波応答を達成するようにイオン注入されることができる。
ＡＣ短絡を有するデュアルＡＣＳ型デバイス実装
本方法及び装置によれば、デュアルＡＣＳ（又は“ボディコンタクト”）デバイスは、標準的なＨ型ゲートＦＥＴデバイス（例えば、図３Ｋに示したデバイスなど）に対する類似性を保持するものであるが、以下の提案レイアウトは、ボディ領域とのＡＣＳ領域コンタクトに関して最小サイズ接続を維持するものである。これは、ポリシリコン間隔の最小エッジでレイアウトを作り出すことを可能にし、これはコンタクトが除去される時に容易に達成される。
新たなＨ型ゲートデバイスは、ＦＥＴスタックの底部の位置の両側のＡＣＳ領域間のＡＣ短絡によって規定される。スタックのそれぞれの側のＡＣＳ領域の各々は寄生キャパシタンスによってゲートポリシリコンに独立に無線周波数結合されるので、二次相互変調歪み高調波が対称性により著しく改善する。スタックのそれぞれの側のボディコンタクトが互いに短絡され、故に、一緒にゲートポリシリコンに結合するので、ＣＢＧにまたがる電圧がキャンセルされる。この電圧キャンセルは、非線形キャパシタンスにまたがる電圧を０Ｖに設定し、非線形性の発生を完全に排除する。図１５は、ＡＣ短絡を有するデュアルボディＡＣＳ型のＡＣＣ型ＭＯＳＦＥＴの典型的な簡略レイアウトを示している。
図１５は、ＡＣ短絡構造の追加を示していることを除いて、図３Ｋに示したＭＯＳＦＥＴの構造と同様である。図１５は、蓄積電荷を制御するように適応され且つ“Ｈ型ゲート”構成にて構成されたＡＣＣ型のＳＯＩ型ＮＭＯＳＦＥＴの一実施形態の簡略化された上面模式図である。図１５は、そのゲートコンタクト301、ゲート302及びゲート酸化物を見せないようにして、ＡＣＣ型ＮＭＯＳＦＥＴ1500を示している。ここで説明される幾つかの構造上の相違を除いて、ＡＣＣ型ＮＭＯＳＦＥＴ1500は設計及び機能的に、図３Ａ−３Ｄ及び３Ｊを参照して説明されたＡＣＣ型ＮＭＯＳＦＥＴに非常に似通っている。図１５に示されているように、ＡＣＣ型ＮＭＯＳＦＥＴ1500はＨ型ゲートのＡＣＣ型ＮＭＯＳＦＥＴ1500の両端部に配置された２つのＡＣＳ308及び308”を含んでいる。Ｐ＋電気コンタクト領域310及び310”が、それらそれぞれのＡＣＳ308及び308”に隣接するように形成されており、それらへの電気コンタクトを提供する。開示された方法及び装置によれば、上述のように、ＡＣＣ型ＮＭＯＳＦＥＴ1500が蓄積電荷レジームで動作するようにバイアスされるとき、ボディ312内に存在する蓄積電荷は２つのＡＣＳ308及び308”によって除去、あるいはその他の方法で制御される。図１５は、２つのＡＣＳ308と308”とをそれらそれぞれの電気コンタクト領域310及び310”を介して電気的に接続するＡＣ短絡構造1501を示している。基本的に、ＡＣ短絡構造1501は２つのＡＣＳ308及び308”を互いに短絡させる。ＡＣ短絡構造1501は、金属層若しくは導電性の半導体層、又はその他の方法若しくは技術によって設けられ得る。
デバイスのソース側及びドレイン側の寄生キャパシタンスを（対称性によって）均等化し、且つ対称的なボディコンタクト同士を（Ｈ型ゲートＡＣ短絡を用いて）接続することにより、最悪ケースのスパイクに対して、第二高調波及び第三高調波の２０ｄＢから３０ｄＢの改善が観測される。また、このレイアウトは、高調波ボディ−ゲート電位差感度を低減させた。
また、ＡＣ短絡は、直接又は誘導性の相互接続法の何れかにより作り出され得る。直接接続の一例は、金属層の使用によるものである。誘導性接続の一例はＰ＋配線の使用である。
図１１Ａ及び１１Ｂは、ＡＣ短絡されたデュアルＡＣＳ型のＡＣＣ型ＭＯＳＦＥＴ及び単一ＡＣＳ型のＡＣＣ型ＭＯＳＦＥＴ（何れのデバイスのＡＣＳ注入にも何らの工作をしていない）について、それぞれ、第二高調波応答及び第三高調波応答をボディバイアス電圧に対して示している。図１１Ａにおいて、カーブ１１２１は、単一ＡＣＳ型のＡＣＣ型ＭＯＳＦＥＴの第二高調波応答を表しており、デバイスの動作電圧（直線１１２０によって指し示す）付近にスパイク（すなわち、“高調波リンクル”）を有している。一方、カーブ１１２３は、ＡＣ短絡されたデュアルＡＣＳ型のＡＣＣ型ＭＯＳＦＥＴの高調波応答を表しており、スパイクがほぼ完全に除去されている。同様の傾向は、図１１Ｂに示される第三高調波応答に関しても観察することができる。図１１Ａ及び１１Ｂがともに例証することには、ＡＣ短絡されたデュアルＡＣＳ型のＡＣＣ型ＭＯＳＦＥＴは、（ＡＣＳ領域のイオン注入の調整を用いて高調波スパイクの位置をシフトさせるものでない）ＡＣＳを有するＡＣＣ型ＭＯＳＦＥＴで観察される高調波スパイク（及び、劣化させる高調波の蓄積）をほぼ完全に除去する効果的な手法を提供する。
デュアルＡＣＳ型のＡＣＣ型ＭＯＳＦＥＴにおけるＡＣ短絡構成の重要性を示すため、図１２は、ＦＥＴデバイスの底部にＡＣ短絡が存在しない典型的なＨ型ゲートのデュアルボディコンタクト（ＡＣＳ）ＦＥＴデバイスの回路図を示しており、図１３は、ＦＥＴデバイスの底部に示すＡＣ短絡を有する典型的なＨ型ゲートのデュアルボディコンタクト（ＡＣＳ）ＦＥＴデバイスの回路図を示している。図１２に例示されるように、デュアルＡＣＳを有するがＡＣ短絡が存在しない場合にも、単一ＡＣＳを有する構成と比較して、スイッチ動作の対称性のおかげで、より良好な第二高調波がなおも予期される。しかしながら、ゲートとＡＣＳ領域との間のキャパシタが非線形応答を呈する場合、単一ＡＣＳを有する構成と比較して、高調波の寄与を倍増させる共通ゲートと個々のＡＣＳ領域との間の有限の電圧差に起因して、より悪い第三高調波が予期される。
ＡＣ短絡及び均衡化されたキャパシタンスを用いると、電圧バランスにより、ボディとゲートとの間の電圧差はゼロになることを強いられる（すなわち、ＣＧＤ＝ＣＧＳ且つＣＢＤ＝ＣＢＳであり、ＶＢＧ＝０Ｖにさせる）。ＶＢＧ＝０Ｖである場合、ＣＢＧが非線形であっても、Ｃ（Ｖ）非線形性を発生させるキャパシタにまたがる電圧が存在しない。
図１４Ａ及び１４Ｂは、本方法及び装置に従った典型的なデュアルＡＣＳコンタクトのテスト構造レイアウトを示している。図１４Ｂは、図１４Ａに示したＦＥＴスタックの下部に示されるＡＣ短絡の拡大版を示している。図１４Ａは、ＭＯＳＦＥＴが所望の性能を実現するように多数の小さいセグメントのソース、ドレイン及びゲート領域として構成される場合の、ソース及びドレイン領域のコンタクトビアのアレイを示している。図１４Ｂは、ソース領域のコンタクトビアの行（小さい正方形の行として示されており、１つの正方形に符号１４１０が付されている）と、ドレイン領域のコンタクトビアの行（小さい正方形の行として示されており、１つの正方形に符号１４２０が付されている）とを示している。ソース領域コンタクトビアとドレイン領域コンタクトビアとの間の灰色の領域１４３０はゲート領域である。ＡＣＳ領域（図１４Ｂには図示せず）への電気コンタクトは、ゲート領域１４３９の各端部のＡＣＳ電気コンタクト１４４０によって実現されている。複数のＡＣＳ電気コンタクト１４４０は、ボディバスバー１４５０によって互いに接続されている。ＡＣＳ電気コンタクトへの短絡用の電気接続は、金属ＡＣ短絡１４６０によって実現されている。
デュアルＡＣＳコンタクトＭＯＳＦＥＴの線形性感度を低減する上でのＡＣＳ短絡の有効性は、特定のレイアウト依存特性を制御することによって向上され得る。それらのレイアウト依存特性は以下を含む：（１）ＣＧＳはＣＧＤと同じであるべきである；（２）ＣＢＳはＣＢＤと同じであるべきである；及び（３）ＣＧＧ及びＣＢＢは無視できるものであるべきである。また、多数のフィンガー部を有するＦＥＴでは、対称の場合、寄生成分はほぼ等しくあるべきである。これらのキャパシタンスは、ゲートの中心を通る水平な直線に対してソースとドレインとが対称であるレイアウトによって達成され得る。レイアウト接続もまた、ＡＣ短絡の有効性を向上させ得る。好ましくは、ＭＯＳＦＥＴの両側のＡＣＳ領域へのコンタクトは、低インピーダンス経路を介して互いに接続されるべきである。図１４Ｂに示したレイアウトにおいては、第２金属層が構造のそれぞれの側のボディブスバー１４５０同士を接続している。
ＡＣ短絡を有する２Ｄ及び３Ｄ対称“Ｎ重”ボディコンタクトデバイス実装
ＡＣ短絡を有する二次元対称デュアルＡＣＳ（ボディコンタクト）ＦＥＴデバイスの背後にある概念は、二次元対称性が維持される限り、トリプル（三重）ボディコンタクトデバイス、クワドラチャ（四重）コンタクトデバイスなど、“Ｎ重”ボディコンタクトデバイスまで拡張され得る。Ｎ重ボディコンタクトデバイスは、環状デバイスと考えることもできる。また、やはり対称性が維持される限り、複数デバイスが、総和的に、三次元レイヤ群、すなわち、三次元として近似される一連の積層された二次元デバイスにて製造されてもよい。三次元積層されたｎ個のボディコンタクトを互いに短絡させることは、より良好な第二及び第三高調波を生み出すことになる。
上述のように、本発明に係る実施形態は、単一のＡＣＳ領域がボディの一端でＭＯＳＦＥＴボディに接触すること、又は２つ（デュアル）のＡＣＳ領域がボディの両端でＭＯＳＦＥＴボディに接触することに限定されない。本発明の実施形態に係る代替的なＭＯＳＦＥＴアーキテクチャは、複数のＡＣＳ領域が多様な向きでＭＯＳＦＥＴボディに接触することを可能にし得る。好ましくは、ＡＣＳ領域は、それらＡＣＳ領域同士を短絡させるときにＣＢＧにかかる電圧のキャンセルを最大化し、それにより第二広聴課の抑制をもたらすよう、対称的に配置される。それら複数のＡＣＳ領域はまた、好ましくは、蓄積電荷が位置するゲート酸化膜の近くに配置される。上述のように、ＭＯＳＦＥＴアーキテクチャはまた、三次元構造を有していてもよい。その場合も、三次元構造を有する本発明の実施形態は、ＭＯＳＦＥＴボディに接触する複数のＡＣＳ領域を有し得る。そのような三次元構造内の複数のＡＣＳ領域は、好ましくは、対称的に配置される。
本発明の更なる他の実施形態は、ＭＯＳＦＥＴにおいて線形性の向上を達成するために、ＡＣＳ領域のドーピング型及びドーピングレベルを制御する上述の方法と、ＡＣＳ領域同士を短絡させる上述の方法との双方を用いてもよい。また、ＡＣＳ領域への１つ又は複数の電気コンタクト領域は、ＡＣＳ領域と同じ材料を有していてもよい。すなわち、これら２つの領域は同じ広がりを持っていてもよい。他の実施形態において、これら２つの領域は、例えば図１４Ｂ（ＡＣＳ領域への電気コンタクトが金属層によって形成されている）に示したように、相異なる材料を有していてもよい。更なる他の実施形態において、電気コンタクト領域及びＡＣＳ領域は、相異なるレベルにドープされた、且つ／或いは相異なる材料でドープされた領域を有していてもよい。
ＡＣＳ領域注入を制御する方向とＡＣ短絡の方法との一方又は双方を組み入れたＭＯＳＦＥＴへの電気接続は、図４Ａ−４Ｇ及び図５Ａ−５Ｄに関して上述したように形成され得る。例えば、電気接続は、図４Ｂに示して上述したように、各ＡＣＳ領域からＭＯＳＦＥＴゲートまで形成され得る。上述の方法を組み入れたＭＯＳＦＥＴの実施形態はまた、図６、８及び９に関して上述した電気回路、並びにそのようなＭＯＳＦＥＴが所望の性能を提供するその他の回路で利用され得る。
以上の典型的な好適実施形態の詳細な説明は、法の要求に従って例示及び開示の目的で提示されたものである。網羅的であったり、発明を説明したそのままの形態に限定したりすることは意図しておらず、単に、発明が特定の使用又は実装にどのように適しているかを当業者が理解することを可能にすることを意図している。当業者には変更及び変形が可能であることが明らかになるであろう。
許容範囲、形状寸法、具体的な動作条件又は工作仕様などを含んでいたり、複数の実装例の間で、あるいは最新技術へ変化とともに変わったりし得る典型的な実施形態の説明によっては、何らの限定も意図されておらず、それから何らかの限定が課されるべきではない。特に、理解されるように、本開示は特定の組成又は生理学的システムに限定されるものではなく、当然ながら様々であり得る。本開示は、現行技術に関して為されたものであるが、将来的な技術の進展に従った適応をも意図している。本発明の範囲は記載の請求項及び適用可能な均等物によって定められるものである。また、理解されるように、ここで使用されている用語は、単に特定の実施形態を説明するためのものであり、限定を意図したものではない。単数形での請求項要素の言及は、明示的に断らないない限り、“１つ且つ１つだけ”を意味するものではない。本明細書及び特許請求の範囲で使用される単数形の“ａ”、“ａｎ”及び“the”は、その内容がその他のことを明瞭に指示していない限り、複数であることを含む。用語“幾つか”は、その内容がその他のことを明瞭に指示していない限り、２つ以上であることを含む。別のことが定義されていない限り、ここで使用される全ての技術用語及び科学用語は、当業者によって一般的に理解されるのと同じ意味を有する。
また、本開示における如何なる要素、コンポーネント、又は方法若しくはプロセスのステップも、その要素、コンポーネント又はステップが請求項に明示されているかにかかわらず、公衆に向けられたものではない。
開示に係る数多くの実施形態を説明してきた。そうは言うものの、理解されるように、本開示の精神及び範囲を逸脱することなく様々な変更が為され得る。従って、これら以外の実施形態も請求項の範囲内に含まれ得る。

Claims (48)

  1. 蓄積電荷制御型のフローティングボディ型金属酸化膜半導体電界効果トランジスタ（ＡＣＣ型ＭＯＳＦＥＴ）であって：
    ゲートと、
    ドレインと、
    ソースと、
    前記ソースと前記ドレインとの間のゲート変調される導電チャネルを有するボディと、
    前記ゲートと前記ボディとの間に位置するゲート酸化物層と、
    前記ボディに動作可能に結合された蓄積電荷シンク（ＡＣＳ）であり、所望の動作領域から外れるように該ＡＣＳ内の電圧に対するキャパシタンスの変曲（キャパシタンス対電圧変曲）をシフトさせるように選択された材料を有するＡＣＳと
    を有し、
    当該ＭＯＳＦＥＴが蓄積電荷レジームで動作するようにバイアスされるとき、前記ボディ内に蓄積電荷が存在し、
    当該ＭＯＳＦＥＴがオン状態で動作するようにバイアスされるとき、前記ゲート変調される導電チャネル、前記ソース及び前記ドレインは同じ極性のキャリアを有し、当該ＭＯＳＦＥＴがオフ状態で動作するようにバイアスされ且つ前記蓄積電荷が前記ソース、前記ドレイン及び前記ゲート変調される導電チャネルの前記極性とは反対の極性を有するとき、当該ＭＯＳＦＥＴは前記蓄積電荷レジームで動作する、
    ＡＣＣ型ＭＯＳＦＥＴ。
  2. 前記ゲート変調される導電チャネルは、第１のドーパントでドープされた材料を有し、前記ＡＣＳは、第２のドーパントでドープされた材料を有し、前記第２のドーパントは、前記所望の動作領域から外れるように前記ＡＣＳ内の前記キャパシタンス対電圧変曲をシフトさせるように選択されている、請求項１に記載のＡＣＣ型ＭＯＳＦＥＴ。
  3. 前記ゲート変調される導電チャネルは、ドーパントで第１のドーピングレベルにドープされた材料を有し、前記ＡＣＳは、前記ドーパントで第２のドーピングレベルにドープされた材料を有し、前記第２のドーピングレベルは、前記所望の動作領域から外れるように前記ＡＣＳ内の前記キャパシタンス対電圧変曲をシフトさせるように選択されている、請求項１に記載のＡＣＣ型ＭＯＳＦＥＴ。
  4. 前記ゲート変調される導電チャネルは、第１のドーパントで第１のドーピングレベルにドープされた材料を有し、前記ＡＣＳは、第２のドーパントで第２のドーピングレベルにドープされた材料を有し、前記第２のドーパント及び前記第２のドーピングレベルは、前記所望の動作領域から外れるように前記ＡＣＳ内の前記キャパシタンス対電圧変曲をシフトさせるように選択されている、請求項１に記載のＡＣＣ型ＭＯＳＦＥＴ。
  5. 当該ＡＣＣ型ＭＯＳＦＥＴは更に電気コンタクト領域を有し、前記電気コンタクト領域及び前記ＡＣＳは同じ広がりを有する、請求項１乃至４の何れか一項に記載のＡＣＣ型ＭＯＳＦＥＴ。
  6. 当該ＡＣＣ型ＭＯＳＦＥＴは更に、前記ＡＣＳに対して電気的に接触して近接配置された電気コンタクト領域を有し、前記電気コンタクト領域は前記ＡＣＳへの電気的な結合を支援し、前記電気コンタクト領域は、前記ＡＣＳが有する材料と同じ材料を有する、請求項１乃至４の何れか一項に記載のＡＣＣ型ＭＯＳＦＥＴ。
  7. 当該ＡＣＣ型ＭＯＳＦＥＴは更に、前記ＡＣＳに対して電気的に接触して近接配置された電気コンタクト領域を有し、前記電気コンタクト領域は前記ＡＣＳへの電気的な結合を支援し、前記電気コンタクト領域は、前記ＡＣＳが有する材料とは異なる材料を有する、請求項１乃至４の何れか一項に記載のＡＣＣ型ＭＯＳＦＥＴ。
  8. 前記電気コンタクト領域は金属を有する、請求項７に記載のＡＣＣ型ＭＯＳＦＥＴ。
  9. 前記ＡＣＳは前記ゲートに電気的に結合されている、請求項１乃至８の何れか一項に記載のＡＣＣ型ＭＯＳＦＥＴ。
  10. 当該ＡＣＣ型ＭＯＳＦＥＴはＮＭＯＳＦＥＴデバイスを有し、前記蓄積電荷は“Ｐ”極性を有する正孔を有する、請求項１乃至９の何れか一項に記載のＡＣＣ型ＭＯＳＦＥＴ。
  11. 前記ＮＭＯＳＦＥＴはエンハンスメントモード型のＮＭＯＳＦＥＴを有する、請求項１０に記載のＡＣＣ型ＭＯＳＦＥＴ。
  12. 前記ＮＭＯＳＦＥＴはディプレッションモード型のＮＭＯＳＦＥＴを有する、請求項１０に記載のＡＣＣ型ＭＯＳＦＥＴ。
  13. 蓄積電荷制御型のフローティングボディ型ＭＯＳＦＥＴ（ＡＣＣ型ＭＯＳＦＥＴ）であって、当該ＭＯＳＦＥＴが蓄積電荷レジームで動作するようにバイアスされるときに当該ＭＯＳＦＥＴのボディ内に蓄積される電荷を制御するように適応され、当該ＭＯＳＦＥＴは：
    ａ）ゲート、ドレイン、ソース、フローティングボディ、及び前記ゲートと前記フローティングボディとの間に位置するゲート酸化物層であり、当該ＭＯＳＦＥＴが前記蓄積電荷レジームで動作するようにバイアスされるとき、当該ＭＯＳＦＥＴは非導通状態又は略非導通状態で動作され、且つ電荷が前記ゲート酸化物層の近傍且つ下方の領域で前記ボディ内に蓄積する、ゲート、ドレイン、ソース、フローティングボディ、及びゲート酸化物層と、
    ｂ）前記フローティングボディの第１の遠位端の近傍に位置する第１の蓄積電荷シンク（ＡＣＳ）であり、該第１のＡＣＳは前記フローティングボディと電気的に連通し、当該ＭＯＳＦＥＴが前記蓄積電荷レジームで動作されるとき、前記フローティングボディ内の前記蓄積電荷を制御するため、あるいは前記フローティングボディから該第１のＡＣＳを介して前記蓄積電荷を除去するために、第１のＡＣＳバイアス電圧が該第１のＡＣＳに印加される、第１のＡＣＳと、
    ｃ）前記フローティングボディの第２の遠位端の近傍に位置する第２の蓄積電荷シンク（ＡＣＳ）であり、該第２のＡＣＳは前記フローティングボディと電気的に連通し、当該ＭＯＳＦＥＴが前記蓄積電荷レジームで動作されるとき、前記フローティングボディ内の前記蓄積電荷を制御するため、あるいは前記フローティングボディから該第２のＡＣＳを介して前記蓄積電荷を除去するために、第２のＡＣＳバイアス電圧が該第２のＡＣＳに印加される、第２のＡＣＳと、
    ｄ）前記第１のＡＣＳに対して電気的に連通して近接配置された第１の電気コンタクト領域であり、前記第１のＡＣＳへの電気的な結合を支援する第１の電気コンタクト領域と、
    ｅ）前記第２のＡＣＳに対して電気的に連通して近接配置された第２の電気コンタクト領域であり、前記第２のＡＣＳへの電気的な結合を支援する第２の電気コンタクト領域と
    を有する、ＡＣＣ型ＭＯＳＦＥＴ
  14. 前記第１の電気コンタクト領域は前記第２の電気コンタクト領域と電気的に連通しており、前記第１の電気コンタクト領域と前記第２の電気コンタクト領域との間の電気的な連通は、経路インピーダンスを有する経路によって実現されている、請求項１３に記載のＡＣＣ型ＭＯＳＦＥＴ。
  15. 前記第１のＡＣＳは第１のＡＣＳインピーダンスで前記フローティングボディに結合しており、前記第２のＡＣＳは第２のＡＣＳインピーダンスで前記フローティングボディに結合しており、前記経路インピーダンスは前記第１のＡＣＳインピーダンスより低く、且つ前記経路インピーダンスは前記第２のＡＣＳインピーダンスより低い、請求項１４に記載のＡＣＣ型ＭＯＳＦＥＴ。
  16. 前記第１のＡＣＳは第１のＡＣＳインピーダンスで前記フローティングボディに結合しており、前記第２のＡＣＳは第２のＡＣＳインピーダンスで前記フローティングボディに結合しており、前記経路インピーダンスは前記第１のＡＣＳインピーダンスより高く、且つ前記経路インピーダンスは前記第２のＡＣＳインピーダンスより高い、請求項１４に記載のＡＣＣ型ＭＯＳＦＥＴ。
  17. 前記第１のＡＣＳ及び前記第２のＡＣＳは、所望の動作領域から外れるように前記第１のＡＣＳ及び前記第２のＡＣＳ内の電圧に対するキャパシタンスの変曲（キャパシタンス対電圧変曲）をシフトさせるように選択された材料を有する、請求項１３乃至１６の何れか一項に記載のＡＣＣ型ＭＯＳＦＥＴ。
  18. 前記フローティングボディは、第１のドーパントでドープされた材料を有し、前記第１のＡＣＳ及び前記第２のＡＣＳは、第２のドーパントでドープされた材料を有し、前記第２のドーパントは、前記所望の動作領域から外れるように前記第１のＡＣＳ及び前記第２のＡＣＳ内の前記キャパシタンス対電圧変曲をシフトさせるように選択されている、請求項１７に記載のＡＣＣ型ＭＯＳＦＥＴ。
  19. 前記フローティングボディは、ドーパントで第１のドーピングレベルにドープされた材料を有し、前記第１のＡＣＳ及び前記第２のＡＣＳは、前記ドーパントで第２のドーピングレベルにドープされた材料を有し、前記第２のドーピングレベルは、前記所望の動作領域から外れるように前記第１のＡＣＳ及び前記第２のＡＣＳ内の前記キャパシタンス対電圧変曲をシフトさせるように選択されている、請求項１７に記載のＡＣＣ型ＭＯＳＦＥＴ。
  20. 前記フローティングボディは、第１のドーパントで第１のドーピングレベルにドープされた材料を有し、前記第１のＡＣＳ及び前記第２のＡＣＳは、第２のドーパントで第２のドーピングレベルにドープされた材料を有し、前記第２のドーパント及び前記第２のドーピングレベルは、前記所望の動作領域から外れるように前記第１のＡＣＳ及び前記第２のＡＣＳ内の前記キャパシタンス対電圧変曲をシフトさせるように選択されている、請求項１７に記載のＡＣＣ型ＭＯＳＦＥＴ。
  21. 前記第１のＡＣＳと前記第１の電気コンタクト領域とは同じ広がりを有し、前記第２のＡＣＳと前記第２の電気コンタクト領域とは同じ広がりを有する、請求項１３乃至２０の何れか一項に記載のＡＣＣ型ＭＯＳＦＥＴ。
  22. 前記第１の電気コンタクト領域と前記第１のＡＣＳとは同じ材料を有し、前記第２の電気コンタクト領域と前記第２のＡＣＳとは同じ材料を有する、請求項１３乃至２０の何れか一項に記載のＡＣＣ型ＭＯＳＦＥＴ。
  23. 前記第１の電気コンタクト領域と前記第１のＡＣＳとは相異なる材料を有し、前記第２の電気コンタクト領域と前記第２のＡＣＳとは相異なる材料を有する、請求項１３乃至２０の何れか一項に記載のＡＣＣ型ＭＯＳＦＥＴ。
  24. 前記第１の電気コンタクト領域及び前記第２の電気コンタクト領域は相互接続層を有する、請求項２３に記載のＡＣＣ型ＭＯＳＦＥＴ。
  25. 前記第１のＡＣＳ及び前記第２のＡＣＳは前記ゲートに電気的に結合されている、請求項１３乃至２４の何れか一項に記載のＡＣＣ型ＭＯＳＦＥＴ。
  26. 当該ＡＣＣ型ＭＯＳＦＥＴはＡＣＣ型ＮＭＯＳＦＥＴを有し、前記ソース及び前記ドレインはＮ＋ドープされた領域を有し、前記フローティングボディ、前記第１のＡＣＳ及び前記第２のＡＣＳはＰ−ドープされた領域を有し、前記第１の電気コンタクト領域及び前記第２の電気コンタクト領域はＰ＋ドープされた領域を有する、請求項１３乃至２５の何れか一項に記載のＡＣＣ型ＭＯＳＦＥＴ。
  27. 前記第１のＡＣＳと前記第１の電気コンタクト領域とは同じ広がりを有し、前記第２のＡＣＳと前記第２の電気コンタクト領域とは同じ広がりを有し、前記フローティングボディ、前記第１のＡＣＳ及び前記第２のＡＣＳは、単一のイオン注入製造工程で形成された、結合された、Ｐ−ドープされた領域を有する、請求項２６に記載のＡＣＣ型ＭＯＳＦＥＴ。
  28. 前記ドレイン、前記ゲート、前記第１のＡＣＳ及び前記第２のＡＣＳは、前記ソースと前記ドレインとの間の前記フローティングボディの中央によって定められる直線に関して対称配置されている、請求項１３乃至２７の何れか一項に記載のＡＣＣ型ＭＯＳＦＥＴ。
  29. 蓄積電荷制御型のフローティングボディ型ＭＯＳＦＥＴ（ＡＣＣ型ＭＯＳＦＥＴ）であって、当該ＭＯＳＦＥＴが蓄積電荷レジームで動作するようにバイアスされるときに当該ＭＯＳＦＥＴのボディ内に蓄積される電荷を制御するように適応され、当該ＭＯＳＦＥＴは：
    ａ）ゲート、ドレイン、ソース、フローティングボディ、及び前記ゲートと前記フローティングボディとの間に位置するゲート酸化物層であり、当該ＭＯＳＦＥＴが前記蓄積電荷レジームで動作するようにバイアスされるとき、当該ＭＯＳＦＥＴは非導通状態又は略非導通状態で動作され、且つ電荷が前記ゲート酸化物層の近傍且つ下方の領域で前記ボディ内に蓄積する、ゲート、ドレイン、ソース、フローティングボディ、及びゲート酸化物層と、
    ｂ）前記フローティングボディの近傍に位置する複数の蓄積電荷シンク（ＡＣＳ）であり、該複数の蓄積電荷シンクの各蓄積電荷シンクが前記フローティングボディに電気的に結合され、当該ＭＯＳＦＥＴが前記蓄積電荷レジームで動作されるとき、前記フローティングボディ内の前記蓄積電荷を制御するため、あるいは前記フローティングボディから該複数の蓄積電荷シンクを介して前記蓄積電荷を除去するために、ＡＣＳバイアス電圧が各蓄積電荷シンクに印加される、複数の蓄積電荷シンクと、
    ｃ）対応する蓄積電荷シンクに近接配置された複数の電気コンタクト領域であり、各電気コンタクト領域が、対応する蓄積電荷シンクへの電気的な結合を支援する、複数の電気コンタクト領域と、
    を有する、ＡＣＣ型ＭＯＳＦＥＴ。
  30. 前記複数の蓄積電荷シンクは、所望の動作領域から外れるように前記複数の蓄積電荷シンク内の電圧に対するキャパシタンスの変曲（キャパシタンス対電圧変曲）をシフトさせるように選択された材料を有する、請求項２９に記載のＡＣＣ型ＭＯＳＦＥＴ。
  31. 前記フローティングボディは、第１のドーパントでドープされた材料を有し、前記複数の蓄積電荷シンクは、第２のドーパントでドープされた材料を有し、前記第２のドーパントは、前記所望の動作領域から外れるように前記複数の蓄積電荷シンク内の前記キャパシタンス対電圧変曲をシフトさせるように選択されている、請求項３０に記載のＡＣＣ型ＭＯＳＦＥＴ。
  32. 前記フローティングボディは、ドーパントで第１のドーピングレベルにドープされた材料を有し、前記複数の蓄積電荷シンクは、前記ドーパントで第２のドーピングレベルにドープされた材料を有し、前記第２のドーピングレベルは、前記所望の動作領域から外れるように前記複数の蓄積電荷シンク内の前記キャパシタンス対電圧変曲をシフトさせるように選択されている、請求項３０に記載のＡＣＣ型ＭＯＳＦＥＴ。
  33. 前記フローティングボディは、第１のドーパントで第１のドーピングレベルにドープされた材料を有し、前記複数の蓄積電荷シンクは、第２のドーパントで第２のドーピングレベルにドープされた材料を有し、前記第２のドーパント及び前記第２のドーピングレベルは、前記所望の動作領域から外れるように前記複数の蓄積電荷シンク内の前記キャパシタンス対電圧変曲をシフトさせるように選択されている、請求項３０に記載のＡＣＣ型ＭＯＳＦＥＴ。
  34. 前記複数の電気コンタクト領域は互いに電気的に接触しており、電気コンタクト領域間の電気的な接触は、１つ以上の経路インピーダンスを有する１つ以上の経路によって実現されている、請求項２９乃至３３の何れか一項に記載のＡＣＣ型ＭＯＳＦＥＴ。
  35. 各蓄積電荷シンクは１つ以上の蓄積電荷シンクインピーダンスで前記フローティングボディに結合しており、前記１つ以上の経路インピーダンスは前記１つ以上の蓄積電荷シンクインピーダンスより低い、請求項３４に記載のＡＣＣ型ＭＯＳＦＥＴ。
  36. 各蓄積電荷シンクは１つ以上の蓄積電荷シンクインピーダンスで前記フローティングボディに結合しており、前記１つ以上の経路インピーダンスは前記１つ以上の蓄積電荷シンクインピーダンスより高い、請求項３４に記載のＡＣＣ型ＭＯＳＦＥＴ。
  37. 各蓄積電荷シンクは、その対応する電気コンタクト領域と同じ広がりを有する、請求項２９乃至３６の何れか一項に記載のＡＣＣ型ＭＯＳＦＥＴ。
  38. 各蓄積電荷シンク及びその対応する電気コンタクト領域は同じ材料を有する、請求項２９乃至３７の何れか一項に記載のＡＣＣ型ＭＯＳＦＥＴ。
  39. 各蓄積電荷シンク及びその対応する電気コンタクト領域は相異なる材料を有する、請求項２９乃至３７の何れか一項に記載のＡＣＣ型ＭＯＳＦＥＴ。
  40. 前記複数の電気コンタクト領域は相互接続層を有する、請求項３９に記載のＡＣＣ型ＭＯＳＦＥＴ。
  41. 各電気コンタクト領域が独立に前記ゲートに接続されている、請求項２９乃至４０の何れか一項に記載のＡＣＣ型ＭＯＳＦＥＴ。
  42. 前記複数の蓄積電荷シンクは、前記フローティングボディに関して且つ互いに対して対称に二次元に配置されている、請求項２９乃至４１の何れか一項に記載のＡＣＣ型ＭＯＳＦＥＴ。
  43. 前記複数の蓄積電荷シンクは、前記フローティングボディに関して且つ互いに対して対称に三次元に配置されている、請求項２９乃至４２の何れか一項に記載のＡＣＣ型ＭＯＳＦＥＴ。
  44. 前記ゲートに電気的に結合されたゲート端子と、前記ドレインに電気的に結合されたドレイン端子と、前記ソースに電気的に結合されたソース端子と、前記複数の電気コンタクト領域のうちの１つ以上に電気的に結合された１つ以上のＡＣＳ端子と、を更に有する請求項２９乃至４３の何れか一項に記載のＡＣＣ型ＭＯＳＦＥＴ。
  45. 前記１つ以上のＡＣＳ端子は蓄積電荷シンク機構に結合されている、請求項４４に記載のＡＣＣ型ＭＯＳＦＥＴ。
  46. 前記複数の蓄積電荷シンクは前記ゲート酸化物層の近傍に配置されている、請求項２９乃至４５の何れか一項に記載のＡＣＣ型ＭＯＳＦＥＴ。
  47. 前記ドレイン、前記ゲート、及び前記複数の蓄積電荷シンクは、前記ソースと前記ドレインとの間の前記フローティングボディの中央によって定められる直線に関して対称配置されている、請求項２９乃至４６の何れか一項に記載のＡＣＣ型ＭＯＳＦＥＴ。
  48. 当該ＡＣＣ型ＭＯＳＦＥＴはシリコン・オン・インシュレータ技術で製造されている、請求項１乃至４７の何れか一項に記載のＡＣＣ型ＭＯＳＦＥＴ。
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