DE112011103554T5 - Verfahren und Vorrichtung zur Verwendung bei der Verbesserung einer Linearität von Mosfets unter Verwendung einer Ladungsakkumulationssenke - Reduktion harmonischer Falten - Google Patents

Verfahren und Vorrichtung zur Verwendung bei der Verbesserung einer Linearität von Mosfets unter Verwendung einer Ladungsakkumulationssenke - Reduktion harmonischer Falten Download PDF

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Abstract

Es sind ein Verfahren und Vorrichtung zur Verbesserung der linearen Empfindlichkeit einer MOSFET-Vorrichtung mit einer akkumulierten Beladungssenke (ACS) offenbart. Das Vefahren und die Vorrichtung sind geeignet einen Abfall in der zweiten oder dritten harmonischen Distorsion der Intermodulation in einem gewünschten Spannungsbereich in einer Vorrichtung mit einer Ladungsakkumulationssenke anzusprechen.

Description

  • QUERVERWEIS ZU IN BEZUG GENOMMENEN ANMELDUNGEN – PRIORITÄTSBEANSPRUCHUNG
  • Diese Patentanmeldung beansprucht den Prioritätsvorteil der am 20. Oktober 2010 eingereichten, vorläufigen US-Anmeldung (Provisional Application) Nr. 61/405,165. Diese Patentanmeldung ist auch eine Teilfortsetzung (CIP) der am 22. März 2011 eingereichten US-Patentanmeldung Nr. 13/053,211, die eine Teilanmeldung der am 10. Juli 2006 eingereichten US-Patentanmeldung Nr. 11/484,370 (nunmehr US-Patent Nr. 7,910,993 vom 22. März 2011), welche den Prioritätsvorteil der am 11. Juli 2005 eingereichten, vorläufigen US-Anmeldung Nr. 60/698,523 beansprucht. Diese Patentanmeldung bezieht sich auch auf die am 14. September 2006 eingereichte US-Anmeldung Nr. 11/520,912 (nunmehr US-Patent Nr. 7,890,891 vom 15. Februar 2011), welche den Prioritätsvorteil der am 15. September 2005 eingereichten, vorläufigen US-Anmeldung (Provisional Application) Nr. 60/718,260 beansprucht. Die Inhalte aller vorstehend zitierten Anmeldungen einschließlich Anhängen dieser Anmeldungen werden hierin in ihrer Gesamtheit durch Bezugnahme eingeschlossen, wie wenn sie vollständig ausgefürt wären.
  • HINTERGRUND
  • 1. Gebiet
  • Die vorliegende Erfindung betrifft Feldeffekttransistoren (FETs) mit Metalloxidhalbleiter (MOS) und insbesondere MOSFETs, die auf Halbleiter-Auf-Isolator-(„SOI”)- und Halbleiter-Auf-Saphir-(„SOS”)-Substraten hergestellt sind. In einer Ausführungsform ist ein SOI-(oder SOS-)MOSFET angepasst, um eine akkumulierte Ladung bzw. eine Ladungsakkumulation zu steuern und hierdurch eine Linearität von Schaltungselementen zu verbessern.
  • 2. Beschreibung des Standes der Technik
  • Obschon das offenbarte Verfahren und die offenbarte Vorrichtung zur Verwendung bei der Verbesserung der Linearität von MOSFETs hierin als anwendbar zur Verwendung bei SOI-MOSFETs beschrieben sind, wird vom Fachmann auf dem Gebiet des Entwurfs elektronischer Bauteile eingesehen werden, dass die vorliegenden Lehren gleichermaßen zur Verwendung in SOS-MOSFETs anwendbar sind. Im Allgemeinen können die vorliegenden Lehren bei der Implementierung von MOSFETs unter Verwendung jedweder geeigneter Halbleiter-Auf-Isolator-Technologie, einschließlich Silizium-Auf-Isolator-Technologie, verwendet werden. Zum Beispiel können die hierin beschriebenen, erfindungsgemäßen MOSFETs unter Verwendung von Verbindungshalbleitern auf isolierenden Substraten implementiert werden. Solche Verbindungshalbleiter weisen, ohne indessen darauf beschränkt zu sein, die folgenden auf: Silizium-Germanium (SiGe), Galliumarsenid (GaAs), Indiumphosphid (InP), Galliumnitrid (GaN), Siliziumkarbid (SiC), und II–VI-Verbindungshalbleiter einschließlich Zinkselenid (ZnSe) und Zinksulfid (ZnS). Die vorliegenden Lehren können auch bei der Implementierung von MOSFETs, die aus Dünnfilmpolymeren hergestellt sind, verwendet werden. Organische Dünnfilmtransistoren (OTFTs) verwenden ein Polymer, konjugierte Polymere, Oligomere oder andere Moleküle, um die isolierende Gate-Dielektrikumsschicht auszubilden. Die vorliegenden erfinderischen Verfahren und Vorrichtungen können bei der Implementierung solcher OTFTs verwendet werden.
  • Es wird durch den Fachmann auf dem Gebiet des Elektronikentwurfs eingesehen werden, dass das vorliegend offenbarte Verfahren und die vorliegend offenbarte Vorrichtung praktisch jedwede Isolationsgate-Technologie und auf integrierte Schaltungen, die einen schwebenden bzw. potentialfreien Body (engl. floating body) aufweisen, betrifft. Wie dieser Fachmann einsehen wird, werden ständig Technologien entwickelt, um Implementierung eines „schwebenden Bodys” zu erzielen. Beispielsweise haben die Erfinder Kenntnis von in Bulk-Silizium implementierten Schaltungen, wobei Schaltungsmplementierungen verwendet werden, um den Body der Vorrichtung schwebend zu machen. Zusätzlich können das offenbarte Verfahren und die offenbarte Vorrichtung auch unter Verwendung von Silizium-Auf-Verbundwafer-Implementierungen implementiert werden. Eine solche Silizium-Auf-Verbundwafer- bzw. -Bondwafer-Technik verwendet „Siliziumdirektverbund-”(DSB)-Substrate. Siliziumdirektverbund-(DSB)-Substrate werden durch Bonden und elektrisches Verbinden einer Schicht aus einkristallinem Silizium unterschiedlicher Kristallorientierung auf einem Basissubstrat hergestellt. Die vorliegende Offenbarung betrachtet daher Ausführungsformen des offenbarten Verfahrens und der offenbarten Vorrichtung, die in jeder der sich entwickelnden Implementierungen eines schwebenden Bodys implementiert sind. Daher sind Bezugnahmen auf und beispielhafte Beschreibungen von SOI-MOSFETs hierin nicht so zu verstehen, dass sie die Brauchbarkeit der vorliegenden Lehren nur auf SOI-MOSFETs beschränken. Vielmehr finden, wie nachstehend in weiteren Einzelheiten beschrieben, das offenbarte Verfahren und die offenbarte Vorrichtung Anwendbarkeit in MOSFETs, die in einer Vielzahl von Bauteiltechnologien einschließlich SOS und Silizium-Auf-Verbundwafertechnologien, implementiert sind.
  • Wie wohlbekannt ist, verwendet ein MOSFET einen gate-modulierten leitfähigen Kanal einer Leitfähigkeit vom n-Typ oder p-Typ und wird demgemäß als ein „NMOSFET” bzw. „PMOSFET” bezeichnet. 1 zeigt eine Querschnittsansicht eines beispielhaften SOI-NMOSFET 100 nach dem Stand der Technik. Wie in 1 gezeigt, weist der herkömmliche SOI-NMOSFET 100 ein Isolatorsubstrat bzw. isolierendes Substrat 118 auf, welches eine vergrabene Oxidschicht, Saphir oder ein anderes isolierendes Material aufweisen kann. Eine Source 112 und ein Drain 116 des NMOSFET 100 weisen N+-Gebiete (d. h., Gebiete, die mit einem Material eines Dotierstoffs vom „n-Typ” stark dotiert sind) auf, die durch Ionenimplantation in eine oberhalb des isolierenden Substrats 118 angeordnete Siliziumschicht hergestellt sind. (Die Source und das Drain von PMOSFETs weist Gebiete (d. h., Gebiete, die mit einem Material eines Dotierstoffs vom „p-Typ” stark dotiert sind) auf). Der Body 114 weist ein R-Gebiet (d. h., ein Gebiet mit einem Dotierstoff vom „p-Typ” leicht dotiert ist) auf, das durch Ionenimplantation oder durch Dotierstoffe, die in der Siliziumschicht bereits vorhanden sind, wenn sie auf dem isolierenden Substrat 118 ausgebildet wird, hergestellt ist. Wie in 1 gezeigt, weist der NMOSFET 100 auch ein Gate-Oxid 110 auf, welches oberhalb des Bodys 114 angeordnet ist. Das Gate-Oxid 110 weist typischerweise eine dünne Schicht eines isolierenden dielektrischen Materials wie etwa SiO2 auf. Das Gate-Oxid 110 isoliert den Body 114 elektrisch von einem Gate 108, welches oberhalb des Gate-Oxids 110 angeordnet ist. Das Gate 108 weist eine Schicht aus Metall oder, in noch typischerer Weise, Polysilizium auf.
  • Ein Source-Anschluss 102 ist mit der Source 112 operativ gekoppelt, so dass eine Source-Vorspannung „Vs” an die Source 112 angelegt werden kann. Ein Drain-Anschluss 106 ist mit dem Drain 116 operativ gekoppelt, so dass eine Drain-Vorspannung „Vd” an das Drain 116 angelegt werden kann. Ein Gate-Anschluss 104 ist mit dem Gate 108 operativ gekoppelt, so dass eine Gate-Vorspannung „Vg” an das Gate 108 angelegt werden kann.
  • Wie wohlbekannt ist, durchdringt, wenn eine Spannung zwischen dem Gate- und dem Source-Anschluss eines MOSFETs angelegt wird, ein erzeugtes elektrisches Feld das Gate-Oxid des Bodys des Transistors. Für ein Bauteil eines Anreicherungsmodus erzeugt eine positive Gate-Vorspannung einen Kanal in dem Kanalgebiet des MOSFET-Bodys, durch welchen ein Strom zwischen der Source und dem Drain verläuft. Für ein Bauteil eines Verarmungsmodus liegt ein Kanal für eine Gate-Vorspannung von Null vor. Ein Variieren der an das Gate angelegten Spannung moduliert die Leitfähigkeit des Kanals und steuert hierdurch den Stromfluss zwischen der Source und dem Drain.
  • Für einen MOSFET des Anreicherungsmodus erzeugt die Gate-Vorspannung beispielsweise einen so genannten „Inversionskanal” in einem Kanalgebiet des Bodys 114 unter dem Gate-Oxid 110. Der Inversionskanal weist Ladungsträger, welche die gleiche Polarität (z. B. Ladungsträger einer „P”-Polarität (d. h., Defektelektronenträger) oder „N”-Polarität (d. h., Elektronenträger)) wie die Polarität der Ladungsträger der Source und des Drain aufweisen, auf, und er stellt hierdurch eine Leitung (d. h., einen Kanal) bereit, durch welchen Strom zwischen der Source und dem Drain verläuft. Beispielsweise wird, wie in dem SOI-NMOSFET 100 von 1 gezeigt, ein Inversionskanal in dem Kanalgebiet des Bodys 114 ausgebildet, wenn eine hinreichend positive Spannung zwischen dem Gate 108 und der Source 112 (d. h., eine positive Gate-Vorspannung, welche eine Schwellenspannung Vth übersteigt) angelegt wird. Wie vorstehend angemerkt, ist die Polarität von Ladungsträgern in dem Inversionskanal identisch mit der Polarität von Ladungsträgern in der Source und dem Drain. In diesem Beispiel weisen die Ladungsträger in dem Kanal Ladungsträger der N-Polarität auf, da die Source und das Drain Material eines Dotierstoffs vom „n-Typ” aufweisen und daher Ladungsträger der N-Polarität aufweisen. Gleichermaßen weisen die Ladungsträger in dem Kanal von eingeschalteten bzw. durchschaltenden (d. h., leitenden) PMOSFETs Ladungsträger der P-Polarität auf, da in PMOSFETs die Source und das Drain ein Material eines Dotierstoffs vom „p-Typ” aufweisen.
  • MOSFETs des Verarmungsmodus arbeiten ähnlich wie MOSFETs des Anreicherungsmodus, allerdings sind MOSFETs des Verarmungsmodus so dotiert, dass ein leitender Kanal selbst dann vorliegt, wenn keine Spannung an das Gate angelegt ist. Wenn eine Spannung von geeigneter Polarität an das Gate angelegt wird, wird der Kanal verarmt. Dies reduziert wiederum den Stromfluss durch das Bauteil des Verarmungsmodus. Im Wesentlichen ist das Bauteil des Verarmungsmodus analog einem „normal geschlossenen” Schalter, während das Bauteil des Anreicherungsmodus analog einem „normal offenen” Schalter ist. Sowohl MOSFETs des Anreicherungs- als auch des Verarmungsmodus weisen eine Gate-Spannungsschwelle Vth auf, bei welcher der MOSFET von einem Sperrzustand (nicht-leitend) in einen Durchlasszustand (leitend) wechselt.
  • Ungeachtet dessen, welchen Betriebsmodus ein SOI-MOSFET nutzt (d. h., ob Anreicherungs- oder Verarmungsmodus), kann unterhalb des Gate eine „akkumulierte Ladung” auftreten, wenn der MOSFET in einem Sperrzustand (d. h., die Gate-Spannung übersteigt Vth nicht) betrieben wird und wenn eine hinreichende, nicht verschwindende Gate-Vorspannung bezüglich der Source und dem Drain angelegt wird. Die „akkumulierte Ladung” bzw. Ladungsakkumulation, wie nachstehend in weiteren Einzelheiten definiert und durchgehend in der vorliegenden Anmeldung verwendet, ist ähnlich der „Akkumulationsladung”, die in der Literatur des Standes der Technik in Bezug auf MOS-Kondensatoren beschrieben wird. Allerdings beschreiben die Referenzen des Standes der Technik eine „Akkumulationsladung” so, dass sie sich nur auf eine vorspannungsinduzierte Ladung, die unterhalb eines MOS-Kondensatoroxids vorliegt, bezieht, wobei die Akkumulationsladung von der gleichen Polarität wie die Mehrzahl der Ladungsträger des Halbleitermaterials unterhalb des Kondensatoroxids ist. Demgegenüber und wie nachstehend in weiteren Einzelheiten beschrieben, wird die „akkumulierte Ladung” bzw. Ladungsakkumulation hierin so verwendet, dass sie sich auf gatevorspannungsinduzierte Ladungsträger bezieht, die in dem Body eines MOSFET eines Sperrzustands akkumulieren können, selbst wenn die Majoritätsladungsträger in dem Body nicht die gleiche Polarität wie die akkumulierte Ladung aufweisen. Diese Situation kann beispielsweise in einem NMOSFET des Sperrzustands des Verarmungsmodus eintreten, wobei die akkumulierte Ladung Defektelektronen aufweisen (d. h., eine P-Polarität aufweisen) kann, selbst wenn eine Dotierung des Bodys N- anstelle von P- ist.
  • Wie in 1 gezeigt, kann beispielsweise eine Ladungsakkumulation 120 in dem Body 114 unter und nahe des Gate-Oxids 110 akkumulieren, wenn der SOI-NMOSFET 100 so vorgespannt wird, dass er in einem Sperrzustand arbeitet, und wenn eine hinreichende, nicht verschwindende Spannung an das Gate 108 angelegt wird. Der Betriebszustand des SOI-NMOSFET 100, der in 1 gezeigt ist, wird hierbei als „Bedingungen einer Ladungsakkumulation” des MOSFET bezeichnet. Die Bedingungen einer Ladungsakkumulation werden nachstehend in weiteren Einzelheiten definiert. Die Ursachen und Wirkungen der Ladungsakkumulation in SOI-MOSFETs werden nun in weiteren Einzelheiten beschrieben.
  • Wie wohlbekannt ist, können Elektron-Defektelektron-Paarladungsträger in Bodys eines MOSFET als Folge verschiedener Mechanismen (z. B., thermische, optische und Elektron-Defektelektron-Paarerzeugungsprozesse eines Tunnelns von Band-zu-Band) erzeugt werden. Wenn die Elektron-Defektelektron-Paarladungsträger innerhalb eines Bodys eines NMOSFET erzeugt werden und wenn der NMOSFET unter einer Bedingung eines Sperrzustandes vorgespannt ist, können beispielsweise Elektronen von ihren Defektelektron-Gegenstücken getrennt und sowohl in die Source als auch das Drain gezogen werden. Über eine Zeitdauer können unter der Annahme, dass der NMOSFET fortgesetzt in dem Sperrzustand vorgespannt bleibt, können die Defektelektronen (die sich aus den getrennten Elektron-Defektelektron-Paaren ergeben) unter und nahe dem Gate-Oxid unter dem Gate-Oxid akkumulieren (d. h., eine „Ladungsakkumulation” ausbilden). Ein ähnlicher Prozess (mit dem umgekehrten Verhalten von Elektronen und Defektelektronen) tritt in ähnlicher Weise vorgespannten PMOSFET-Bauteilen auf. Dieses Phänomen wird nun unter Bezugnahme auf den SOI-NMOSFET 100 von 1 beschrieben.
  • Wenn der SOI-NMOSFET 100 mit Gate-, Source- und Drain-Vorspannungen betrieben wird, welche die Kanalladungsträger in dem Body 114 verarmen (d. h., der NMOSFET 100 befindet sich in dem Sperrzustand), können Defektelektronen unter und nahe dem Gate-Oxid 110 akkumulieren. Wenn beispielsweise die Source-Vorspannung Vs und die Drain-Vorspannung Vd jeweils Null (z. B., mit einem nicht gezeigten Massekontakt verbunden) sind und die Gate-Vorspannung Vg eine hinreichend negative Spannung bezüglich Masse und bezüglich Vth aufweist, werden Defektelektronen, die in dem Body 114 vorliegen, in Richtung des Kanalgebiets nahe dem Gate-Oxid 110 angezogen. Über eine Zeitdauer akkumulieren die Defektelektronen unter dem Gate-Oxids 110, solange sie nicht entfernt oder anderweitig gesteuert werden, und führen zu der in 1 gezeigten Ladungsakkumulation 120. Die Ladungsakkumulation 120 wird daher in 1 als positive „+”-Defektelektronenladungsträger dargestellt. In dem gegebenen Beispiel ist Vg negativ bezüglich Vs und Bd, so dass elektrische Feldbereiche 122 und 124 ebenfalls vorhanden sein können.
  • MOSFETs, welche Body-Kontakte verwenden, sind herkömmlicherweise bekannt. Beispielsweise beschreibt Burr in dem US-Patent Nr. 6,249,027 ein teilweises verarmtes SOI-Bauteil mit einer einzeln zugewiesenen Vorspanneinrichtung eines einzelnen Bodygebiets. Burr zeigt Verarmungsgebiete und jeweilige Bodygebiete, die unterhalb der Verarmungsgebiete angeordnet sind. In jedem der Bodygebiete ist ein jeweiliger Body-Kontakt vorhanden und ist in elektrischer Kommunikation mit dem entsprechenden Bodygebiet. Die Body-Kontakte sind auch mit Vorspannungserzeugern verbunden. Der Body-Kontakt ist mit dem Body des teilweise verarmten SOI-Bauteils verbunden, so dass die Schwellenspannung Vth für Variationen im Prozess, Temperatur und Schaltungsaktivität eingestellt werden kann. Daher offenbart Burr die Verwendung von Body-Kontakten zur Feinabstimmung der Schwellenspannung, offenbart oder behandelt aber nicht einen Betrieb eines MOSFET unter Bedingungen einer Ladungsakkumulation, wobei eine Ladungsakkumulation in den Bodygebieten des MOSFET vorhanden ist, wie es vorstehend beschrieben wird.
  • Definition der Bedingungen einer Ladungsakkumulation
  • Die akkumulierte Ladung ist in der Polarität der Polarität von Ladungsträgern in dem Kanal entgegengesetzt. Da, wie vorstehend beschrieben, die Polarität von Ladungsträgern in dem Kanal mit der Polarität von Ladungsträgern in der Source und dem Drain identisch ist, ist die Polarität der Ladungsakkumulation 120 ebenso der Polarität von Ladugnsträgern in der Source und dem Drain entgegengesetzt. Beispielsweise akkumulieren unter den vorstehend beschriebenen Betriebsbedingungen Defektelektronen (die eine „P”-Polarität aufweisen) in NMOSFETs des Sperrzustands und akkumulieren Elektronen (die eine „N”-Polarität aufweisen) in PMOSFETs des Sperrzustands. Daher ist ein MOSFET-Bauteil hierin als unter ”Bedingungen der Ladungsakkumulation” arbeitend definiert, wenn der MOSFET vorgespannt ist, um in einem Sperrzustand zu arbeiten und wenn Ladungsträger, welche gegenüber den Ladungsträgern des Kanals eine entgegengesetzte Polarität aufweisen, in dem Kanalgebiet vorliegen. In anderen Worten ausgedrückt, ein MOSFET ist als unter den Bedingungen der Ladungsakkumulation arbeitend definiert, wenn der MOSFET vorgespannt ist, um in einem Sperrzustand zu arbeiten und wenn in dem Kanalgebiet Ladungsträger vorliegen, welche eine der Polarität der Ladungsträger der Source und des Drains entgegengesetzte Polarität aufweisen.
  • Beispielsweise und erneut Bezug nehmend auf 1 weist die Ladungsakkumulation 120 Defektelektronenträger auf, die eine P- oder „+”-Polarität aufweisen. Demgegenüber weisen die Ladungsträger in der Source, dem Drain und dem Kanal (d. h., wenn sich der FET in dem Durchlasszustand befindet) Elektronenträger auf, welche die N- oder „–”-Polarität aufweisen. Der SOI-NMOSFET 100 ist daher in 1 so gezeigt, dass er unter der Bedingung der Ladungsakkumulation arbeitet. Er ist vorgespannt, um in einem Sperrzustand zu arbeiten, und eine Ladungsakkumulation 120 liegt in dem Kanalgebiet vor. Die Ladungsakkumulation 120 ist in der Polarität (P) der Polarität der Ladungsträger des Kanals, der Source und des Drains (N) entgegengesetzt.
  • In einem anderen Beispiel, in welchem der SOI-NMOSFET 100 ein Bauteil des Verarmungsmodus aufweist, ist Vth definitionsgemäß negativ. Gemäß diesem Beispiel weist der Body 114 ein N-Gebiet auf (im Gegensatz zu dem in 1 gezeigten P–-Gebiet. Die Source und das Drain weisen N+-Gebiete auf, die den in dem MOSFET 100 des Anreicherungsmodus von 1 gezeigten ähnlich sind. Für Vs und Vd jeweils bei Null Volt ist der NMOSFET des Verarmungsmodus in einen Sperrzustand vorgespannt, wenn eine Gate-Vorspannung Vg angelegt wird, die hinreichend negativ bezüglich Vth ist (beispielsweise ein Vg, welches ungefähr –1 V negativer bezüglich Vth ist). Bei einer Vorspannung in dem Sperrzustand für eine hinreichend lange Zeitdauer können Defektelektronen unter dem Gate-Oxid akkumulieren und hierdurch die in 1 gezeigte Ladungsakkumulation 120 aufweisen.
  • In anderen Beispielen können Vs und Vd Vorspannungen aufweisen, die nicht Null sind. In manchen Ausführungsformen muss Vg hinreichend negativ sowohl zu Vs als auch Vd sein (damit beispielsweise Vg hinreichend negativ bezüglich Vth ist), um den NMOSFET in den Sperrzustand vorzuspannen. Der Fachmann auf dem Gebiet des Entwurfs von MOSFET-Bauteilen sollte erkennen, dass eine breite Varietät von Vorspannungen verwendet werden kann, um die vorliegenden Lehren in die Praxis umzusetzen. Wie nachstehend in weiteren Einzelheiten beschrieben, betrachten das vorstehend offenbarte Verfahren und die vorstehend offenbarte Vorrichtung eine Verwendung in jedwedem SOI-MOSFET-Bauteil, welches vorgespannt ist, um unter Bedingungen der Ladungsakkumulation zu arbeiten.
  • SOI- und SOS-MOSFETs werden oft in Anwendungen verwendet, in welchen ein Betrieb unter den Bedingungen einer Ladungsakkumulation das Verhalten des MOSFET beeinflusst. Wie nachstehend in weiteren Einzelheiten beschrieben, beeinflusst es das Verhalten von SOI-MOSFETs unter bestimmten Betriebsbedingungen nachteilig, solange nicht die Ladungsakkumulation entfernt bzw. abgeleitet oder auf andere Weise gesteuert wird. Eine beispielhafte Anwendung, die nachstehend in weiteren Einzelheiten unter Bezugnahme auf die in 2B und 5A gezeigten Schaltungen beschrieben wird, ist die Verwendung von SOI-MOSFETs in der Implementierung von Funkfrequenz-(RF)-Schalterschaltungen. Wie nachstehend unter Bezugnahme auf 2B und 5A in weiteren Einzelheiten beschrieben wird, haben die Erfinder entdeckt, dass unter manchen Betriebsbedingungen die Ladungsakkumulation die Linearität des SOI-MOSFET nachteilig beeinflusst und dadurch bei Verwendung in der Implementierung bestimmter Schaltungen einer durch den MOSFET verursachte harmonische Verzerrung und Intermodulationsverzerrung (IMD) erhöht, solange nicht die Ladungsakkumulation entfernt oder anderweitig gesteuert wird. Zusätzlich haben die Erfinder, wie nachstehend in weiteren Einzelheiten beschrieben, entdeckt, dass ein Entfernen oder Steuern der Ladungsakkumulation die Charakteristiken einer Drain-Source-Durchbruchspannung (d. h., der „BVDSS”) der SOI-MOSFETs verbessert.
  • Daher ist es wünschenswert, Techniken zum Anpassen und Verbessern von SOI(und SOS)-MOSFETs sowie Schaltungen, die mit den verbesserten SOI-MOSFETs implementiert sind, bereitzustellen, um die Ladungsakkumulation zu entfernen oder anderweitig zu steuern und dadurch das Betriebsverhalten des SOI-MOSFET signifikant zu verbessern. Es ist wünschenswert, Verfahren und Vorrichtungen zur Verwendung bei der Verbesserung der Linearitätseigenschaften in SOI-MOSFETs bereitzustellen. Die verbesserten MOSFETs sollten eine verbesserte Linearität, harmonische Verzerrung, Intermodulationsverzerrung und BVDSS-Charakteristiken im Vergleich mit herkömmlichen MOSFETs aufweisen und hierdurch das Betriebsverhalten von Schaltungen, die mit den verbesserten MOSFETs implementiert sind, verbessern. Die vorliegenden Lehren stellen solche neuartigen Verfahren und Vorrichtungen bereit.
  • KURZFASSUNG
  • Es werden Vorrichtungen und Verfahren bereitgestellt, um eine Ladungsakkumulation in SOI-MOSFETs zu steuern, wodurch nichtlineare Antworten und harmonische und Intermodulationsverzerrungseffekte bei dem Betrieb der SOI-MOSFETs verbessert werden.
  • In einer Ausführungsform ist eine Schaltung, die wenigstens einen SOI-MOSFET aufweist, konfiguriert, um unter Bedingungen einer Ladungsakkumulation zu arbeiten. Eine Ladungsakkumulationssenke (ACS) bzw. ein Ladungsakkumulationsableitbereich, die bzw. der operativ mit dem Body des SOI-MOSFET gekoppelt ist, nimmt eine in dem Body erzeugte Ladungsakkumulation auf, wodurch die Nichtlinearität der Netto-Source-Drain-Kapazität des SOI-MOSFET reduziert wird.
  • In einer Ausführungsform weist der ACS eine Verbindung hoher Impedanz mit dem MOSFET-Body auf, wobei eine beispielhafte Impedanz größer als 106 Ohm ist.
  • In einer Ausführungsform weist ein Metalloxidhalbleiter-Feldeffekttransistor (MOSFET) mit schwebendem Body (floating body) und Ladungsakkumulationssteuerung (ACC) auf:
    ein Gate;
    ein Drain;
    eine Source;
    einen Body, wobei der Body einen gatemodulierten leitfähigen Kanal zwischen der Source und dem Drain aufweist;
    eine Gate-Oxidschicht, die zwischen dem Gate und dem Body angeordnet ist; und
    eine Ladungsakkumulationssenke (ACS), die operativ mit dem Body gekoppelt ist, wobei der ACS-Bereich ein Material aufweist, das ausgewählt ist, um eine Kapazitäts-gegen-Spannungs-Krümmung innerhalb der ACS aus einem Soll-Betriebsbereich heraus zu verschieben;
    wobei in dem Body des MOSFET mit schwebendem Body eine akkumulierte Ladung bzw. Ladungsakkumulation vorhanden ist, wenn der MOSFET so vorgespannt ist, dass er unter Bedingungen einer Ladungsakkumulation arbeitet, und
    wobei der gatemodulierte leitfähige Kanal, die Source und das Drain Ladungsträger von identischer Polarität aufweisen, wenn der MOSFET so vorgespannt ist, dass er in einem Durchlasszustand arbeitet, und wobei der MOSFET unter Bedingungen einer Ladungsakkumulation arbeitet, wenn der MOSFET so vorgespannt ist, dass er in einem Sperrzustand arbeitet, und wenn die akkumulierte Ladung eine Polarität hat, die zur Polarität der Source, des Drain und des gatemodulierten leitfähigen Kanals entgegengesetzt ist.
  • In einer Ausführungsform weist ein ACC-MOSFET, der angepasst ist, um eine in dem Body des MOSFET akkumulierte Ladung zu steuern, wenn der MOSFET so vorgespannt ist, dass er unter Bedingungen einer Ladungsakkumulation arbeitet, auf:
    • a) ein Gate, ein Drain, eine Source, einen schwebenden Body, und eine Gate-Oxidschicht, die zwischen dem Gate und dem schwebenden Body angeordnet ist, wobei der ACC-MOSFET so vorgespannt ist, dass er unter Bedingungen einer Ladungsakkumulation arbeitet, wenn der MOSFET in einem nichtleitenden oder nahezu nichtleitenden Zustand betrieben wird und sich eine Ladung innerhalb des Bodys in einem Bereich nahe und unterhalb der Gate-Oxidschicht akkumuliert;
    • b) eine erste Ladungsakkumulationssenke (ACS), die nahe einem ersten distalen Ende des schwebenden Bodys angeordnet ist, wobei die erste ACS in elektrischer Kommunikation mit dem schwebenden Body ist, und wobei, wenn der MOSFET unter Bedingungen einer Ladungsakkumulation betrieben wird, eine erste ACS-Vorspannung (VACS1) an die erste ACS angelegt wird, um die akkumulierte Ladung in dem MOSFET-Body zu steuern oder um die akkumulierte Ladung über die erste ACS von dem MOSFET-Body zu entfernen;
    • c) eine zweite Ladungsakkumulationssenke (ACS), die nahe einem zweiten distalen Ende des schwebenden Bodys angeordnet ist, wobei die zweite ACS in elektrischer Kommunikation mit dem schwebenden Body ist, und wobei, wenn der MOSFET unter Bedingungen einer Ladungsakkumulation betrieben wird, eine zweite ACS-Vorspannung (VACS2) an die zweite ACS angelegt wird, um die akkumulierte Ladung in dem MOSFET-Body zu steuern oder um die akkumulierte Ladung über die zweite ACS von dem MOSFET-Body zu entfernen;
    • d) einen ersten elektrischen Kontaktbereich, der nahe bei und in elektrischer Kommunikation mit der ersten ACS angeordnet ist, wobei der elektrische Kontaktbereich eine elektrische Ankopplung an die erste ACS fördert; und
    • e) einen zweiten elektrischen Kontaktbereich, der nahe bei und in elektrischer Kommunikation mit der zweiten ACS angeordnet ist, wobei der elektrische Kontaktbereich eine elektrische Ankopplung an die zweite ACS fördert.
  • In einer Ausführungsform weist ein ACC-MOSFET, der angepasst ist, um eine indem Body des MOSFET akkumulierte Ladung zu steuern, wenn der MOSFET so vorgespannt ist, dass er unter Bedingungen einer Ladungsakkumulation arbeitet, auf:
    • a) ein Gate, ein Drain, eine Source, einen schwebenden Body und eine Gate-Oxidschicht, die zwischen dem Gate und dem schwebenden Body angeordnet ist, wobei der ACC-MOSFET so vorgespannt ist, dass er unter Bedingungen einer Ladungsakkumulation arbeitet, wenn der MOSFET in einem nichtleitenden oder nahezu nichtleitenden Zustand betrieben wird und sich eine Ladung innerhalb des Bodys in einem Bereich nahe und unterhalb der Gate-Oxidschicht akkumuliert;
    • b) mehrere Ladungsakkumulationssenken, die nahe an Abschnitten des schwebenden Bodys angeordnet sind, wobei jede Ladungsakkumulationssenke der mehreren Ladungsakkumulationssenken elektrisch an den schwebenden Body angekoppelt ist, und wobei, wenn der MOSFET unter Bedingungen einer Ladungsakkumulation betrieben wird, ACS-Vorspannungen an jede Ladungsakkumulationssenke angelegt werden, um die akkumulierte Ladung in dem MOSFET-Body zu steuern oder um die akkumulierte Ladung von dem MOSFET-Body über die mehreren Ladungsakkumulationssenken zu entfernen; und
    • c) mehrere elektrische Kontaktbereiche, die nahe an entsprechenden Ladungsakkumulationssenken angeordnet sind, wobei jeder elektrische Kontaktbereich eine elektrische Ankopplung an die entsprechenden Ladungsakkumulationssenke fördert.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • 1 ist eine Querschnittsansicht eines beispielhaften SOI-NMOSFET nach dem Stand der Technik.
  • 2A ist eine vereinfachte schematische Darstellung eines elektrischen Modells, welches die Impedanzeigenschaften eines Sperrzustands des beispielhaften SOI-NMOSFET nach dem Stand der Technik von 1 zeigt.
  • 2B ist eine schematische Darstellung einer beispielhaften vereinfachten RF-Schalterschaltung, die unter Verwendung herkömmlicher MOSFETs, wie etwa dem SOI-NMOSFET nach dem Stand der Technik von 1, implementiert ist.
  • 3A und 3B sind vereinfachte schematische Diagramme einer Draufsicht eines verbesserten SOI-NMOSFET, der in Übereinstimmung mit den vorliegenden Lehren angepasst ist, um eine Ladungsakkumulation zu steuern.
  • 3C ist eine perspektivische schematische Darstellung im Querschnitt eines verbesserten SOI-NMOSFET, der angepasst ist, um eine Ladungsakkumulation zu steuern, wobei Anschlüsse eines Gates, einer Source, eines Drain und eine Ladungsakkumulationssenke (ACS) gezeigt sind.
  • 3D ist eine vereinfachte schematische Darstellung in Draufsicht eines verbesserten SOI-NMOSFET, welcher angepasst ist, um eine Ladungsakkumulation zu steuern, mit einer Ladungsakkumulationssenke (ACS), die elektrisch mit einem P+-Gebiet gekoppelt ist.
  • 3E ist eine vereinfachte schematische Darstellung in Draufsicht eines verbesserten SOI-NMOSFET, der angepasst ist, eine Ladungsakkumulation zu steuern, und zeigt eine Linie A-A' einer Querschnittsansicht, die entlang etwa einer Mitte des SOI-NMOSFET genommen ist.
  • 3F ist eine Querschnittsansicht des verbesserten SOI-NMOSFET von 3E, die entlang der Ansichtslinie A-A' von 3E genommen ist.
  • 3G ist eine Querschnittsansicht des verbesserten SOI-NMOSFET von 3A–3B.
  • 3H ist eine vereinfachte schematische Darstellung in Draufsicht eines SOI-NMOSFET, die ein Gebiet einer erhöhten Schwellenspannung, die in herkömmlichen MOSFETs und in einigen Ausführungsformen des verbesserten SOI-MOSFET aufgrund von Herstellungsprozessen auftreten kann, zeigt.
  • 3I ist eine grafische Darstellung einer Inversionskanalladung als eine Funktion angelegter Gate-Spannung, wenn ein Gebiet erhöhter Schwellenspannung in einem SOI-MOSFET vorliegt.
  • 3J ist eine vereinfachte schematische Darstellung in Draufsicht eines verbesserten SOI-NMOSFET, der angepasst ist, um eine Ladungsakkumulation zu steuern, und in einer „T-Gate”-Konfiguration konfiguriert ist.
  • 3K ist eine vereinfachte schematische Darstellung in Draufsicht eines verbesserten SOI-NMOSFET, der angepasst ist, um eine Ladungsakkumulation zu steuern, und in einer „H-Gate”-Konfiguration konfiguriert ist.
  • 4A ist eine vereinfachte schematische Darstellung eines verbesserten SOI-NMOSFET, der angepasst ist, um eine Ladungsakkumulation zu steuern, ausgeführt als ein Bauteil mit vier Anschlüssen.
  • 4B ist eine vereinfachte schematische Darstellung eines verbesserten SOI-NMOSFET, der angepasst ist, um eine Ladungsakkumulation zu steuern, ausgeführt als ein Bauteil mit vier Anschlüssen, wobei ein Anschluss einer Ladungsakkumulationssenke (ACS) mit einem Gate-Anschluss gekoppelt ist.
  • 4C ist eine vereinfachte schematische Darstellung eines verbesserten SOI-NMOSFET, der angepasst ist, um eine Ladungsakkumulation zu steuern, ausgeführt als ein Bauteil mit vier Anschlüssen, wobei ein Anschluss einer Ladungsakkumulationssenke (ACS) über eine Diode mit einem Gate-Anschluss gekoppelt ist.
  • 4D ist eine vereinfachte schematische Darstellung eines verbesserten SOI-NMOSFET, der angepasst ist, um eine Ladungsakkumulation zu steuern, ausgeführt als ein Bauteil mit vier Anschlüssen, wobei ein Anschluss einer Ladungsakkumulationssenke (ACS) mit einer Steuerschaltung gekoppelt ist.
  • 4E ist eine vereinfachte schematische Darstellung einer beispielhaften RF-Schalterschaltung, die unter Verwendung des ACC-NMOSFET mit vier Anschlüssen von 4D implementiert ist, wobei der ACS-Anschluss durch eine externe Vorspannungsquelle angesteuert wird.
  • 4F ist eine vereinfachte schematische Darstellung eines verbesserten SOI-NMOSFET, der angepasst ist, um eine Ladungsakkumulation zu steuern, ausgeführt als ein Bauteil mit vier Anschlüssen, wobei ein Anschluss einer Ladungsakkumulationssenke (ACS) mit einer Klemmschaltung gekoppelt ist.
  • 4G ist eine vereinfachte schematische Darstellung eines verbesserten SOI-NMOSFET, der angepasst ist, um eine Ladungsakkumulation zu steuern, ausgeführt als ein Bauteil mit vier Anschlüssen, wobei ein Anschluss einer Ladungsakkumulationssenke (ACS) über eine Diode parallel mit einem Kondensator mit einem Gate-Anschluss gekoppelt ist.
  • 4H zeigt grafische Darstellungen der Sperrkapazität (Coff) über angelegte Drain-Source-Spannungen für SOI-MOSFETs, die unter Bedingungen der Ladungsakkumulation arbeiten, wobei eine erste grafische Darstellung die Sperrkapazität Coff eines herkömmlichen SOI-MOSFET zeigt und wobei eine zweite grafische Darstellung die Sperrkapazität Coff des verbesserten ACC-SOI-MOSFET, der in Übereinstimmung mit den vorliegenden Lehren hergestellt ist, zeigt.
  • 5A ist eine schematische Darstellung einer einpoligen, ein-/ausschaltenden (SPST) Funkfrequenz-(RF)-Schalterschaltung nach dem Stand der Technik.
  • 5B ist eine schematische Darstellung einer RF-Schalterschaltung, die für ein verbessertes Betriebsverhalten unter Verwendung einer Ladungsakkumulationssteuerung angepasst ist, wobei das Gate eines shuntenden SOI-NMOSFET mit einem Anschluss einer Ladungsakkumulationssenke (ACS) gekoppelt ist.
  • 5C ist eine schematische Darstellung einer RF-Schalterschaltung, die für ein verbessertes Betriebsverhalten unter Verwendung einer Ladungsakkumulationssteuerung angepasst ist, wobei das Gate eines shuntenden SOI-NMOSFET über eine Diode mit einem Anschluss einer Ladungsakkumulationssenke (ACS) gekoppelt ist.
  • 5D ist eine schematische Darstellung einer RF-Schalterschaltung, die für ein verbessertes Betriebsverhalten unter Verwendung einer Ladungsakkumulationssteuerung angepasst ist, wobei der Anschluss der Ladungsakkumulationssenke (ACS) mit einer Steuerschaltung gekoppelt ist.
  • 6 ist eine schematische Darstellung einer RF-Schalterschaltung mit in Reihe geschalteten MOSFETs, die für ein verbessertes Betriebsverhalten unter Verwendung einer Ladungsakkumulationssteuerung angepasst ist, wobei die Anschlüsse von Ladungsakkumulationssenken (ACS) der in Reihe geschalteten shuntenden MOSFETs mit einem Steuersignal gekoppelt sind.
  • 7 zeigt ein Ablaufdiagramm eines beispielhaften Verfahrens zur Verbesserung der Linearität eines SOI-MOSFET-Bauteils unter Verwendung einer Ladungsakkumulationssenke in Übereinstimmung mit der vorliegenden Offenbarung.
  • 8 zeigt ein vereinfachtes Schaltschema einer beispielhaften Ausführungsform einer RF-Schalterschaltung, die in Übereinstimmung mit der vorliegenden Offenbarung hergestellt ist, wobei die RF-Schalterschaltung Drain-Source-Widerstände zwischen dem Drain und der Source der ACC-MOSFETs aufweist.
  • 9 zeigt eine vereinfachte schematische Darstellung einer beispielhaften einpoligen, umschaltenden (SPDT) RF-Schalterschaltung, die in Übereinstimmung mit der vorliegenden Offenbarung hergestellt ist, wobei Drain-Source-Widerstände über den schaltenden ACC-SOI-MOSFETs gezeigt sind.
  • 10A zeigt die harmonische Antwort zweiter Ordnung an einem ACC-MOSFET mit verschiedenen Dotierstoffen und Dotierstoffniveaus in dem ACS-Bereich.
  • 10B zeigt die harmonische Antwort dritter Ordnung an einem ACC-MOSFET mit verschiedenen Dotierstoffen und Dotierstoffniveaus in dem ACS-Bereich.
  • 12 zeigt eine schematische Darstellung eines beispielhaften FET-Bauteils mit H-Gate und zwei Body-Kontakten (ACS), ohne einen an der Unterseite des FET-Bauteils vorliegenden AC-Kurzschluss.
  • 13 zeigt eine schematische Darstellung eines beispielhaften FET-Bauteils mit H-Gate und zwei Body-Kontakten (ACS) mit einem an der Unterseite des FET-Bauteils gezeigten AC-Kurzschluss.
  • 14A zeigt einen Entwurf einer beispielhaften Doppel-ACS-Kontakt-Teststruktur in Übereinstimmung mit den vorliegenden Verfahren und Vorrichtungen.
  • 14B zeigt eine vergrößerte Version des AC-Kurzschlusses, der an der Unterseite des in 14A gezeigten FET-Stapels gezeigt ist.
  • 15 zeigt einen beispielhaften vereinfachten Entwurf eines Doppelbody-ACS-ACC-MOSFET mit einem AC-Kurzschluss, der in Übereinstimmung mit den vorliegenden Verfahren und Vorrichtungen hergestellt ist.
  • Gleiche Bezugsziffern und Bezeichnungen in den verschiedenen Zeichnungen geben gleiche Elemente an.
  • GENAUE BESCHREIBUNG
  • Wie vorstehend erwähnt, wird der Fachmann auf dem Gebiet des Entwurfs elektronischer Bauteile einsehen, dass die Lehren hierin gleichermaßen auf NMOSFETs und PMOSFETs anwendbar sind. Zur Vereinfachung enthalten die Ausführungsformen und Beispiele, die hierin für veranschaulichende Zwecke vorgestellt werden, nur NMOSFETs, soweit nicht anders angegeben. Durch Vornehmen wohlbekannter Änderungen hinsichtlich Dotierstoffen, Ladungsträgern, Polarität von Vorspannungen etc. wird der Fachmann auf dem Gebiet der elektronischen Bauteile leicht verstehen, wie diese Ausführungsformen und Beispiele zur Verwendung mit PMOSFETs angepasst werden können.
  • Nichtlinearitäts- und harmonische Verzerrungseffekte einer Ladungsakkumulation bei einem SOI-NMOSFET
  • Wie vorstehend zum Hintergrund beschrieben, kann ungeachtet dessen, welchen Betriebsmodus der MOSFET nutzt (d. h., Anreicherungsmodus oder Verarmungsmodus), unter manchen Umständen eine Ladungsakkumulation unter dem Gate auftreten, wenn ein MOSFET in einem Sperrzustand mit einer bezüglich der Source und des Drains angelegten, nicht verschwindenden Gate-Vorspannung betrieben wird. Gemäß den vorliegenden Lehren wird der MOSFET hierin als unter den Bedingungen einer Ladungsakkumulation arbeitend definiert, wenn, wie vorstehend beschrieben, der MOSFET sich in einem Sperrzustand befindet und wenn Ladungsträger, die eine Polarität aufweisen, welche der Polarität der Source- und der Drain-Ladungsträger entgegengesetzt ist, in dem Kanalgebiet vorliegen.
  • Gemäß den vorliegenden Lehren haben die Erfinder beobachtet, dass bei Verwendung in bestimmten Schaltungsimplementierungen MOSFETs, die unter den Bedingungen einer Ladungsakkumulation arbeiten, unerwünschte nichtlineare Charakteristiken zeigen, welche ein Verhalten der Schaltung nachteilig beeinflussen. Wie nachstehend in weiteren Einzelheiten unter Bezugnahme auf 2A beschrieben, beeinflusst die Ladungsakkumulation 120 (1) die Linearität von SOI-MOSFETs eines Sperrzustandes in nachteiliger Weise und beeinflusst insbesondere die Linearität von Kapazitäten, welche zu der Drain-Source-Kapazität (Cds) beitragen, in nachteiliger Weise. Für einen in einem Sperrzustand arbeitenden SOI-MOSFET wird Cds als Coff bezeichnet. Die zu Coff beitragenden Kapazitäten werden nachstehend unter Bezugnahme auf 2A für Vorspannungsbedingungen, in welchen die Gate-Vorspannung Vg durch eine Schaltung mit einer Impedanz, die im Vergleich zu den Impedanzen der beitragenden Kapazitäten groß ist, bereitgestellt wird, beschrieben. Wie nachstehend unter Bezugnahme auf 2B und 5A beschrieben, beeinflusst dies wiederum eine harmonische Verzerrung, eine Intermodulationsverzerrung und andere Betriebsverhaltenscharakteristiken der mit den SOI-MOSFETs implementierten Schaltungen in nachteiliger Weise. Diese neuartigen Beobachtungen, die durch den Stand der Technik nicht gelehrt oder nahegelegt werden, können unter Bezugnahme auf das in 2A gezeigte elektrische Modell verstanden werden.
  • 2A ist eine vereinfachte schematische Darstellung eines elektrischen Modells 200, welches die Sperrimpedanz-(oder umgekehrt, Konduktanz)-Eigenschaften des beispielhaften SOI-NMOSFET 100 nach dem Stand der Technik von 1 zeigt. Insbesondere zeigt das Modell 200 die Impedanzcharakteristiken von der Source 112 zu dem Drain 116, wenn der NMOSFET 100 in dem Sperrzustand betrieben wird. Da die Charakteristik der Drain-Source-Sperrimpedanz des NMOSFET 100 ihrer Natur nach hauptsächlich kapazitiv ist, wird sie hierin als die Drain-Source-Sperrkapazität (Coff) bezeichnet. Für die beispielhafte Beschreibung hierin wird das Gate 108 als durch eine Schaltung (nicht gezeigt), welche eine im Vergleich mit den Impedanzen der unter Bezugnahme auf 2A beschriebenen beitragenden Kapazitäten große Impedanz aufweist, mit einer Spannung Vg vorgespannt verstanden. Der Fachmann auf dem Gebiet der Elektronik wird verstehen, wie diese beispielhafte Beschreibung für den Fall, in welchem die Impedanz der die Vorspannung Vg bereitstellenden Schaltung im Vergleich mit den Impedanzen der beitragenden Kapazitäten nicht groß ist, modifiziert werden kann.
  • Wie in 2A gezeigt, kann der Übergang zwischen der Source 112 und dem Body 114 (d. h., ein Source-Body-Übergang 218) des NMOSFET 100 des Sperrzustandes durch eine Flächendiode 208 und einen Flächenkondensator 214, die gemäß Darstellung konfiguriert sind, wiedergegeben werden. Gleichermaßen kann der Übergang zwischen dem Drain 116 und dem Body 114 (d. h., der Drain-Body-Übergang 220) des NMOSFET 100 des Sperrzustandes durch eine Flächendiode 210 und einen Flächenkondensator 216 in der dargestellten Konfiguration wiedergegeben werden. Der Body 114 wird einfach als eine Impedanz 212 wiedergegeben, die zwischen dem Source-Body-Übergang 2318 und dem Drain-Body-Übergang 220 vorhanden ist.
  • Ein Kondensator 206 gibt die Kapazität zwischen dem Gate 108 und dem Body 114 wieder. Ein Kondensator 202 gibt die Kapazität zwischen der Source 112 und dem Gate 108 wieder, und ein anderer Kondensator 204 gibt die Kapazität zwischen dem Drain 116 und dem Gate 108 wieder. Eine Substratkapazität aufgrund der elektrischen Kopplung zwischen der Source 112 und dem Drain 116 (durch das in 1 gezeigte isolierende Substrat 118) wird in der nachstehend angegebenen beispielhaften Beschreibung als vernachlässigbar klein angenommen und ist daher in dem elektrischen Modell 200 von 2A nicht gezeigt.
  • Wie vorstehend beschrieben, wird der Body 114 von Ladungsträgern verarmt, wenn sich der NMOSFET 100 in dem Sperrzustand befindet und wenn die Ladungsakkumulation 120 (1) in dem Body 114 nicht vorliegt (d. h., der NMOSFET 100 nicht unter den Bedingungen einer Ladungsakkumulation arbeitet). In diesem Fall ist die Body-Impedanz 212 analog zu der Impedanz eines Isolators, und die elektrische Konduktanz durch den Body 114 ist sehr klein (d. h., der NMOSFET 100 befindet sich in dem Sperrzustand). Demzufolge werden durch die Kondensatoren 202 und 204 die Hauptbeiträge zu der Drain-Source-Sperrkapazität Coff geleistet. Die Kondensatoren 202 und 204 sind nur geringfügig spannungsabhängig und tragen daher nicht signifikant zu einer nichtlinearen Antwort, welche Charakteristiken einer Erzeugung von harmonischen und Intermodulationsverzerrung nachteilig beeinflussen, bei.
  • Wenn der NMOSFET 100 jedoch unter den Bedingungen einer Ladungsakkumulation arbeitet und daher die Ladungsakkumulation 120 in dem Body 114 vorhanden ist, erzeugen bewegliche Defektelektronen, welche die Ladungsakkumulation aufweisen, eine Leitfähigkeit vom p-Typ zwischen dem Source-Body-Übergang 218 und dem Drain-Body-Übergang 220. In der Wirkung erzeugt die Ladungsakkumulation 120 eine Impedanz zwischen dem Source-Body-Übergang 218 und dem Drain-Body-Übergang 220, die signifikant geringer als die Impedanz zwischen den Übergängen bei Nichtvorliegen der Ladungsakkumulation ist. Falls eine Spannung Vds zwischen dem Drain 116 und der Source 112 angelegt wird, verteilen sich die beweglichen Defektelektronen gemäß den elektrischen Potentialen, die sich innerhalb des Bodys 114 ergeben, um. DC- und niederfrequenter Stromfluss durch den SOI-NMOSFET 100 wird durch die Diodeneigenschaften des Source-Body-Übergangs 218 und des Drain-Body-Übergangs 220, wie jeweils durch die Flächendioden 208 und 210 wiedergegeben, werden verhindert. D. h., da in diesem Fall die Flächendioden 208 und 210 antiseriell (d. h., „Rücken-an-Rücken”) sind, fließen keine DC- oder niederfrequente Ströme durch den SOI-NMOSFET 100. Allerdings können über die Kapazitäten des Source-Body-Übergangs 218 und des Drain-Body-Übergangs 220, wie jeweils durch die Flächenkondensatoren 214 und 216 wiedergegeben, hochfrequente Ströme durch den SOI-NMOSFET 100 fließen.
  • Die Flächenkondensatoren 214 und 216 sind spannungsabhängig, da sie mit Übergängen zwischen Gebieten vom n-Typ und p-Typ zusammenhängen. Diese Spannungsabhängigkeit resultiert aus der Spannungsabhängigkeit der Breite der Verarmungszone des Übergangs zwischen den Gebieten des n-Typs und des p-Typs. Wenn eine Vorspannung an den NMOSFET angelegt wird, wird die Breite der Verarmungszone des Übergangs zwischen den Gebieten des n-Typs und des p-Typs verändert. Da die Kapazität des Übergangs von der Breite der Verarmungszone des Übergangs abhängt, ändert sich auch die Kapazität als eine Funktion der über den Übergang angelegten Vorspannung (d. h., die Kapazität ist ebenfalls spannungsabhängig).
  • Des Weiteren können die Kondensatoren 202 und 204 auch eine durch das Vorliegen der Ladungsakkumulation 120 verursachte Spannungsabhängigkeit aufweisen. Obschon die komplexen Gründe für diese Spannungsabhängigkeit hierin nicht im Einzelnen beschrieben werden, wird der Fachmann auf dem Gebiet elektronischer Bauteile verstehen, dass elektrische Feldregionen (z. B., elektrische Feldregionen 122 und 124, die vorstehend unter Bezugnahme auf 1 beschrieben wurden) durch die Antwort der Ladungsakkumulation und ihre Antwort auf eine angelegte Vds beeinflusst werden kann, wodurch eine Spannungsabhängigkeit der Kondensatoren 202 und 204 verursacht wird. Ein zusätzlicher nichtlinearer Effekt kann sich aufgrund einer direkten Kapazität (nicht gezeigt) zwischen der Source 112 und dem Drain 116 einstellen. Obschon diese direkte Kapazität üblicherweise für die meisten SOI-MOSFETs als vernachlässigbar erwartet werden würde, kann sie für SOI-MOSFETs, die einen sehr kurzen Abstand zwischen der Source und dem Drain aufweisen, einen Beitrag leisten. Der Beitrag dieser direkten Kapazität zu Coff ist bei Vorliegen einer Spannungsakkumulation ebenfalls spannungsabhängig aus Gründen, die den vorstehend beschriebenen Spannungsabhängigkeiten der Kondensatoren 202 und 204 analog sind.
  • Die Spannungsabhängigkeiten der Flächenkondensatoren 214 und 216 bzw. der Gate-Source- und Gate-Drain-Kondensatoren 202, 204 und der direkten Kapazität (nicht gezeigt) verursachen ein nichtlineares Verhalten in der Sperrkapazität Coff des MOSFET, wenn AC-Spannungen an den NMOSFET 100 angelegt werden, wodurch eine unerwünschte Erzeugung harmonischer Verzerrungen und einer Intermodulationsverzerrung (IMD) erzeugt wird. Die relativen Beiträge dieser Wirkungen sind komplex und hängen von Fabrikationsprozessen, Vorspannungen, Signalamplituden und anderen Variablen ab. Allerdings wird der Fachmann auf dem Gebiet des Entwurfs elektronischer Bauteile aus den Lehren hierin verstehen, dass ein Verringern, Entfernen oder anderweitiges Steuern der Ladungsakkumulation insgesamt eine Verbesserung in dem nichtlinearen Verhalten von Coff bringt. Da zusätzlich die Body-Impedanz 212 bei Vorliegen der Ladungsakkumulation 120 signifikant verringert ist, kann die Größe von Coff erhöht werden, wenn der FET unter der Bedingung einer Ladungsakkumulation arbeitet. Ein Verringern, Entfernen oder anderweitiges Steuern der Ladungsakkumulation schwächt auch diese Wirkung ab.
  • Zusätzlich akkumuliert die Ladungsakkumulation in dem Body nicht auf einmal, sobald der FET von einem Durchschaltzustand (leitenden Zustand) in einen Sperrzustand (nicht-leitenden Zustand) wechselt. Vielmehr beginnt eine Akkumulation von Ladung in dem Body des MOSFET, wenn der FET von dem Durchlasszustand in den Sperrzustand wechselt, und die Menge akkumulierter Ladung wächst mit der Zeit. Die Akkumulation der Ladungsakkumulation weist daher eine zugewiesene Zeitkonstante auf (d. h., sie erreicht nicht unmittelbar ein stationäres Niveau einer Ladungsakkumulation). Die Ladungsakkumulation akkumuliert in dem FET-Body langsam. Der verarmte FET weist eine zugehörige Coff auf, die mit einer wachsenden Menge akkumulierter Ladung ansteigt. In Bezug auf das Verhalten des FET tritt, wenn Coff mit einem anwachsenden Betrag akkumulierter Ladung in dem FET-Body ansteigt, eine Drift in der Einfügedämpfung (d. h., der FET wird „verlustbehafteter”), Isolation (der FET wird weniger isolierend) und Einfügungsphase (eine Verzögerung in dem FET wird erhöht) des FET ein. Ein Verringern, Entfernen oder anderweitiges Steuern der Ladungsakkumulation schwächt diese unerwünschten Driftwirkungen ebenfalls ab.
  • Die Erfinder haben beobachtet, dass das nichtlineare Verhalten der MOSFET-Sperrkapazität Coff das Verhalten bestimmter, mit den herkömmlichen SOI-MOSFETs implementierten Schaltungen nachteilig beeinflusst. Wenn beispielsweise ein RF-Schalter unter Verwendung herkömmlicher SOI-MOSFETs, wie etwa des SOI-NMOSFET 100 nach dem Stand der Technik von 1 implementiert wird, beeinflusssen die vorstehend beschriebenen nichtlinearen Charakteristiken eines Sperrzustands der herkömmlichen MOSFETs die Linearität des Schalters in abträglicher Weise. Wie nachstehend in weiteren Einzelheiten beschrieben, ist die Linearität eines RF-Schalters in vielen Anwendungen ein wichtiger Entwurfsparameter. Eine verbesserte Schalterlinearität führt zu einer verbesserten Unterdrückung von harmonischen und Intermodulations-(IM)-Verzerrung von Signalen, die durch den Schalter verarbeitet werden. Diese verbesserten Schaltcharakteristiken können in manchen Anwendungen, wie etwa in Mobilkommunikationsvorrichtungen eine kritische Wichtigkeit aufweisen.
  • Beispielsweise verlangt der wohlbekannte GSM-Mobilkommunikationssystemstandard eine stringente Linearität, harmonische und Intermodulationsunterdrückung und Energieverbrauchsanforderungen von Frontend-Komponenten, die verwendet werden, um GSM-Mobiltelefone zu implementieren. Ein beispielhafter GSM-Standard erfordert, dass alle Harmonischen eines fundamentalen Signals bei Frequenzen bis zu 12,75 GHz auf unter –30 dBm unterdrückt werden. Falls Harmonische nicht unter diese Pegel gedrückt werden, kann ein zuverlässiger Mobiltelefonbetrieb in signifikanter Weise nachteilig beeinflusst werden (z. B., zunehmende Unterbrechung von Verbindungen oder andere Kommunikationsprobleme können aufgrund harmonischer und Intermodulationsverzerrung der Sende- und Empfangssignale die Folge sein). Da die RF-Schaltfunktion im Allgemeinen in den Frontend-Komponenten des Mobiltelefons implementiert ist, sind Verbesserungen in Linearität, harmonischer und Intermodulationsunterdrückung und Betriebsverhaltenseigenschaften hinsichtlich eines Energieverbrauchs des RF-Schalters in hohem Maße wünschenswert. Eine Beschreibung dessen, wie das nichtlineare Verhalten der Sperrkapazität Coff der MOSFETs nach dem Stand der Technik diese RF-Schaltercharakteristiken negativ beeinflusst, wird nun unter Bezugnahme auf 2B beschrieben.
  • Wirkungen harmonischer Verzerrung auf RF-Schalterschaltungen, die unter Verwendung herkömmlicher SOI-MOSFETs implementiert sind
  • 2B veranschaulicht eine beispielhafte vereinfachte RF-Schalterschaltung 250, die unter Verwendung herkömmlicher MOSFETs, wie etwa des SOI-NMOSFET 100 nach dem Stand der Technik, der vorstehend unter Bezugnahme auf 1 beschrieben wurde, implementiert ist. Eine genaue Beschreibung der Betriebsweise und Implementierung von RF-Schalterschaltungen wird in dem allgemein zugeordneten US-Patent Nr. 6,804,506 , das hiermit durch Bezugnahme in seiner Gesamtheit hinsichtlich seiner Lehren bezüglich RF-Schalterschaltungen hierin eingeschlossen wird, bereitgestellt. Wie in 2B gezeigt, weist der herkömmliche RF-Schalter 250 einen einzigen „Pass-” oder „schaltenden” MOSFET 254 auf, der operativ mit fünf shuntenden MOSFETs 260a–260e gekoppelt ist.
  • Der MOSFET 254 wirkt als ein Pass- oder schaltender Transistor und ist konfiguriert, ein RF-Eingangssignal (beispielsweise an seinen Drain angelegt) über einen Übertragungsweg 256 selektiv an eine RF-Antenne 258 zu koppeln, wenn er eingeschaltet ist. Die shuntenden MOSFETs 260a–260e wirken, wenn sie eingeschaltet sind, so, dass sie das RF-Eingangssignal alternativ auf Masse ableiten bzw. shunten. Wie wohlbekannt ist, wird der shuntende MOSFET 254 durch ein an sein Gate gekoppeltes erstes Schaltsteuersignal (nicht gezeigt) selektiv gesteuert und werden die schaltenden MOSFETs 260a–260e gleichermaßen durch ein an ihre Gates gekoppeltes zweites Schaltsteuersignal (nicht gezeigt) gesteuert. Der schaltende MOSFET 254 wird hierdurch eingeschaltet, wenn die shuntenden MOSFETs 260a–260e ausgeschaltet sind und umgekehrt. Wie in der beispielhaften Ausführungsform des RF-Schalters 250 von 2B gezeigt, ist der schaltende MOSFET 254 durch Anlegen einer Gate-Vorspannung von +2,5 V (über das erste Schaltsteuersignal) eingeschaltet. Die shuntenden MOSFETs 260a–260e sind durch Anlegen einer Gate-Vorspannung von –2,5 V (über das zweite Schaltsteuersignal) ausgeschaltet.
  • Wenn der Schalter 250 in diesem Zustand konfiguriert ist, pflanzt sich das RF-Signal 252 durch den schaltenden MOSFET 254, durch den Übertragungsweg 256 und zu der Antenne 258 fort. Wie vorstehend unter Bezugnahme auf 2A beschrieben, kann, wenn die shuntenden MOSFETs 260a–260e herkömmliche SOI-(oder SOS-)MOSFETs, wie etwa den SOI-NMOSFET 100 (1) aufweisen, eine Ladungsakkumulation in den Bodys des SOI-MOSFET eintreten (d. h., wenn die SOI-MOSFETs gemäß vorstehender Beschreibung unter den Bedingungen einer Ladungsakkumulation arbeiten). Die Ladungsakkumulation kann ein nichtlineares Verhalten in der Sperrkapazität Coff der SOI-MOSFETs erzeugen, wenn AC-Spannungen an die MOSFETs angelegt werden.
  • Genauer gesagt, wenn die Ladungsakkumulation in den Kanalgebieten der SOI-MOSFETs 260a–260e des Sperrzustands vorliegt, antwortet sie auf Variationen in den an ihre jeweiligen Drains angelegten RF-Signalen. Wenn sich das zeitlich variable RF-Signal entlang dem Übertragungsweg 256 ausbreitet, legt das RF-Signal zeitlich variable Source-Drain-Vorspannungen an die SOI-MOSFETs 260a–260e an. Die zeitlich variablen Source-Drain-Vorspannungen erzeugen eine Bewegung der akkumulierten Ladung innerhalb des Kanalgebiets der SOI-MOSFETs 260a–260e. Die Bewegung der akkumulierten Ladung innerhalb des Kanalgebiets der SOI-MOSFETs verursacht Variationen in der Drain-Source-Sperrkapazität der SOI-MOSFETs 260a–260e. Genauer gesagt, die Bewegung der akkumulierten Ladung innerhalb der Kanalgebiete verursacht eine Spannungsabhängigkeit der Drain-Source-Sperrkapazität, wie vorstehend unter Bezugnahme auf 2A beschrieben. Die spannungsabhängigen Variationen in der Sperrkapazität der SOI-MOSFETs 260a–260e sind der beherrschende Grund für harmonische Verzerrung und IMD des RF-Signals, wie es sich durch den RF-Schalter 250 fortsetzt.
  • Wie vorstehend beschrieben, ist eine harmonische Verzerrung und IMD des RF-Signals ein Hauptnachteil der herkömmlichen RF-Schalterschaltungen, die unter Verwendung der herkömmlichen SOI-MOSFET-Bauteile implementiert sind. Für viele Anwendungen müssen Harmonische und IMD des RF-Signals auf Pegel gedrückt werden, die bisher unter Verwendung herkömmlicher SOI-MOSFET-Bauteile schwierig oder unmöglich zu erzielen waren. Bei GSM-Vorrichtungen beispielsweise weisen herkömmliche Schalter bei einer maximalen Betriebsleistung von +35 dBm nur einen Spielraum von 6 dB zu dem GSM-Erfordernis einer Unterdrückung von Harmonischen dritter Ordnung von weniger als –30 dBm auf. Auch ist eine sehr niedrige harmonische Verzerrung geradzahliger Ordnung in GSM-Systemen wünschenswert, da die Harmonische zweiter Ordnung des GSM-Übertragungsbandes sich auch in dem DCS-Empfangsband befindet. Eine Unterdrückung von Harmonischen ungeradzahliger Ordnung (z. B., dritter Ordnung) des RF-Signals ist jedoch wünschenswert, und Verbesserungen in dieser Hinsicht werden benötigt.
  • Zusätzlich kann, wie wohlbekannt ist, das Vorliegen einer Ladungsakkumulation in den Bodys von (z. B. SOI-)MOSFETs mit floatendem bzw. schwebendem Body die Charakteristiken eines Betriebsverhaltens hinsichtlich einer Drain-Source-Durchbruchspannung (BVDSS) der MOSFETs mit schwebendem Body negativ beeinflussen. Wie wohlbekannt ist, zeigen FETs mit schwebendem Body Probleme hinsichtlich der Drain-Source-Durchbruchspannung, auch als BVDSS bekannt, wobei die Drain-Source-„Durchgreif”-Spannung durch eine parasitäre bipolare Aktion reduziert wird. Die parasitäre bipolare Aktion wird bewirkt, wenn Defektelektronen in dem Kanal erzeugt werden und die Defektelektronen keinen Ort aufweisen, wohin sie abgeleitet werden können (d. h., da der Body schwebt, haben die Defektelektronen kein Mittel, aus dem Body zu entkommen). Demzufolge wird das Potenzial des MOSFET-Bodys erhöht, was die Schwellenspannung wirksam reduziert. Diese Bedingung wiederum bewirkt, dass das MOSFET-Bauteil erhöhten Leckstrom erfährt, wodurch mehr Defektelektronen in dem Body erzeugt werden und hierdurch das BVDSS-Problem (als ein Ergebnis dieser positiven Rückkopplungsbedingung) verschärft wird.
  • Das vorliegend offenbarte Verfahren und die vorliegend offenbarte Vorrichtung zum Verbessern einer Linearität von SOI-(und SOS-)MOSFET-Bauteilen überwindet die vorstehend beschriebenen Nachteile des Standes der Technik. Wenn die Ladungsakkumulation einmal als eine Hauptquelle harmonischer Verzerrung, IMD und Kompression/Sättigung in SOI-MOSFET-Bauteilen eines Sperrzustandes und in Schaltungen (wie etwa RF-Schaltungen), die mit diesen Bauteilen implementiert sind, erkannt ist, wird es klar, dass eine Verringerung, Entfernung und/oder Steuerung der Ladungsakkumulation die Eigenschaften einer Unterdrückung von Harmonischen dieser Bauteile verbessern. Zusätzlich verbessern Verringerung, Entfernung und/oder Steuerung der Ladungsakkumulation auch die BBDSS-Betriebsverhaltenscharakteristiken durch Verhindern eines Auftretens der parasitären bipolaren Aktion. Verbesserungen in der BVDSS führen zu konsequenten Verbesserungen in einer Bauteillinearität. Mehrere beispielhafte Strukturen und Techniken zum Steuern der Ladungsakkumulation in SOI-MOSFETs werden in dem nächsten Abschnitt im Einzelnen beschrieben.
  • Verfahren und Vorrichtung zum Verbessern der Linearität von MOSFETs unter Verwendung von Ladungsakkumulationssenken (ACS) – Überblick
  • Wie nachstehend in weiteren Einzelheiten beschrieben, beschreibt die vorliegende Offenbarung Verfahren und Vorrichtungen zum Verbessern einer Linearität von Halbleiterbauteilen (z. B., Verringern nachteiliger harmonischer Verzerrung und IMD-Effekten) in SOI-MOSFETs. In einer beispielhaften Ausführungsform verbessert das Verfahren und die Vorrichtung die Linearität und steuert die harmonische Verzerrung und IMD-Effekte der MOSFET-Bauteile durch Verringern der Ladungsakkumulation in den Bodys der MOSFET-Bauteile. In einer Ausführungsform reduziert das vorliegende Verfahren und die vorliegende Vorrichtung die Ladungsakkumulation in den MOSFET-Bodys oder steuert sie anderweitig unter Verwendung einer Ladungsakkumulationssenke (ACS – engl. Accumulated Charge Sink), die an den MOSFET-Body operativ gekoppelt ist. In einer Ausführungsform entfernt das vorliegende Verfahren und die vorliegende Vorrichtung die gesamte akkumulierte Ladung bzw. Ladungsakkumulation vollständig aus den Bodys der MOSFET-Bauteile. In einer beschriebenen Ausführungsform ist der MOSFET vorgespannt, um unter Bedingungen einer Ladungsakkumulation zu arbeiten, und wird die ACS verwendet, um die akkumulierte Ladung vollständig zu entfernen, zu reduzieren oder anderweitig zu steuern und hierdurch harmonische Verzerrungen und IMD, die sich anderenfalls ergeben würden, zu reduzieren. Eine Linearität ist in einigen Ausführungsformen auch durch Entfernen oder anderweitiges Steuern der Ladungsakkumulation und hierdurch Verbessern der BVDSS-Eigenschaften des MOSFETs mit schwebendem Body verbessert.
  • Wie in dem vorstehenden Abschnitt zum Hintergrund erwähnt, werden Fachleute auf dem Gebiet des Entwurfs und der Herstellung elektronischer Bauteile einsehen, dass die Lehren hierin gleichermaßen auf MOSFETs anwendbar sind, die auf Halbleiter-Auf-Isolator-(„SOI”) und Halbleiter-Auf-Saphir-(„SOS”)-Substraten hergestellt sind. Die vorliegenden Lehren können in der Implementierung von MOSFETs unter Verwendung jedweder geeigneter Halbleiter-Auf-Isolator-Technik verwendet werden. Beispielsweise können die hierin beschriebenen erfindungsgemäßen MOSFETs unter Verwendung von Verbindungshalbleitern, die auf isolierenden Substraten hergestellt sind, wie etwa GaAS-MOSFETs, implementiert werden. Wie vorstehend erwähnt, können das vorliegende Verfahren und die vorliegende Vorrichtung auch auf Silizium-Germanium-(SiGe)-SOI-MOSFETs angewendet werden. Zur Vereinfachung weisen die hierin vorgestellten Ausführungsformen und Beispiele für veranschaulichende Zwecke nur NMOSFETs auf, soweit nicht anders angegeben. Durch Vornehmen wohlbekannter Änderungen an Dotierstoffen, Ladungsträgern, Polarität von Vorspannungen, etc. werden Fachleute auf dem Gebiet des Entwurfs elektronischer Bauteile leicht verstehen, wie diese Ausführungsformen und Beispiele zur Verwendung mit PMOSFETs angepasst werden können.
  • Wie vorstehend angegeben, ist die vorliegende Offenbarung insbesondere auf FETs und zugehörige Anwendungen, die von einem vollständig verarmten Kanal profitieren, wenn der FET in dem Sperrzustand betrieben wird, in welchem eine Ladungsakkumulation sich ergeben kann, anwendbar. Das offenbarte Verfahren und die offenbarte Vorrichtung zur Verwendung bei der Verbesserung der Linearität von MOSFETs findet auch Anwendbarkeit zur Verwendung mit teilweise verarmten Kanälen. Wie dem Fachmann bekannt ist, können die Dotierung und Dimensionen des Bodys breit variieren. In einer beispielhaften Ausführungsform weist der Body Silizium mit einer Dicke von ungefähr 100 Ångström bis ungefähr 2000 Ångström auf. In einer weiteren beispielhaften Ausführungsform reicht eine Dotierstoffkonzentration innerhalb der FET-Bodys von nicht mehr als derjenigen, die intrinsischem Silizium zugeordnet ist, bis ungefähr 1 × 1018 aktive Dotierstoffatome je cm3, was in einer vollständig verarmten Transistoroperation resultiert. In einer weiteren beispielhaften Ausführungsform reicht eine Dotierstoffkonzentration innerhalb der FET-Bodys von 1 × 1018 bis 1 × 1019 aktiven Dotierstoffatomen je cm3 und/oder reicht das Silizium, welches den Body aufweist, von einer Dicke von 2000 Ångström bis zu vielen Mikrometern, was in einer teilweise verarmten Transistoroperation resultiert. Wie durch den Fachmann auf dem Gebiet des Entwurfs und der Herstellung in der Elektronik einsehen werden wird, können das vorliegende offenbarte Verfahren und die vorliegende offenbarte Vorrichtung zur Verwendung bei der Verbesserung der Linearität von MOSFETs in MOSFETs, die in einer breiten Vielfalt von Dotierstoffkonzentrationen und Bodyabmessungen implementiert sind, verwendet werden. Das vorliegende offenbarte Verfahren und die vorliegende offenbarte Vorrichtung sind daher nicht auf die Verwendung in MOSFETs beschränkt, welche unter Verwendung der vorstehend angegebenen beispielhaften Dotierstoffkonzentrationen und Bodyabmessungen implementiert sind.
  • Gemäß einem Gesichtspunkt der vorliegenden Offenbarung wird eine Ladungsakkumulation innerhalb eines FET-Bodys unter Verwendung von Steuerungsmethodiken und zugeordneter Schaltungsanordnung reduziert. In einer Ausführungsform wird die gesamte akkumulierte Ladung aus dem FET-Body entfernt. In anderen Ausführungsformen wird die Ladungsakkumulation reduziert oder anderweitig gesteuert. In einer Ausführungsform werden Defektelektronen aus dem FET-Body entfernt, während in einer anderen Ausführungsform Elektronen aus dem FET-Body entfernt werden, wie nachstehend in weiteren Einzelheiten beschrieben. Durch Entfernen von Defektelektronen (oder Elektronen) aus dem FET-Body unter Verwendung der neuartigen und nicht offensichtlichen Lehren der vorliegenden Offenbarung werden spannungsinduzierte Variationen in den parasitären Kapazitäten der FETs des Sperrzustandes reduziert oder eliminiert, wodurch ein nichtlineares Verhalten der FETs des Sperrzustandes reduziert oder eliminiert wird. Zusätzlich gibt es, wie vorstehend unter Bezugnahme auf 2A beschrieben, eine vorteilhafte Gesamtverringerung in der Größe der FET-Sperrkapazitäten, da die Body-Impedanz stark erhöht wird, wenn die Ladungsakkumulation reduziert oder gesteuert wird. Ebenso verbessert, wie vorstehend beschrieben, ein Entfernen oder anderweitiges Steuern der Ladungsakkumulation in MOSFETs mit schwebendem Body die BVDSS-Charakteristiken des FET und verbessert hierdurch die Linearität des MOSFET mit schwebendem Body.
  • Eine Ladungsakkumulationssteuerung erleichtert nicht nur eine vorteilhafte Gesamtverringerung in der FET-Sperrkapazität Coff (wie vorstehend unter Bezugnahme auf 2A und nachstehend unter Bezugnahme auf 4H beschrieben), sie erleichtert auch eine Verringerung in Variationen von Coff, die im Laufe der Zeit auftreten können, wenn eine zeitlich variable Vorspannung Vds vorliegt. Somit wird eine Verringerung einer Generation unerwünschter Harmonischer und Intermodulationsverzerrung in RF-Schalterschaltungen durch Verwendung von SOI-MOSFETs, die in Übereinstimmung mit der vorliegenden Offenbarung hergestellt sind, erzielt. Eine verbesserte Leistungshandhabung, Linearität und Betriebsverhalten eines SOI-MOSFET werden durch Bauteile, die in Übereinstimmung mit den vorliegenden Lehren hergestellt sind, erzielt. Während die Verfahren und Vorrichtungen der vorliegenden Offenbarung in der Lage sind, eine Leitungsakkumulation aus den FET-Bodys vollständig zu entfernen, sollten die Fachleute auf dem Gebiet des Entwurfs elektronischer Bauteile einsehen, dass jedwede Verringerung einer Ladungsakkumulation vorteilhaft ist.
  • Eine Verringerung in Harmonischen und in einer Intermodulationsverzerrung sind in jedwedem Halbleitersystem, ob Bulk-Halbleiter oder Halbleiter-Auf-Isolator-(SOI)-Systemen, generell vorteilhaft. SOI-Syteme weisen jedwede Halbleiterarchitektur unter Einsatz von halbleiterhaltigen Gebieten, die oberhalb eines unterliegenden isolierenden Substrats angeordnet sind, auf. Während jedwedes geeignete isolierende Substrat in einem SOI-System verwendet werden kann, weisen beispielhafte isolierende Substrate Siliziumdioxid (z. B., eine vergrabene Oxidschicht, die durch ein Siliziumsubstrat gestützt wird, wie etwa jenes, das als Separation durch Implantation von Sauerstoff (SIMOX) bekannt ist, Verbundwafer (dickes Oxid), Glas und Saphir auf. Wie vorstehend erwähnt, können zusätzlich zu den herkömmlicherweise verwendeten Systemen auf Siliziumbasis einige Ausführungsformen der vorliegenden Offenbarung durch Verwendung von Silizium-Germanium (SiGe) implementiert werden, wobei das SiGe äquivalent anstelle von Si verwendet wird.
  • Es kann eine breite Vielfalt von ACS-Implementierungen und -Strukturen verwendet werden, um das vorliegend offenbarte Verfahren und die vorliegend offenbarte Vorrichtung in die Praxis umzusetzen. In Übereinstimmung mit einer Ausführungsform des vorliegenden Verfahrens und der vorliegenden Vorrichtung wird eine ACS verwendet, um eine Ladungsakkumulation (in vorstehend beschriebener 1 mit 120 bezeichnet) aus den MOSFETs zu entfernen oder anderweitig zu steuern, wenn die MOSFETs konfiguriert sind, um unter den Bedingungen einer Ladungsakkumulation zu arbeiten. Durch Anpassen der SOI-(oder SOS-)-MOSFETs in Übereinstimmung mit den vorliegenden Lehren werden verbesserte MOSFETs mit einer Ladungsakkumulationssteuerung (ACC – engl. Accumulated Charge Control) verwirklicht. Die ACC-MOSFETs sind nützlich in der Verbesserung eines Betriebsverhaltens vieler Schaltungen, einschließlich RF-Schalterschaltungen. Nachstehend werden unter Bezugnahme auf 3A–3K vielfältige Charakteristiken und mögliche Konfigurationen der beispielhaften ACC-MOSFETs im Einzelnen beschrieben. Dieser Abschnitt beschreibt auch, wie die beispielhaften ACS-Implementierungen der vorstehenden Offenbarung sich von den Body-Kontakten nach dem Stand der Technik unterscheiden.
  • Der ACC-MOSFET ist in 4A schematisch in einer Ausführung als ein Bauteil mit vier Anschlüssen dargestellt. 4B–4G zeigen verschiedene beispielhafte, einfache Schaltungskonfigurationen, die bei der Entfernung der Ladungsakkumulation aus dem ACC-MOSFET, wenn er unter Bedingungen einer Ladungsakkumulation arbeitet, verwendet werden können. Der Betrieb der vereinfachten Schaltungskonfigurationen wird nachstehend im Einzelnen unter Bezugnahme auf 4A–4G beschrieben. Die Verbesserung in einer Sperrkapazität Coff der ACC-MOSFETs im Vergleich mit der Sperrkapazität der SOI-MOSFETs nach dem Stand der Technik wird nachstehend unter Bezugnahme auf 4H beschrieben.
  • Die Betriebsweise der verschiedenen beispielhaften RF-Schalterschaltungen, die unter Verwendung der ACC-MOSFETs der vorliegenden Offenbarung implementiert werden, wird nachstehend unter Bezugnahme auf die Schaltschemata von 5B–5D beschrieben. Ferner wird eine beispielhaftee RF-Schalterschaltung unter Verwendung in Reihe geschalteter ACC-MOSFETs (zur Handhabung erhöhter Leistung) der vorliegenden Offenbarung nachstehend unter Bezugnahme auf 6 beschrieben. Ein beispielhaftes Verfahren zum Verbessern der Linearität eines SOI-MOSFET unter Verwendung einer Ladungsakkumulationssenke (ACS) wird unter Bezugnahme auf 7 beschrieben. Schließlich werden beispielhafte Herstellungsverfahren, die zur Herstellung des ACC-MOSFET verwendet werden können, beschrieben. Die vielfältigen beispielhaften ACS-Implementierungen und -Strukturen, die verwendet werden können, um das offenbarte Verfahren und die offenbarte Vorrichtung in die Praxis umzusetzen, werden nun unter Bezugnahme auf 3A–3K beschrieben.
  • Steuern einer Ladungsakkumulation unter Verwendung einer Ladungsakkumulationssenke (ACS)
  • 3A und 3B sind vereinfachte schematische Diagramme einer Draufsicht eines SOI-NMOSFET 300 mit Ladungsakkumulationssteuerung (ACC), der angepasst ist, um eine Ladungsakkumulation 120 (1) in Übereinstimmung mit der vorliegenden Offenbarung zu steuern. In der beispielhaften Ausführungsform ist ein Gate-Kontakt 301 mit einem ersten Ende eines Gates 302 gekoppelt. Ein Gate-Oxid (in 3A nicht gezeigt, jedoch in 1 gezeigt) und ein Body 312 (gezeigt in 3B) sind unterhalb des Gates 302 angeordnet. Bei den gezeigten, beispielhaften NMOSFET 300 weisen eine Source 304 und ein Drain 306 N+-Gebiete auf. In der beispielhaften Ausführungsform weist der ACC-NMOSFET 300 eine Ladungsakkumulationssenke (ACS) 308 auf, die einen P–-Bereich aufweist. Die ACS 308 ist mit dem Body 312, der ebenfalls einen P–-Bereich aufweist, gekoppelt und in elektrischer Kommunikation. Ein elektrischer Kontaktbereich 310 stellt eine elektrische Verbindung mit de ACS 308 bereit. In manchen Ausführungsformen weist der elektrische Kontaktbereich 310 einen P+-Bereich auf. Wie in 3A gezeigt, ist der elektrische Kontaktbereich 310 mit der ACS 308 gekoppelt und in elektrischer Kommunikation.
  • Der Fachmann auf dem Gebiet der elektronischen Bauteile sollte verstehen, dass der elektrische Kontaktbereich 310 verwendet werden kann, um eine elektrische Kopplung mit der ACS 308 zu fördern, da es in manchen Ausführungsformen schwierig sein kann, einen direkten Kontakt mit einem schwach dotierten Gebiet herzustellen. Zusätzlich können in manchen Ausführungsformen die ACS 308 und der elektrische Kontaktbereich 310 flächengleich sein. In einer anderen Ausführungsform weist der elektrische Kontaktbereich 310 ein N+-Gebiet auf. In dieser Ausführungsform arbeitet der elektrische Kontaktbereich 310 als eine Diodenverbindung mit der ACS 308, was verhindert, dass unter bestimmten Vorspannungsbedingungen ein positiver Strom in die ACS 308 fließt (und auch verhindert, dass ein positiver Strom in den Body 312 fließt), wie nachstehend in weiteren Einzelheiten beschrieben.
  • 3B ist eine alternative Draufsicht des ACC-SOI-NMOSFET 300 von 3A, welche den ACC-NMOSFET 300 so darstellt, dass sein Gate-Kontakt 301, Gate 302 und Gate-Oxid nicht sichtbar sind. Diese Ansicht ermöglicht, dass der Body 312 sichtbar ist. 3B zeigt die Kopplung der ACS 308 mit einem Ende des Bodys 312. In einer Ausführungsform weisen der Body 312 und die ACS 308 ein kombiniertes P–-Gebiet auf, welches durch einen einzigen Ionenimplantierungsschritt hergestellt sein kann. In einer anderen Ausführungsform weisen der Body 312 und die ACS 308 separate P–-Gebiete auf, die miteinander gekoppelt sind.
  • Wie dem Fachmann auf dem Gebiet des Entwurfs elektronischer Bauteile wohlbekannt ist, kann in anderen Ausführungsformen der ACC-NMOSFET 300 von 3A und 3B als ein ACC-PMOSFET implementiert werden, indem einfach die zur Implementierung der verschiedenen FET-Komponentenbereiche verwendeten Dotierstoffmaterialien vertauscht werden (d. h., Ersetzen eines Dotierstoffmaterials vom p-Typ mit einem Dotierstoffmaterial vom n-Typ und umgekehrt). Genauer gesagt, weisen in einem ACC-PMOSFET die Source und das Drain P+-Gebiete auf und weist der Body ein N–-Gebiet auf. In dieser Ausführungsform weist die ACS 308 ebenfalls ein N–-Gebiet auf. In einigen Ausführungsformen des ACC-PMOSFET kann der elektrische Kontaktbereich 310 ein N+-Gebiet aufweisen. In anderen Ausführungsformen der ACC-PMOSFETs weist der Bereich 310 ein P+-Gebiet auf, welches als eine Diodenverbindung mit der ACS 308 arbeitet und hierdurch unter bestimmten Vorspannungsbedingungen einen Stromfluss in die ACS 308 verhindert.
  • Herkömmliche Body-Kontakte im Unterschied zu der offenbarten ACS
  • Gemäß der vorliegenden Offenbarung weist die zur Implementierung der ACC-SOI-MOSFETs verwendete ACS 308 neuartige Merkmale hinsichtlich Struktur, Funktion, Betriebsweise und Entwurf auf, welche sie von den so genannten „Body-Kontakten” (manchmal auch als „Body-Fessel” (engl. body tie) bezeichnet, üblicherweise wenn der „Body-Kontakt” direkt mit der Source verbunden ist), die in dem Stand der Technik wohlbekannt sind, unterscheiden.
  • Beispielhafte Referenzen, welche in herkömmlichen SOI-MOSFETs verwendete Body-Kontakte betreffen, schließen die nachstehenden ein: (1) F. Hameau und O. Rozeau, „Radio-Frequency Circuits Integration Using CMOS SOI 0.25 μm Technology", 2002 RF IC Design Workshop Europe, 19.–22. März 2002, Grenoble, Frankreich; (2) J. R. Cricci et al., „Silicon on Sapphire MOS Transistor”, US-Patent Nr. 4,053,916 , 11. Oktober 1977; (3) O. Rozeau et al., „SOI Technologies Overview for Low-Power Low-Voltage Radio-Frequency Appliations", Analog Integrated Circuits and Signal Processing, 25, S. 93–114, Boston, MA, Kluwer Academic Publishers, Nov. 2000; (4) C. Tinella et al., "A High-Performance CMOS-SOI Antenna Switch for the 2.5–5-GHz Band", IEEE Journal of Solid-State Circuits, Vol. 38, Nr. 7, July 2003; (5) H. Lee et al., "Analysis of body bias effect with PD-SOI for analog and RF applications", Solid State Electron., Vol. 46, S. 1169–1176, 2002; (6) J.-H. Lee et al., "Effect of Body Structure on Analog Performance of SOI NMOSFETs", Proceedings, 1998 IEEE International SOI Conference, 5.–8. Oktober 1998, S. 61–62; (7) C. F. Edwards et al., "The Effect of Body Contact Series Resistance on SOI CMOS Amplifier Stages", IEEE Transactions on Electron Devices, Vol. 44, Nr. 12, Dez. 1997, S. 2290–294; (8) S. Maeda et al., "Substrate-bias Effect and Source-drain Breakdown Characteristics in Body-tied Short-channel SOI MOSFETs", IEEE Transactions on Electron Devices, Vol. 46, Nr. 1, Januar 1999, S. 151–158; (9) F. Assaderaghi et al., "Dynamic Threshold-voltage MOSFET (DTMOS) for Ultra-low Voltage VLSI", IEEE Transactions on Electron Devices, Vol. 44, Nr. 3, März 1997, S. 414–422; (10) G. O. Workman und J. G. Fossum, "A Comparative Analysis of the Dynamic Behavior of BTG/SOI MOSFETs and Circuits with Distributed Body Resistance", IEEE Transactions on Electron Devices, Vol. 45, Nr. 10, Oktober 1998, S. 2138–2145; und (11) T.-S. Chao et al., "High-voltage and High-temperature Applications of DTMOS with Reverse Schottky Barrier on Substrate Contacts", IEEE Electron Device Letters, Vol. 25, Nr. 2, Februar 2004, S. 86–88.
  • Wie hierin beschrieben, können Anwendungen wie etwa RF-Schalterschaltungen SOI-MOSFETs verwenden, die mit Vorspannungen eines Sperrzustands, für welche sich eine Ladungsakkumulation ergeben kann, betrieben werden. Die SOI-MOSFETs sind hierin so definiert, dass sie unter den Bedingungen einer Ladungsakkumulation arbeiten, wenn die MOSFETs in dem Sperrzustand vorgespannt sind, und wenn Ladungsträger, die eine zu den Kanalladungsträgern umgekehrte Polarität aufweisen, in dem Kanalgebiet der MOSFETs vorliegen. In einigen Ausführungsformen können die SOI-MOSFETs unter den Bedingungen der Ladungsakkumulation arbeiten, wenn die MOSFETs teilweise verarmt, aber weiterhin so vorgespannt sind, dass sie in dem Sperrzustand arbeiten. Signifikante Vorteile in der Verbesserung nichtlinearer Effekte hinsichtlich einer Source-Drain-Kapazität können durch Entfernen oder anderweitiges Steuern der Ladungsakkumulation gemäß den vorliegenden Lehren verwirklicht werden. Im Gegensatz zu den offenbarten Techniken lehrt keines der zitierten Dokumente ACS-Verfahren und -Vorrichtungen oder legt sie nahe, die in einzigartiger Weise nützlich sind, um akkumulierte Ladung zu entfernen oder zu steuern. Auch sind ihnen keine Informationen bezüglich Problemen zu entnehmen, die durch akkumulierte Ladung hervorgerufen werden, wie etwa nichtlineare Effekte hinsichtlich der Source-Drain-Sperrkapazität Coff. Demzufolge unterscheiden sich die in den vorstehend zitierten Referenzen beschriebenen Body-Kontakte nach dem Stand der Technik weitgehend (in Aufbau, Funktion, Betriebsweise und Entwurf) von den ACS, die unter Bezugnahme auf 3A–4D beschrieben werden.
  • In einem Beispiel arbeitet die ACS 308 wirksam, um die Ladungsakkumulation aus dem SOI-NMOSFET 300 zu entfernen oder anderweitig zu steuern, indem eine Verbindung hoher Impedanz mit dem oder den ganzen Body 312 entlang verwendet wird. ACS hoher Impedanz können verwendet werden, da die Ladungsakkumulation 120 in erster Linie durch Phänomene (z. B., thermische Erzeugung) erzeugt wird, die eine vergleichsweise lange Zeit brauchen, um eine signifikante Ladungsakkumulation zu erzeugen. Beispielsweise ist eine typische Zeitdauer zum Erzeugen nicht vernachlässigbarer Ladungsakkumulation, wenn der NMOSFET unter den Bedingungen einer Ladungsakkumulation arbeitet, ungefähr wenige Millisekunden oder mehr. Eine solche vergleichsweise langsame Erzeugung einer Ladungsakkumulation entspricht sehr niedrigen Strömen, typischerweise weniger als 100 nA/mm einer Transistorbreite. Solch niedrige Ströme können auch dann wirksam befördert werden, wenn eine Verbindung sehr hoher Impedanz mit dem Body verwendet wird. Gemäß einem Beispiel ist die ACS 308 mit einer Verbindung implementiert, die einen Widerstand von mehr als 106 Ohm aufweist. Demzufolge ist die ACS 308 in der Lage, die Ladungsakkumulation 120 auch dann wirksam zu entfernen oder anderweitig zu steuern, wenn er mit einer Verbindung vergleichsweise hoher Impedanz im Vergleich mit der niedrigen Impedanz herkömmlicher Body-Kontakte implementiert ist.
  • In gänzlichem Kontrast erfordern die herkömmlichen Lehren von Body-Kontakten, die in den vorstehend zitierten Referenzen beschrieben sind, einen Zugriff niedriger Impedanz (hohen Wirkungsgrads) auf die Bodys von SOI-MOSFETs für einen ordnungsgemäßen Betrieb (siehe z. B. vorstehende Referenzen (3), (6) und (7)). Ein Hauptgrund für dieses Erfordernis ist, dass die Body-Kontakte nach dem Stand der Technik in erster Linie darauf gerichtet sind, die nachteiligen Wirkungen einer Funktion eines SOI-MOSFET, die durch viel schnellere und wirksamere Elektron-Defektelektron-Paarerzeugungsprozesse als diejenigen, welche auftreten, wenn der FET unter Bedingungen einer Ladungsakkumulation betrieben wird, hervorgerufen werden, zu reduzieren. Beispielsweise werden in manchen MOSFETs nach dem Stand der Technik, die nicht unter den Bedingungen einer Ladungsakkumulation betrieben werden, Elektron-Defektelektron-Paarladungsträger als ein Ergebnis einer Stoßionisierung erzeugt. Eine Stoßionisierung erzeugt Elektron-Defektelektron-Paare mit einer viel schnelleren Rate als sie auftritt, wenn der FET unter den Bedingungen einer Ladungsakkumulation betrieben wird.
  • Die relativen Raten für eine Elektron-Defektelektron-Paarerzeugung durch Stoßionisation gegenüber den Paarerzeugungsprozessen, die eine Ladungsakkumulation verursachen, können aus den Eckfrequenzen bzw. Roll-Off-Frequencen für die zwei Phänomene abgeschätzt werden. Beispielsweise gibt die Referenz (3), die vorstehend zitiert wurde, Eckfrequenzen für Stoßionisationseffekte in dem Bereich von 105 Hz an. Dem gegenüber ist beobachtet worden, dass eine Eckfrequenz für die Ladungsakkumulationseffekte in dem Bereich von 103 Hz oder weniger liegen, wie durch Erholzeiten für ungeradzahlige Harmonische angezeigt wird. Diese Beobachtungen zeigen, dass die ACS 308 eine Ladungsakkumulation wirksam steuern kann, indem eine Impedanz verwendet wird, die wenigstens 100 Mal höher ist als für Body-Kontakte nach dem Stand der Technik erforderlich, die beispielsweise zur Steuerung einer Stoßionisationsladung verwendet werden. Da eine Stoßionisation ferner in erster Linie auftritt, wenn der SOI-MOSFET in einem Durchlasszustand arbeitet, können die Wirkungen einer Stoßionisation durch einen Transistorbetrieb im Durchlasszustand verstärkt werden. Body-Kontakte einer niedrigen Impedanz mit einem und über einen gesamten Body sind in diesem Umfeld dann sogar noch kritischer, um die Wirkungen einer Stoßionisation unter den Bedingungen eines Durchlasszustands zu steuern.
  • In völligem Gegensatz dazu entfernt die ACS 308 der vorliegenden Lehren die Ladungsakkumulation oder steuert sie anderweitig nur dann, wenn der ACC-SOI-MOSFET unter den Bedingungen einer Ladungsakkumulation arbeitet. Definitionsgemäß befindet sich der FET unter diesen Bedingungen in dem Sperrzustand, so dass es nicht erforderlich ist, eine Stoßionisation, wie sie durch einen FET im Durchlasszustand verstärkt wird, zu entfernen. Daher ist eine ACS 308 mit einer hohen Impedanz ausgesprochen zweckmäßig zur Entfernung der Ladungsakkumulation unter diesen Betriebsbedingungen. Die Erfordernisse im Stand der Technik für Bodyverbindungen einer niedrigen Impedanz führen zu vielfältigen Problemen in der Implementierung, die durch die vorliegenden Lehren überwunden werden, wie nachstehend in weiteren Einzelheiten beschrieben.
  • Zusätzlich kann die ACS 308 mit einer viel geringeren parasitären Source-Drain-Kapazität im Vergleich zu. den Body-Kontakten im Stand der Technik implementiert werden. Die vorstehend beschriebene Verbindung niedriger Impedanz mit dem Body des SOI-MOSFET, die von den Body-Kontakten des Standes der Technik benötigt wird, erfordert die Nähe der Kontakte zu dem gesamten Body. Dies kann eine Vielzahl von Body-Kontakt-„Fingern” erfordern, welche den Body an unterschiedlichen Stellen entlang des Bodys kontaktieren. Die Verbindung niedriger Impedanz mit dem Body erfordert auch eine Nähe der Body-Kontakte des Standes der Technik zu der Source und dem Drain. Wegen der durch solche Body-Kontakte erzeugten parasitären Kapazitäten lehren die Referenzen des Standes der Technik von der Verwendung solcher Struktur für viele Hochfrequenzanwendungen, wie etwa RF, weg. In völligem Gegensatz dazu kann die ACS 308 der vorstehenden Offenbarung um einen vorbestimmten Abstand von der Source 304 und dem Drain 306 entfernt angeordnet sein und kann die ACS 308 auch an einem ersten distalen Ende des Bodys 312 an den Body 312 angekoppelt sein (gezeigt in 3A und 3B). Auf diese Weise angeordnet stellt die ACS 308 minimalen Kontakt (im Vergleich mit den Body-Kontakten des Standes der Technik, welche den Body an vielen Stellen entlang dem Body kontaktieren können) mit dem Body 312 her. Diese Konfiguration der ACS 308 mit dem MOSFET beseitigt oder reduziert in hohem Maße die durch eine nähere Positionierung der ACS 308 in Bezug auf die Source, das Drain und den Body hervorgerufenen parasitären Kapazitäten. Des Weiteren kann die ACS 308 in SOI-MOSFETs, die mit einem verarmten Kanal betrieben werden, implementiert werden. Im Allgemeinen lehren die zitierten Referenzen des Standes der Technik von der Verwendung von Body-Kontakten für dieses Umfeld weg (siehe z. B. vorstehend zitierte Referenz (3)).
  • Da des Weiteren Defektelektronenströme einer Stoßionisierung viel größer sind (in dem Bereich von 5000 nA je mm einer Breite des Bodys) als für die Erzeugung einer Ladungsakkumulation (weniger als etwa 100 nA je mm einer Breite des Bodys), lehrt der Stand der Technik nicht, wie sehr große Breiten des Bodys (d. h., viel größer als etwa 10 μm) wirksam implementiert werden können. Demgegenüber kann die ACS 308 des vorliegend offenbarten Bauteils in SOI-MOSFETs mit einer vergleichsweise großen Breite des Bodys implementiert werden. Dies stellt Verbesserungen in der Konduktanz und Transkonduktanz eines Durchlasszustandes, Einfügedämpfung und Herstellungskosten, insbesondere für RF-Schaltbauteile, bereit. Gemäß den vorstehend zitierten Lehren des Standes der Technik beeinflussen größere Breiten des Bodys den wirksamen Betrieb von Body-Kontakten in nachteiliger Weise, da ihre Impedanzen hierdurch notwendigerweise erhöht werden. Obschon der zitierte Stand der Technik nahelegt, dass eine Vielzahl von Fingern verwendet werden kann, um den Body an unterschiedlichen Orten zu kontaktieren, beeinflussen die mehreren Finger gemäß vorstehender Beschreibung parasitäre Source-Drain-Kapazitäten in abträglicher Weise.
  • Aus diesen Gründen und aus den Gründen, die nachstehend in weiteren Einzelheiten beschrieben werden, stellt die vorliegende Offenbarung neuartige MOSFET-Bauteile, -Schaltungen und -Verfahren bereit, welche die Beschränkungen gemäß den Lehren im Stand der Technik, wie vorstehend zitiert, überwinden.
  • 3C ist eine räumliche Schemadarstellung im Querschnitt eines ACC-SOI-NMOSFET 300', der angepasst ist, um eine Ladungsakkumulation in Übereinstimmung mit dem offenbarten Verfahren und der offenbarten Vorrichtung zu steuern. In dem in 3 gezeigten Beispiel weist der ACC-NMOSFET 300' vier Anschlüsse auf, welche eine elektrische Verbindung zu den verschiedenen FET-Komponentenbereichen bereitstellen. In einer Ausführungsform stellen die Anschlüsse Mittel zur Verbindung von Elementen externer integrierter Schaltungen (IC) (wie etwa Metallzuführungen, nicht gezeigt) mit den verschiedenen FET-Komponentenbereichen bereit. Drei der in 3C gezeigten Anschlüsse sind in herkömmlichen FET-Bauteilen typischerweise vorhanden. Wie in 3C gezeigt, weist der ACC-NMOSFET 300' beispielsweise einen Gate-Anschluss 302', der eine elektrische Verbindung mit dem Gate 302 bereitstellt, auf. Gleichermaßen weist der ACC-NMOSFET 300' Source- und Drain-Anschlüsse 304', 306' auf, welche eine elektrische Verbindung mit der Source 304 bzw. dem Drain 306 bereitstellen. Wie auf dem Gebiet des Entwurfs in der Elektronik wohlbekannt, sind die Anschlüsse über so genannte „ohmsche” Kontaktbereiche (d. h., mit geringem Widerstand) an ihre jeweiligen FET-Komponentenbereiche (d. h., Gate, Drain und Source) angekoppelt. Die Herstellung und strukturelle Einzelheiten, die mit der Ankopplung der verschiedenen FET-Anschlüsse an die FET-Komponentenbereiche zusammenhängen, sind in der Technik wohlbekannt und werden daher hier nicht in weiteren Einzelheiten beschrieben.
  • Wie vorstehend unter Bezugnahme auf 3A und 3B beschrieben, ist der ACC-NMOSFET 300' angepasst, um eine Ladungsakkumulation zu steuern, wenn der NMOSFET unter den Bedingungen einer Ladungsakkumulation arbeitet. In diesem Sinne weist der ACC-NMOSFET 300' in der in 3C gezeigten beispielhaften Ausführungsform einen vierten Anschluss, der eine elektrische Verbindung mit dem Body 312 bereitstellt und hierdurch eine Reduktion (oder anderweitige Steuerung) der Ladungsakkumulation fördert bzw. ermöglicht, wenn der FET 300' unter den Bedingungen einer Ladungsakkumulation arbeitet, auf. Genauer gesagt und unter Bezugnahme erneut auf 3C, weist der ACC-NMOSFET einen „Body”-Anschluss oder Ladungsakkumulationssenken-(ACS)-Anschluss 308' auf. Der ACS-Anschluss 308' stellt eine elektrische Verbindung mit die ACS 308 (in 3C nicht gezeigt, aber in 3A und 3B gezeigt) und mit dem Body 312 bereit. Obschon der ACS-Anschluss 308' in 3C so dargestellt ist, dass er mit dem Body 312 physikalisch gekoppelt ist, sollte der Fachmann auf dem Gebiet des Entwurfs in der Eektronik verstehen, dass diese Darstellung nur für veranschaulichende Zwecke ist. Die direkte Kopplung des ACS-Anschlusses 308' mit dem Body 312, die in 3C dargestellt ist, veranschaulicht die elektrische Konnektivität (d. h., nicht die physikalische Kopplung) des Anschlusses 308' mit dem Body 312. Gleichermaßen sind die anderen Anschlüsse (d. h., Anschlüsse 302', 304' und 306') in 3C so dargestellt, dass sie mit ihren jeweiligen FET-Komponentenbereichen physikalisch gekoppelt sind. Diese Darstellungen sind ebenfalls nur für veranschaulichende Zwecke.
  • In den meisten Ausführungsformen stellt der ACS-Anschluss 308' die elektrische Verbindung mit dem Body 312 über eine Kopplung an den ACS 308 über den elektrischen Kontaktbereich 310 her, wie vorstehend unter Bezugnahme auf 3A–3B beschrieben wurde und nachstehend unter Bezugnahme auf 3D–3K in weiteren Einzelheiten beschrieben wird. Allerdings berücksichtigt die vorliegende Offenbarung auch Ausführungsformen, in denen die Kopplung des ACS-Anschlusses 308' direkt mit dem Body 312 hergestellt ist (d. h., zwischen dem ACS-Anschluss 308' und dem Body 312 kein Zwischenbereich vorliegt).
  • In Übereinstimmung mit dem offenbarten Verfahren und der offenbarten Vorrichtung wird die Ladungsakkumulation über den ACC-Anschluss 308' entfernt oder anderweitig gesteuert, wenn der ACC-NMOSFET 300' vorgespannt ist, um unter den Bedingungen einer Ladungsakkumulation zu arbeiten (d. h., wenn sich der ACC-NMOSFET 300' in dem Sperrzustand befindet und in dem Kanalgebiet des Bodys 312 eine Ladungsakkumulation 120 einer P-Polarität (d. h., Defektelektronen) vorhanden ist). Wenn in dem Body 312 eine Ladungsakkumulation 120 vorhanden ist, kann die Ladung 312 durch Anlegen einer Vorspannung (Vb (für „Body”) oder VACS (ACS-Vorspannung)) entfernt bzw. abgezogen oder anderweitig kontrolliert werden. Im Allgemeinen kann die an den ACS-Anschluss 308' angelegte ACS-Vorspannung VACS so ausgewählt werden, dass sie gleich oder negativer als die geringere der Source-Vorspannung Bs und der Drain-Vorspannung Vd ist. Genauer gesagt kann in einigen Ausführungsformen der ACS-Anschluss 308' an verschiedene Ladungsakkumulationsableitmechanismen, welche die Ladungsakkumulation entfernen (oder „ableiten”), wenn der FET unter den Bedingungen einer Ladungsakkumulation arbeitet, angekoppelt werden. Einige beispielhafte Ladungsakkumulationsableitmechanismen und Schaltungskonfigurationen werden nachstehend unter Bezugnahme auf 4A–5D beschrieben.
  • Ähnlich den vorstehend unter Bezugnahme auf 1 beschriebenen NMOSFET 100 des Standes der Technik kann der ATC-SOI-NMOSFET 300' von 3C vorgespannt werden, um unter den Bedingungen einer Ladungsakkumulation zu arbeiten, indem spezifische Vorspannungen an die verschiedenen Anschlüsse 302', 304' und 306' angelegt werden. In einer beispielhaften Ausführungsform sind die Vorspannungen der Source und des Drain (Vs bzw. Vd) Null (d. h., die Anschlüsse 304' und 306' sind mit Masse verbunden). In diesem Beispiel arbeitet der ACC-NMOSFET 300' in dem Sperrzustand, wenn die an den Gate-Anschluss 302' angelegte Gate-Vorspannung (Vg) hinreichend negativ bezüglich der Source- und Drain-Vorspannungen und bezüglich Vth ist (wenn beispielsweise Vth ungefähr Null ist und falls Vg negativer als ungefähr –1 V ist). Falls der ACC-NMOSFET 300' fortgesetzt in dem Sperrzustand vorgespannt bleibt, wird sich die Ladungsakkumulation (Defektelektronen) in dem Body 312 akkumulieren. In vorteilhafter Weise kann die Ladungsakkumulation über den ACS-Anschluss 308' aus dem Body 312 entfernt werden. In einigen Ausführungsformen, wie nachstehend unter Bezugnahme auf 3B in weiteren Einzelheiten beschrieben, ist der ACS-Anschluss 308' mit dem Gate-Anschluss 302' gekoppelt (wodurch sichergestellt wird, dass die gleichen Vorspannungen sowohl an das Gate (Vg) als auch an den Body (in 3C als „Vb” oder „VACS” gezeigt)) angelegt werden.
  • Der Fachmann auf dem Gebiet des Entwurfs in der Eektronik wird jedoch einsehen, dass an die vier Bauteilanschlüsse eine Unzahl von Vorspannungen angelegt werden kann, während weiterhin die Techniken des vorstehend offenbarten Verfahrens und der vorstehend offenbarten Vorrichtung eingesetzt werden. Solange der ACC-SOI-NMOSFET 300' vorgespannt ist, um unter den Bedingungen einer Ladungsakkumulation zu arbeiten, kann die Ladungsakkumulation durch Anlegen einer Vorspannung VACS an den ACS-Anschluss 308' entfernt oder anderweitig gesteuert werden und hierdurch die Ladungsakkumulation von dem Body 312 entfernt werden.
  • In einer Ausführungsform, in welcher beispielsweise der ACC-NMOSFET 300' ein Bauteil eines Verarmungsmodus aufweist, ist Vth, definitionsgemäß negativ. Falls in dieser Ausführungsform sowohl die Vorspannung Vs als auch Vd Null Volt aufweisen (d. h., beide Anschlüsse an einen Masseknoten der Schaltung gefesselt sind) und eine Gate-Vorspannung Vg, die an den Gate-Anschluss 302' angelegt ist, hinreichend negativ bezüglich Vth ist (beispielsweise Vg ungefähr –1 V negativer Vth ist), können Defektelektronen unterhalb des Gate-Oxids 110 akkumulieren, wodurch sie die Ladungsakkumulation 120 werden. In diesem Beispiel kann die Spannung VACS, die an die ACS 308 angelegt wird, so ausgewählt werden, dass sie gleich oder negativer als die geringere von Vs und Vd ist, um die akkumulierten Defektelektronen (d. h., die Ladungsakkumulation 120) von dem FET-Body 312 zu entfernen.
  • In anderen Beispielen können die Source- und Drain-Vorspannungen Vs bzw. Vd Spannungen aufweisen, die von Null Volt abweichen. Gemäß diesen Ausführungsformen muss die Gate-Vorspannung Vg hinreichend negativ bezüglich sowohl Vs als auch Vd sein (damit Vg beispielsweise hinreichend negativ bezüglich Vth ist), um den NMOSFET in dem Sperrzustand vorzuspannen. Wie vorstehend beschrieben, wird eine Ladungsakkumulation unter dem Gate akkumulieren, wenn der NMOSFET für eine hinreichend lange Zeitdauer (beispielsweise etwa 1–2 ms) in dem Sperrzustand vorgespannt ist. In diesen Ausführungsformen kann gemäß vorstehender Beschreibung die an den ACS-Anschluss 308' angelegte ACS-Vorspannung VACS so ausgewählt werden, dass sie gleich oder negativer als die geringere von Vs und Vd ist, um die Ladungsakkumulation 120 von dem Body 312 abzuziehen, wie vorstehend erwähnt.
  • Es sollte erwähnt werden, dass im Gegensatz zu den vorstehend beschriebenen Beispielen die Body-Kontakte des Standes der Technik weitgehend für Zwecke eines Abmilderns der durch Stoßionisierung verursachten nachteiligen Wirkungen implementiert sind. Demzufolge sind die Body-Kontakte des Standes der Technik typischerweise an die Source des MOSFET gefesselt. Um die Ladungsakkumulation in einem NMOSFET wirksam zu steuern, zu reduzieren oder vollständig zu entfernen, sollte in den beispielhaften Ausführungsformen VACS gleich oder negativer als die geringere von Vs und Vd sein. Der Fachmann im Bereich des Entwurfs elektronischer Bauteile sollte verstehen, dass abweichende Vorspannungen Vs, Vd, Vg und VACS verwendet werden können, wenn der ACC-MOSFET ein PMOSFET-Bauteil aufweist. Da die Body-Kontakte des Standes der Technik typischerweise an die Source gefesselt sind, kann diese Implementierung unter Verwendung des Ansatzes des Body-Kontaktes des Standes der Technik nicht bewirkt werden.
  • 3D ist ein vereinfachtes schematisches Diagramm einer Draufsicht eines ACC-SOI-NMOSFET 300'', der in Übereinstimmung mit der vorliegenden Offenbarung angepasst ist, um eine Ladungsakkumulation 120 (1) zu steuern. 3D zeigt den ACC-NMOSFET 300'' so, dass sein Gate-Kontakt 301, Gate 302 und Gate-Oxid nicht sichtbar sind. Der ACC-NMOSFET 300'' von 3D ist im Entwurf dem vorstehend unter Bezugnahme auf 3A und 3B beschriebenen ACC-NMOSFET 300 sehr ähnlich. Beispielsweise weist der ACC-NMOSFET 300'' ähnlich dem ACC-NMOSFET 300 eine Source 304 und ein Drain 306 mit N+-Gebieten auf. Der ACC-NMOSFET 300'' weist auch eine Ladungsakkumulationssenke (ACS) 308 mit einem P–-Gebiet auf. Wie in 3D gezeigt, stößt das P–-Gebiet, welches die ACS 308 aufweist, auf den Body 312 (d. h., ist diesem direkt benachbart), der ebenfalls ein P–-Gebiet aufweist. Ähnlich dem ACC-NMOSFET 300 weist der ACC-NMOSFET 300'' einen elektrischen Kontaktbereich 310 auf, welcher eine elektrische Verbindung mit der ACS 308 bereitstellt. Wie vorstehend erwähnt, weist der elektrische Kontaktbereich 310 in einigen Ausführungsformen ein P+-Gebiet auf. In einer anderen Ausführungsform kann der elektrische Kontaktbereich 310 ein N+-Gebiet (welches hierdurch, wie vorstehend beschrieben, einen positiven Stromfluss in den Body 312 verhindert) aufweisen. Wie in 3D gezeigt, ist der elektrische Kontaktbereich 310 in dem ACC-NMOSFET 300'' der ACS 308 direkt benachbart. Der ACC-SOI-NMOSFET 300'' arbeitet so, dass er eine Ladungsakkumulation auf ähnliche Weise wie der Betrieb der vorstehend unter Bezugnahme auf 3A–3C beschriebenen ACC-NMOSFETs steuert.
  • 3E ist ein vereinfachtes schematisches Diagramm einer Draufsicht eines ACC-SOI-NMOSFET 300''', der angepasst ist, um in Übereinstimmung mit der vorliegenden Offenbarung eine Ladungsakkumulation zu steuern. Der ACC-NMOSFET 300''' ist in Entwurf und Funktionsweise den vorstehend unter Bezugnahme auf 3A–3D beschriebenen ACC-NMOSFETs sehr ähnlich. 3E zeigt eine gestrichelte Schnittsichtlinie A-A', die entlang der ungefähren Mitte des NMOSFET 300''' genommen ist. Diese Querschnittsansicht wird hierin verwendet, um strukturelle und Betriebsverhaltenseigenschaften einiger beispielhafter MOSFETs nach dem Stand der Technik und einige Ausführungsformen des ACC-NMOSFET zu beschreiben, die sich als Ergebnis der Herstellungsprozesse einstellen können. Einzelheiten dieser Querschnittsansicht A-A' werden nun unter Bezugnahme auf 3F beschrieben.
  • Die Sichtlinie A-A' schneidet durch die nachstehenden Komponentenbereiche des ACC-NMOSFET 300''': den elektrischen P+-Kontaktbereich 310, die ACS 308 (in 3E gezeigt, aber in 3F nicht gezeigt), einen P+-Überlappungsbereich 310', ein Gate-Oxid 110 und ein Polysilizium-Gate 302. In einigen Ausführungsformen kann während des Herstellungsprozesses, wenn der Bereich 310 mit Dotierstoffmaterial des p-Typs nahe dem P–-Body dotiert wird, einige zusätzliche P+-Dotierung in den P+-Überlappungsbereich 310' des Polysilizium-Gates 302 implantiert werden (d. h., das Dotierstoffmaterial des p-Typs kann überlappen). In einigen Ausführungsformen wird eine solche Überlappung bewusst durchgeführt, um sicherzustellen, dass die Gesamtheit des Gate-Oxids 110 vollständig durch das P+-Gebiet bedeckt ist (d. h., um sicherzustellen, dass der Rand des Oxids 110 zwischen dem Gate 302 und dem P+-Gebiet 310 kein Spalt vorliegt). Dies hilft wiederum dabei, eine Verbindung minimaler Impedanz zwischen dem P+-Gebiet 310 und dem Body 312 bereitzustellen.
  • Obschon die vorliegenden Techniken solche vorstehend beschriebenen Ausführungsformen umfassen, sollte der Fachmann auf dem Gebiet des Entwurfs und der Herstellung elektronischer Bauteile erkennen, dass solche niederohmigen Verbindungen nicht notwendig sind. Daher können Nachteile, die mit der in 3H gezeigten Ausführungsform zusammenhängen, durch Verwendung anderer hierin beschriebener Ausführungsformen (beispielsweise der Ausführungsformen 300 und 300'''', die nachstehend unter Bezugnahme auf 3G bzw. 3J beschrieben werden), in welchen zwischen dem P+-Gebiet 310 und dem Body 312 bewusst Spalte implementiert sind, überwunden werden. In einer beispielhaften Ausführungsform überlappt der P+-Überlappungsbereich 310' das Oxid 110 um ungefähr 0,2–0,7 Mikrometer. Der Fachmann auf dem Gebiet des Entwurfs und der Herstellung von MOSFETs wird einsehen, dass andere Abmessungen des Überlappungsbereiches verwendet werden können, um das vorstehend offenbarte Verfahren und die vorstehend offenbarte Vorrichtung in die Praxis umzusetzen. In einigen Ausführungsformen ist die verbleibende Fläche über dem Gate-Oxid 110 und über dem P–-Body mit einem Dotierstoffmaterial vom n-Typ dotiert (d. h., es liegt ein N+-Gebiet vor), wie beispielsweise in 3F gezeigt.
  • Unter erneuter Bezugnahme auf 3F wird aufgrund des Vorliegens des P+-Überlappungsbereichs 310' über dem Gate-Oxid 110, über dem Body 312 und nahe einem Rand 340 des Polysilizium-Gates 302 ein Gebiet erhöhter Schwellenspannung in dem NMOSFET 300''' erzeugt. Genauer gesagt, aufgrund der P+-Dotierung (in dem P+-Überlappungsbereich 310') nahe dem Rand 340 des Gates 302 über dem Kanalgebiet des Bodys 312 wird in diesem Gebiet des MOSFET 300''' ein Gebiet einer erhöhten Schwellenspannung ausgebildet. Die Wirkungen des Gebiets der erhöhen Schwellenspannung werden nun unter Bezugnahme auf 3H und 3I in weiteren Einzelheiten beschrieben.
  • 3I zeigt eine grafische Darstellung 380 einer Inversionskanalladung über einer angelegten Gate-Spannung für einen ACC-NMOSFET. Die in 3I gezeigte grafische Darstellung 380 veranschaulicht eine Wirkung der vorstehend beschriebenen, erhöhten Schwellenspannung, die in herkömmlichen MOSFETs und in einigen Ausführungsformen der vorliegenden ACC-NMOSFETs aufgrund bestimmter Herstellungsprozesse auftreten kann. Wie nachstehend in weiteren Einzelheiten beschrieben, tritt der Bereich einer erhöhten Schwellenspannung aufgrund der Nähe der Bodyfesselung bzw. -anbindung an den FET-Body auch in herkömmlichen MOSFET-Entwürfen auf, wie in 3H gezeigt und nachstehend in weiteren Einzelheiten beschrieben. Wie nachstehend in weiteren Einzelheiten unter Bezugnahme auf 3J beschrieben, kann das vorstehend offenbarte Verfahren und die vorstehend offenbarte Vorrichtung verwendet werden, um den Bereich einer erhöhten Schwellenspannung, der in einigen herkömmlichen SOI-MOSFET-Entwürfen gefunden wird, zu reduzieren oder zu eliminieren.
  • 3H zeigt eine Ausführungsform eines ACC-NMOSFET so, dass sein Gate-Kontakt, Gate und Gate-Oxid nicht sichtbar sind. Der MOSFET-Bereich einer erhöhten Schwellenspannung, der vorstehend unter Bezugnahme auf 3E und 3F beschrieben wurde, wird in 3H als in dem Bereich, der durch die Ellipse 307 umgeschlossen ist, auftretend gezeigt. Wie von dem Fachmann auf dem Gebiet des Entwurfs und der Herstellung in der Elektronik gut verstanden werden wird, tritt aus den Gründen, die vorstehend unter Bezugnahme auf 3E und 3F angegeben wurden, aufgrund der erhöhten Schwellenspannung ein „Einschalten” des Bereichs 307 des in 3H gezeigten ACC-MOSFET effektiv nach dem Rest des Kanalgebiets des ACC-MOSFET ein.
  • Die erhöhte Schwellenspannung kann durch Verringern der Größe des Bereichs 307 reduziert werden. Ein Eliminieren des Bereichs 307 eliminiert den Anstieg der Schwellenspannung völlig. Da der Anstieg der Schwellenspannung eine harmonische und Intermodulationsverzerrung des „Einschalt”- bzw. Durchlasszustandes des MOSFET vergrößern kann, verbessert eine Beseitigung dieses Effekts das Verhalten des MOSFET. Die erhöhte Schwellenspannung weist auch eine nachteilige Wirkung dahin auf, dass der Durchlasswiderstand des MOSFET (d. h., der durch den MOSFET gezeigte Widerstand, wenn er sich in dem Durchlasszustand (leitenden Zustand) befindet) erhöht, was die Einfügedämpfung des MOSFET nachteilig beeinflusst.
  • In einer beispielhaften Ausführungsform werden die nachteiligen Wirkungen, die mit der Erhöhung der Schwellenspannung zusammenhängen, dadurch abgeschwächt oder überwunden, dass das P+-Gebiet 310 um einen ausgewählten Abstand von einem Rand des Polysilizium-Gates 302 entfernt angeordnet ist, wie beispielsweise in den vorstehend unter Bezugnahme auf 3A und 3B beschriebenen Ausführungsform des ACC-MOSFET 300 gezeigt und wie nachstehend in weiteren Einzelheiten unter Bezugnahme auf die Querschnittsansicht des ACC-MOSFET 300 von 3G beschrieben wird. Dieser Ansatz wird sowohl in der Draufsicht des ACC-MOSFET 300 von 3A als auch in der Querschnittsansicht des ACC-MOSFET 300, die in 3G gezeigt ist, gezeigt. Wie in der Querschnittsansicht des ACC-MOSFET 300 von 3G gezeigt, erstreckt sich das P+-Gebiet 310 nicht über den gesamten Weg des Randes 340 des Polysilizium-Gates 302. Dies steht in völligem Gegensatz zu der in 3F gezeigten Ausführungsform 300''', wo sich das P+-Gebiet 310' über den gesamten Gate-Rand 340 hinweg erstreckt. Durch Anordnen des P+-Gebiets 310 um einen Abstand von dem Gate-Rand 340 entfernt, wie in der Ausführungsform 300 von 3G gezeigt, befindet sich nahe dem Polysilizium-Gates 302 kein P+-Gebiet (d. h., es gibt kein P+-Gebiet, das in dem Polysilizium-Gate 302 vorhanden ist).
  • Diese Konfiguration des P+-Gebiets 310 beseitigt oder reduziert in hohem Maße die Probleme, die gemäß vorstehender Beschreibung mit der Erhöhung der Schwellenspannung zusammenhängen. Wie vorstehend unter Bezugnahme auf 3A und 3B beschrieben, und unter Bezugnahme auf die Vergleiche mit den Referenzen eines Body-Kontakts des Standes der Technik, hat die vergleichsweise hohe Impedanz des P–-Gebiets der ACS 308 (gezeigt in 3A) zwischen dem P+-Gebiet 310 und dem Gate 302 keine nachteilige Wirkung auf das Betriebsverhalten des ACC-NMOSFET 300. Wie vorstehend beschrieben, kann die Ladungsakkumulation auch bei Verwendung einer ACS-Verbindung mit einer vergleichsweise hohen Impedanz wirksam entfernt werden.
  • In einer anderen beispielhaften Ausführungsform gemäß nachstehender Beschreibung unter Bezugnahme auf 3J wird die Erhöhung der Schwellenspannung dadurch entfernt, dass das P+-Gebiet 310 (und die ACS 308) um einen Abstand von dem Body 312 entfernt angeordnet ist. Da die elektrische Konnektivität zwischen der ACS 308 und dem Body 312 eine vergleichsweise hohe Impedanz aufweist, wenn das kleine Gebiet von P+ 310 um einen Abstand von dem Body 312 entfernt angeordnet ist, wird dieser Ansatz durch die Referenzen des Body-Kontaktes des Standes der Technik (die gemäß vorstehender Beschreibung Kontakte einer vergleichsweisen niedrigen Impedanz erfordern) weder gelehrt noch nahegelegt. Diese verbesserte Ausführungsform wird als nächstes unter Bezugnahme auf 3J beschrieben.
  • 3J ist eine vereinfachte schematische Darstellung in einer Draufsicht einer anderen Ausführungsform eines ACC-SOI-NMOSFET 300'''', der zur Steuerung einer Ladungsakkumulation angepasst und in einer „T-Gate”-Konfiguration konfiguriert ist. 3J zeigt den ACC-NMOSFET 300'''' so, dass sein Gate-Kontakt 301, Gate 302 und Gate-Oxid nicht sichtbar sind. Das Gate (in 3J nicht gezeigt) und der Body 312 sind als „unterstützende” Elemente des als „T-Gate” konfigurierten ACC-MOSFET 300'''' konfiguriert (d. h., sie weisen den „unteren” Abschnitt des „T-förmigen” FET auf). Diese „unterstützenden” Elemente „unterstützen” die „unterstützenden” Elemente des als T-Gate konfigurierten MOSFET 300'''', der die ACS 308 gemäß Darstellung in 3J aufweist (d. h., die ACS 308 weist den „oberen” Abschnitt des „T-förmigen” FET auf). Wie in 3J gezeigt, weist der ACC-NMOSFET 300'''' ein kleines P+-Gebiet 310 auf, das mit einer ACS 308 verbunden ist. Wie in 3J gezeigt, ist das P+-Gebiet 310 (und somit die externe elektrische Verbindung der ACS) um einen ausgewählten Abstand von dem Body 312 entfernt angeordnet. Die Gesamtimpedanz der elektrischen Verbindung von dem Body 312 durch die ACS 308 und zu dem P+-Gebiet 310 ist durch Anordnen des P+-Gebiets 310 um einen ausgewählten Abstand von dem Body 312 entfernt erhöht. Wie vorstehend beschrieben, arbeitet jedoch der vorliegende ACC-NMOSFET 300'''' ausgesprochen gut, um eine Ladungsakkumulation auch bei Verwendung von ACS-Verbindungen vergleichsweise hoher Impedanz zu entfernen. Aus den vorstehend unter Bezugnahme auf 3A und 3B beschriebenen Gründen und aufgrund der Natur der Ladungsakkumulation, wenn der NMOSFET 300'''' unter den Bedingungen einer Ladungsakkumulation arbeitet, benötigt der ACC-NMOSFET 300'''' keine elektrischen ACS-Verbindungen mit niedriger Impedanz, um die Ladungsakkumulation aus dem Body 312 zu entfernen. Vielmehr kann eine ACS-Verbindung einer vergleichsweisen hohen Impedanz bei der praktischen Ausführung der vorliegenden Lehren verwendet werden, mit entsprechenden Verbesserungen in dem Betriebsverhalten des NMOSFET gemäß vorstehender Beschreibung (z. B., Verringerungen in einer parasitären Kapazität im Vergleich mit Body-Kontakten niedriger Impedanz im Stand der Technik). Allerdings kann in anderen Ausführungsformen, falls dies gewünscht ist, eine ACS-Verbindung niedriger Impedanz verwendet werden, um das offenbarte Verfahren und die offenbarte Vorrichtung zur Verwendung bei der Verbesserung von Linearitätseigenschaften von SOI-MOSFETs in die Praxis umzusetzen.
  • Darüber hinaus verbessert die Ausführungsform von 3J, wie vorstehend unter Bezugnahme auf 3H beschrieben, ein Bauteilbetriebsverhalten aufgrund der Tatsache, dass das kleine P+-Gebiet 310 um einen Abstand von dem Body 312 entfernt angeordnet ist. Da das kleine P+-Gebiet 310 um einen Abstand von dem Body 312 entfernt angeordnet ist, wird die Erhöhung der Schwellenspannung verringert oder vollständig beseitigt, zusätzlich mit den sich daraus ergebenden nachteiligen Wirkungen auf das Betriebsverhalten, die vorstehend beschrieben wurden.
  • 3K ist eine vereinfachte schematische Darstellung einer Draufsicht einer anderen Ausführungsform eines ACC-SOI-NMOSFET 300'''', der zur Steuerung einer Ladungsakkumulation angepasst und in einer „H-Gate”-Konfiguration konfiguriert ist. 3K zeigt den ACC-NMOSFET 300''''' so, dass sein Gate-Kontakt 301, Gate 302 und Gate-Oxid nicht sichtbar sind. Mit der Ausnahme einiger struktureller Unterschiede, die hierin beschrieben sind, ist der ACC-NMOSFET 300''''' in Entwurf und Funktionsweise dem vorstehend unter Bezugnahme auf 3A–3D und 3J beschriebenen ACC-NMOSFETs sehr ähnlich. Wie in 3K gezeigt, weist der ACC-NMOSFET 300''''' zwei ACS 308 und 308'' auf, die an gegenüberliegenden Enden des H-Gate-ACC-NMOSFET 300'''' angeordnet sind. P+-Gebiete 310 und 310'' sind ausgebildet, um auf ihre jeweiligen ACS 308 und 308'' zu stoßen, und stellen einen elektrischen Kontakt hiermit bereit. In Übereinstimmung mit dem offenbarten Verfahren und der offenbarten Vorrichtung wird gemäß vorstehender Beschreibung, wenn der ACC-NMOSFET 300''''' vorgespannt ist, um unter den Bedingungen einer Ladungsakkumulation zu arbeiten, die Ladungsakkumulation über die zwei ACS 308 und 308'' entfernt oder anderweitig gesteuert.
  • Durch den Fachmann auf dem Gebiet des Entwurfs elektronischer Bauteile sollte verstanden werden, dass, obschon die dargestellte Ausführungsform die ACS 308 und 308'' so zeigt, dass sie sich ungefähr über die gesamte Breite des ACC-NMOSFET 300''''' erstrecken, die ACS 308 und 308'' auch viel schmalere (oder breitere) Gebiete aufweisen können und trotzdem ausgesprochen gut arbeiten können, um die Ladungsakkumulation abzuziehen oder anderweitig zu steuern. Ebenso ist es in einigen Ausführungsformen nicht erforderlich, dass die Impedanz der ACS 308 zu der Impedanz der ACS 308'' passt. Es wird ferner für den Fachmann verständlich sein, dass die ACS 308 und 308'' unterschiedliche Größen und Konfigurationen (d. h., rechteckig, quadratisch oder jedwede andere geeignete Form) aufweisen können und auch mit verschiedenen Abständen von dem Body 312 entfernt (d. h., nicht notwendigerweise um den gleichen Abstand von dem Body 312 entfernt) angeordnet sein können. Wie vorstehend unter Bezugnahme auf 3J beschrieben, werden die Probleme, die mit der Erhöhung der Schwellenspannung zusammenhängen, verringert oder eliminiert, wenn die ACS um einen ausgewählten Abstand von dem Body 312 entfernt angeordnet ist.
  • ACC-MOSFET-Bauteile mit vier Anschlüssen-Einfache Schaltungskonfigurationen
  • Der SOI-NMOSFET 300 von 3A und 3B kann als ein Bauteil mit vier Anschlüssen implementiert sein, wie schematisch in 4A dargestellt. Wie in dem verbesserten ACC-SOI-NMOSFET 300 von 4A gezeigt, ist ein Gate-Anschluss 402 mit dem Gate-Kontakt 301 (z. B., 3A) elektrisch gekoppelt und ist analog zu dem Gate-Anschluss 302', der in 3C gezeigt ist. Der Gate-Kontakt 301 ist mit dem Gate 302 (z. B. 3A und 3C) elektrisch gekoppelt. Gleichermaßen ist ein Source-Anschluss 404 mit der Source 304 (z. B. 3A–3C) elektrisch gekoppelt und ist analog dem Source-Anschluss 304' von 3C. Gleichermaßen ist ein Drain-Anschluss 406 mit dem Drain 306 (z. B. 3A–3C) elektrisch gekoppelt und ist analog zu dem Drain-Anschluss 306' von 3C. Schließlich weist der ACC-NMOSFET 300 einen ACS-Anschluss 408 auf, der über den Bereich 310 mit der ACS 308 elektrisch gekoppelt ist (siehe z. B. 3A–3B und 3D, 3J–3K). Der Fachmann auf dem Gebiet des Entwurfs und der Herstellung in der Eektronik sollte verstehen, dass der Bereich 310 in einigen Ausführungsformen verwendet werden kann, um eine elektrische Kopplung mit der ACS 308 zu ermöglichen bzw. zu fördern, da es in einigen Ausführungsformen schwierig sein kann, einen direkten Kontakt zu einem leicht dotierten Bereich (d. h. der ACS 308) herzustellen. Der ACS-Anschluss 408 ist dem ACS-Anschluss 308', der in 3C gezeigt ist, analog.
  • Der ACC-SOI-NMOSFET 300 von 4A kann unter Verwendung verschiedener Techniken betrieben und in verschiedenen Schaltungen implementiert werden, um eine in dem FET vorliegende Ladungsansammlung zu steuern, wenn er unter Bedingungen einer Ladungsakkumulation arbeitet. Beispielsweise sind in einer beispielhaften Ausführungsform gemäß der Darstellung in 4B die Gate- und ACS-Anschlüsse 402 bzw. 408 elektrisch miteinander gekoppelt. In einer Ausführungsform der in 4B gezeigten vereinfachten Schaltung können die an die Anschlüsse 404 bzw. 406 angelegten Source- und Drain-Vorspannungen Null sein. Falls die an den Gate-Anschluss 402 angelegte Gate-Vorspannung (Vg) hinreichend negativ bezüglich der an die Anschlüsse 404 und 406 angelegten Source- und Drain-Vorspannungen und bezüglich der Schwellenspannung Vth ist (beispielsweise falls Vth ungefähr Null ist und falls Vg negativer als ungefähr –1 V ist), arbeitet der ACC-NMOSFET 300 unter den Bedingungen einer Ladungsakkumulation. Wie vorstehend beispielweise unter Bezugnahme auf 3C beschrieben, kann dann, wenn der MOSFET unter diesen Bedingungen arbeitet, eine Ladungsakkumulation (Defektelektronen) in dem Body des NMOSFET 300 akkumulieren.
  • Vorteilhafterweise kann die Ladungsakkumulation durch Verbinden des ACS-Anschlusses 408 mit dem Gate-Anschluss 402 gemäß Darstellung über den ACS-Anschluss 408 entfernt werden. Diese Konfiguration stellt sicher, dass dann, wenn sich der FET 300 in dem Sperrzustand befunden hat, er in dem korrekten Vorspannungsbereich gehalten wird, um die Ladungsakkumulation wirksam zu entfernen oder anderweitig zu steuern. Wie in 4B gezeigt, stellt die Verbindung des ACS-Anschlusses 408 mit dem Gate sicher, dass die gleichen Vorspannungen sowohl an das Gate (Vg) als auch an den Body (in 3C als „Vb” oder „VACS” gezeigt) angelegt werden. Da die Vorspannung VACS in dieser Ausführungsform die gleiche wie die Gate-Vorspannung Vg ist, ist die Ladungsakkumulation nicht länger unter dem Gate-Oxid (durch Anziehung an die Gate-Vorspannung Vg) gefangen, da sie über den ACS-Anschluss 408 zu dem Gate-Anschluss 402 befördert wird. Die Ladungsakkumulation wird hierdurch über den ACS-Anschluss 408 aus dem Body entfernt.
  • In anderen beispielhaften Ausführungsformen gemäß vorstehender Beschreibung unter Bezugnahme auf 3C können Vs und Vd beispielsweise Vorspannungen aufweisen, die nicht Null sind. Gemäß diesen Beispielen muss Vg hinreichend negativ sowohl zu Vs als auch Vd sein, damit Vg hinreichend negativ bezüglich Vth ist, um den NMOSFET 300 zu sperren (d. h., den NMOSFET 300 in dem Sperrzustand zu betreiben). Bei solcher Vorspannung kann der NMOSFET 300 wie vorstehend beschrieben in die Bedingungen einer Ladungsakkumulation eintreten und hierdurch eine in dem Body vorliegende Ladungsakkumulation aufweisen. Für dieses Beispiel kann die Spannung VACS auch so ausgewählt werden, dass sie gleich Vg ist, indem der ACS-Anschluss 408 mit dem Gate-Anschluss 402 verbunden wird, wodurch die Ladungsakkumulation aus dem Body des ACC-NMOSFET befördert wird, wie vorstehend beschrieben.
  • In einer anderen beispielhaften Ausführungsform weist gemäß vorstehender Beschreibung der ACC-NMOSFET 300 ein Bauteil eines Verarmungsmodus auf. In dieser Ausführungsform ist die Schwellenspannung Vth definitionsgemäß geringer als Null. Für Vs und Vd, die beide Null Volt betragen, können Defektelektronen unter dem Gate-Oxid akkumulieren und hierdurch eine Ladungsakkumulation aufweisen, wenn eine Gate-Vorspannung Vg, die hinreichend negativ bezüglich Vth ist, an den Gate-Anschluss 402 angelegt wird (Vg beispielsweise ungefähr –1 V negativer in Bezug auf Vth ist). Für dieses Beispiel kann die Spüannung VACS auch so ausgewählt werden, dass sie gleich Vg ist, indem der ACS-Anschluss 408 mit dem Gate-Anschluss 402 verbunden wird, wodurch die Ladungsakkumulation aus dem ACC-NMOSFET befördert wird, wie vorstehend beschrieben.
  • In einigen Ausführungsformen des verbesserten ACC-SOI-NMOSFET 300, wie etwa dem vorstehend unter Bezugnahme auf 4B beschriebenen, können, wenn der FET durchlassend vorgespannt ist, Dioden, die am Rand des Bauteils ausgebildet werden (wie etwa vorstehend unter Bezugnahme auf den Übergang zwischen der ACS 308 und dem Drain 304 (und der Source 306) gemäß der Darstellung in 3D beschrieben), durchlassend vorgespannt werden, wodurch sie einem Strom erlauben, in die Source- und Drain-Bereiche zu fließen. Zusätzlich zu einer Verschwendung von Energie kann dies eine Nichtlinearität in den NMOSFET einführen. Die Nichtlinearität resultiert daraus, dass der Strom, der als ein Ergebnis der in Durchlassrichtung vorgespannten Flächendioden fließt, einen nichtlinearen Strom aufweist. Wenn Vgs und Vgd in diesem Bereich des Bauteils reduziert werden, wird der Durchlasswiderstand Ron an dem Rand des Bauteils erhöht. Wie wohlbekannt ist und aus den vorstehend angegebenen Gründen werden Durchlasseigenschaften des Bauteils demzufolge in dramatischer Weise nachteilig beeinflusst, falls die an dem Rand des Bauteils ausgebildeten Flächendioden in Durchlassrichtung vorgespannt werden. Der Fachmann auf dem Gebiet des Entwurfs von elektronischen Bauteilen sollte verstehen, dass die in 4B gezeigte Konfiguration ein Anlegen einer Gate-Vorspannung Vgs auf ungefähr 0,7 Volt beschränkt. Die in 4C gezeigte vereinfachte Schaltung kann verwendet werden, um diese Probleme zu überwinden.
  • Eine andere vereinfachte Schaltung, welche den verbesserten ACC-SOI-NMOSFET 300 verwendet, ist in 4C gezeigt. Gemäß der Darstellung in 4C kann in dieser Ausführungsform der ACS-Anschluss 408 mit einer Diode 410 elektrisch gekoppelt sein, und kann die Diode 410 wiederum mit dem Gate-Anschluss 402 gekoppelt sein. Diese Ausführungsform kann verwendet werden, um einen positiven Stromfluss in den MOSFET-Body 312, der durch eine positive Vorspannung Vg-zu-Vs (oder äquivalent Vgs, wobei Vgs = Vg – Vs) hervorgerufen wird, wie es beispielsweise vorkommen kann, wenn der SOI-NMOSFET 300 in einem Durchlasszustand vorgespannt ist, zu vermeiden.
  • Wie bei der in 4B gezeigten Vorrichtung weist die ACS-Anschlussspannung VACS bei Vorspannung im Sperrzustand die Gate-Spannung plus einem Spannungsabfall über der Diode 410 auf. Bei sehr geringen ACS-Anschlussstrompegels ist der Spannungsabfall über der Diode 410 typischerweise ebenfalls sehr gering (z. B. << 500 mV beispielsweise für eine typische Begrenzerdiode). Der Spannungsabfall über der Diode 410 kann beispielsweise durch Verwendung anderer Dioden, wie etwa einer 0 Vf-Diode, auf ungefähr Null reduziert werden. In einer Ausführungsform wird eine Reduktion des Spannungsabfalls über der Diode durch Erhöhen der Breite der Diode 410 bewirkt. Zusätzlich verbessert ein Aufrechterhalten der ABS-Source oder ACS-Drain-Spannung (je nachdem, welche Vorspannung der zwei Vorspannungen geringer ist) auf einem zunehmend negativen Wert die Linearität des ACC-MOSFET-Bauteils 300 ebenfalls.
  • Wenn der SOI-NMOSFET 300 in einem Durchlasszustand vorgespannt ist, ist die Diode 410 in Sperrrichtung vorgespannt, wodurch ein Fluss eines positiven Stroms in die Source- und die Drain-Bereiche verhindert wird. Die in Sperrrichtung vorgespannte Konfiguration reduziert einen Energieverbrauch und verbesserte eine Linearität des Bauteils. Die in 4C gezeigte Schaltung arbeitet daher gut, um eine Ladungsakkumulation aus dem ACC-MOSFET-Body zu entfernen, wenn sich der FET in dem Sperrzustand befindet und unter den Bedingungen einer Ladungsakkumulation arbeitet. Sie ermöglicht auch nahezu jeder positiven Spannung, an die Gaste-Spannung Vg angelegt zu werden. Dies ermöglicht wiederum dem ACC-MOSFET, eine Ladungsakkumulation wirksam zu entfernen, wenn das Bauteil in dem Sperrzustand arbeitet, jedoch nach wie vor die Charakteristiken eines Bauteils mit schwebendem Body anzunehmen, wenn das Bauteil in dem Durchlasszustand arbeitet.
  • Mit der Ausnahme der Diode 410, die verwendet wird, um den Fluss eines positiven Stroms in den ACS-Anschluss 408 zu verhindern, ist ein beispielhafter Betrieb der in 4C gezeigten vereinfachten Schaltung der gleiche wie der Betrieb der vorstehend unter Bezugnahmen auf 4B beschriebenen Schaltung.
  • In einer noch anderen Ausführungsform kann der ACS-Anschluss 408 an eine Steuerschaltung 412 gekoppelt sein, wie in der vereinfachten Schaltung von 4D dargestellt. Die Steuerschaltung 412 kann eine wählbare ACS-Vorspannung VACS bereitstellen, welche die Ladungsakkumulation (d. h., die vorstehend unter Bezugnahme auf 1 beschriebene Ladungsakkumulation 120) selektiv steuert. Wie in 4D gezeigt, wird in manchen Ausführungsformen die ACS-Vorspannung VACS durch eine separate Quelle, die von dem ACC-MOSTFET-Bauteil 300 unabhängig ist, erzeugt, anstelle eine lokale Schaltung aufzuweisen, welche die ACS-Vorspannung VACS bereitstellt (z. B., als von der Gate-Spannung Vg abgeleitet). In dem Fall eines Schalters (wie nachstehend unter Bezugnahme auf 4E in weiteren Einzelheiten beschrieben), sollte die ACS-Vorspannung VACS von einer Quelle einer hohen Ausgangsimpedanz aus angesteuert werden. Beispielsweise kann eine solche Quelle mit einer hohen Ausgangsimpedanz unter Verwendung eines großen Reihenwiderstandes erhalten werden, um sicherzustellen, dass die RF-Spannung über den MOSFET geteilt wird und dass die ACS-Vorspannung VACS ähnlich der Gate-Vorspannung Vds/2 auf ihr „reitend” aufweisend. Dieser Ansatz wird nachstehend unter Bezugnahme auf 4E in weiteren Einzelheiten beschrieben.
  • Es kann wünschenswert sein, dem ACS-Anschluss 408 eine negative ACS-Vorspannung VACS bereitzustellen, wenn der SOI-NMOSFET 300 in Bedingungen einer Ladungsakkumulation vorgespannt ist. In dieser beispielhaften Ausführungsform kann die Steuerschaltung 412 verhindern, dass ein positiver Strom in den ACS-Anschluss 408 fließt, indem eine ACS-Vorspannung VACS, welche bezüglich sowohl der Source- als auch der Drain-Vorspannung konsistent negativ ist, selektiv aufrechterhalten wird. Insbesondere kann die Steuerschaltung 412 verwendet werden, um eine ACS-Vorspannung anzulegen, welche gleich oder negativer als die geringere von Vs und Vd ist. Durch Anlegen einer solchen ACS-Vorspannung wird somit die Ladungsakkumulation entfernt oder anderweitig gesteuert.
  • In der beispielhaften Ausführungsform der in 4D gezeigten vereinfachten Schaltung können die an die Anschlüsse 404 und 406 jeweils angelegten Source- und Drain-Vorspannungen Null sein. Falls die an den Gate-Anschluss 402 angelegte Gate-Vorspannung (Vg) hinreichend negativ bezüglich der an die Anschlüsse 404 und 406 angelegten Source- und Drain-Vorspannungen und bezüglich Vth ist (beispielsweise, falls Vth, ungefähr Null ist und falls Vg ungefähr –1 V negativer ist), arbeitet der ACC-NMOSFET 300 unter Bedingungen einer Ladungsakkumulation, und die Ladungsakkumulation (Defektelektronen) kann in dem Body des ACC-NMOSFET 300 akkumulieren. Vorteilhafterweise kann die Ladungsakkumulation durch Verbinden des ACS-Anschlusses 408 mit der Steuerschaltung 412 gemäß Darstellung über den ACS-Anschluss 408 entfernt werden. Um sicherzustellen, dass die Ladungsakkumulation aus dem Body des ACC-NMOSFET 300 befördert wird, sollte die ACS-Vorspannung VACS, welche an den ACS-Anschluss 408 angelegt wird, gleich oder negativer als die Gate-Spannung und negativer als die geringere von Vs und Vg sein Da die Ladungsakkumulation 120 zu der durch die Steuerschaltung 412 an den ACS-Anschluss 408 angelegte Vorspannung VACS befördert wird, verbleibt die Ladungsakkumulation nicht aufgrund Anziehung an die Gate-Vorspannung Vg unter dem Gate-Oxid gefangen.
  • In anderen Ausführungsformen können Vs und Vd Vorspannungen aufweisen, die sich von Null unterscheiden. Gemäß diesen Beispielen muss Vg hinreichend negativ sowohl zu Vs als auch Vd sein, damit Vg hinreichend negativ zu Vth ist, um den NMOSFET 300 in dem Sperrzustand vorzuspannen. Dies ermöglicht die Akkumulation der Ladungsakkumulation unter dem Gate-Oxid. Für dieses Beispiel kann die ACS-Vorspannung VACS so ausgewählt werden, dass sie gleich oder negativer als die geringere von Vs und Vd ist, indem der ACS-Anschluss 408 mit der Steuerschaltung 412 verbunden wird, um ausgewählte ACS-Vorspannungen bereitzustellen, wodurch die Ladungsakkumulation aus dem ACC-NMOSFET 300 befördert wird.
  • In anderen Ausführungsformen ist, wenn der ACC-NMOSFET 300 von 4D ein Bauteil eines Verarmungsmodus aufweist, Vth definitionsgemäß geringer als Null. Für Vs und Vd jeweils bei Null Volt können Defektelektronen unter dem Gate-Oxid akkumulieren, wenn eine Gate-Vorspannung Vg, die zu Vth hinreichend negativ ist, angelegt wird (beispielsweise Vg negativer als ungefähr –1 V relativ zu Vth). Für dieses Beispiel kann auch die ACS-Vorspannung VACS, die an den ACS-Anschluss 408 angelegt wird, so ausgewählt werden, dass sie gleich oder negativer als die geringere von Vs und Vd ist, indem der ACS-Anschluss 408 mit der Steuerschaltung 412 verbunden wird und hierdurch die gewünschten ACS-Vorspannungen VACS bereitgestellt werden, die erforderlich sind, um die Ladungsakkumulation aus dem ACC-NMOSFET 300 zu entfernen.
  • Wir vorstehend beschrieben, kann in einer Ausführungsform, anstelle die Steuerschaltung 412 gemäß Darstellung in 4D eine Vorspannung an den ACS-Anschluss 408 bereitstellen zu lassen, der ACS-Anschluss durch eine separate Vorspannungsquellenschaltung angesteuert werden, wie beispielsweise in der Ausführungsform von 4E gezeigt. In einer beispielhaften Schaltungsimplementierung, wie in der Schaltung von 4E beispielhaft dargestellt, weist in einer RF-Schalterschaltung die separate VACS-Quelle ein Element 403 hoher Ausgangsimpedanz auf, welches sicherstellt, dass die RF-Spannung über den ACC-NMOSFET 300 geteilt wird und welche des Weiteren sicherstellt, dass die an den ACS-Anschluss 408 angelegte Spannung, ähnlich der Spannung Vgs, die an den Gate-Anschluss 402 angelegt wird Vds/2 hieran angelegt aufweist. In einer beispielhaften Ausführungsform ist ein Invertierglied 405 in Reihe mit dem Element 403 der hohen Ausgangsimpedanz konfiguriert und wird durch GND und –VDD versorgt. In einer beispielhaften Ausführungsform wird –VDD von einer geeigneten positiven Spannungsversorgung abgeleitet. Es könnte jedoch für eine verbesserte Linearität eine noch negativere Spannung aufweisen (d. h., es kann unabhängig von der Gate-Spannung sein).
  • In einer anderen Ausführungsform kann die in 4C gezeigte Schaltung so abgewandelt sein, dass sie eine Klemmschaltung aufweist, die in Reihe mit einem ACS-Anschluss 408 konfiguriert ist. Eine solche beispielhafte Ausführungsform ist in 4F gezeigt. Unter bestimmten Betriebsbedingungen ist ein Strom, welcher über den ACS-Anschluss 408 aus dem ACC-NMOSFET 300 heraus fließt, wobei er die Ladungsakkumulation aus dem Body des ACC-NMOSFET 300 heraus befördert, hinreichend hoch, dass er Probleme in der Vorspannschaltung verursacht (d. h., unter manchen Bedingungen ist der ACS-Strom so hoch, dass die Vorspannschaltung den aus dem Body des ACC-NMOSFET 300 herausfließenden Strom nicht angemessen ableiten kann). Wie in der Schaltung von 4F gezeigt, löst eine beispielhafte Ausführungsform dieses Problem durch Unterbrechen des Flusses eines ACS-Stroms aus dem Body des ACC-NMOSFET 300 und hierdurch Zurückführen des ACC-NMOSFET 300 in einen Zustand schwebenden Bodys.
  • In einer beispielhaften Schaltung, wie in 4F gezeigt, ist ein FET 421 eines Verarmungsmodus in Reihe zwischen dem ACS-Anschluss 408 und einer Diode 410 konfiguriert. In dieser beispielhaften Schaltung weist der FET 421 des Verarmungsmodus einen Gate-Anschluss auf, der mit dem Source-Anschluss des FET elektrisch verbunden ist. In dieser Konfiguration arbeitet der FET 421 des Verarmungsmodus, um den Strom, der von dem ACS-Anschluss 408 aus fließt, wenn der ACC-MOSFET unter den Bedingungen einer Ladungsakkumulation arbeitet, abzuschneiden oder zu begrenzen. Genauer gesagt, tritt der FET 421 des Verarmungsmodus bei Erreichen einer vordefinierten Schwelle in eine Sättigung ein. Der Strom, der den Body des ACC-MOSFET verlässt, wird auf diese Weise durch den Sättigungsstrom des FET 421 begrenzt. In einigen Ausführungsformen kann die vordefinierte Sättigungsschwelle optional eingestellt werden, um den Punkt, an welchem das Klemmen eintritt, zu ändern, wie etwa durch Auswählen einer höheren Schwellenspannung, was zu einem geringeren maximalen Strom und einem früheren Klemmen führt.
  • In manchen Ausführungsformen, wie etwa beispielsweise in einer RF-Schalterschaltung, folgen der Gate-Anschluss 402 und der ACS-Anschluss 408 Vds mit der halben Rate (Vds/2) von Vds. Bei hohen Abweichungen von Vds kann Vgs sich der Schwellenspannung Vth annähern, was zu einem erhöhten Leckstrom Ids führt. In manchen Fällen verlässt ein solcher Leckstrom den ACS-Anschluss 408 und kann eine zugehörige Schaltungsanordnung (z. B., einen Negativspannungsgenerator) überschwemmen. Daher löst die in 4F gezeigte Schaltung diese Probleme oder schwächt sie anderweitig ab. Genauer gesagt, ist durch Koppeln des FET 421 in Reihe zwischen dem ACS-Anschluss 408 und der Diode 410 der Strom, der den ACS-Anschluss 408 verlässt, auf den Sättingungsstrom des FET 421 begrenzt.
  • In einer noch anderen beispielhaften Ausführungsform kann die in 4C gezeigte vereinfachte Schaltung so abgewandelt werden, dass sie einen parallel mit der Diode 410 angeordneten AC-Kurzschlusskondensator aufweist. Die vereinfachte Schaltung von 4G kann verwendet werden, um bestimmte unerwünschte Nichtlinearitäten, die in einer vollständigen Schaltungsanwendung vorliegen, auszugleichen. In einigen Ausführungsformen können aufgrund von Parasitären, die in dem MOSFET-Entwurf vorhanden sind, in der Diode 410 von 4C vorliegende Nichtlinearitätseigenschaften unerwünschte Nichtlineartitäten in eine vollständigen Schaltungsimplementierung einführen. Da die Diode angeordnet ist, um DC-Vorspannungsbedingungen bereitzustellen, und nicht vorgesehen ist, dass sie irgendwelche AC-Signale über diese aufweist, kann es wünschenswert sein, in manchen Ausführungsformen Schritte zu unternehmen, um die Wirkungen irgendwelcher AC-Signale, die über der Diode 410 vorhanden sind, abzuschwächen.
  • Wie in der vereinfachten Schaltung von 4G gezeigt, ist die Schaltung von 4C so modifiziert worden, dass sie einen AC-Kurzschlusskondensator 423 aufweist, wobei der AC-Kurzschlusskondensator 423 parallel über der Diode 410 konfiguriert ist. Der AC-Kurzschlusskondensator 423 ist parallel mit der Diode 410 angeordnet, um sicherzustellen, dass Nichtlinearitäten der Diode 410 nicht durch ein AC-Signal angeregt werden. In einigen beispielhaften Schaltungen, wie etwa in einem RF-Schalter, beeinflusst der AC-Kurzschlusskondensator 423 die vollständige Schaltung höheren Niveaus bzw. Pegels nicht, da der Gate-Anschluss 402 und der ACS-Anschluss 408 typischerweise das gleiche AC-Signal angelegt aufweisen (d. h., AC-Äquipotenzial).
  • In manchen Schaltungsausführungsformen können Bodyknoten einer Mehrfinger-FET-Implementierung miteinander verbunden sein (unter Verwendung von beispielsweise Metall oder Silizium), wobei sie die Source-Finger überlappen. Auf einer anderen Seite der FET-Implementierung können Gate-Knoten miteinander verbunden sein (unter Verwendung beispielsweise von Metall oder Silizium), wobei sie die Drain-Finger überlappen. Als ein Ergebnis dieser FET-Implementierung kann eine zusätzliche Kapazität zwischen der Source und dem Body (S-B) entstehen und kann eine weitere zusätzliche Kapazität zwischen dem Drain und dem Gate (D-G) entstehen. Diese zusätzlichen Kapazitäten können die Symmetrie des intrinsischen Bauteils verschlechtern. Unter einer AC-Anregung führt dies dazu, dass der Gate-Anschluss dem Drain-Anschluss enger folgt und der Body-Anschluss dem Source-Anschluss enger folgt, was effektiv ein AC-Signal über der Diode 410 erzeugt, welches gemäß vorstehender Beschreibung Nichtlinearitäten der Diode 410 anregen kann. Unter Verwendung der in 4G gezeigten beispielhaften Ausführungsform ist eine parasitäre nichtlineare Anregung aufgrund der überlappenden Finger abgeschwächt.
  • Verbesserte Charakteristiken eines Betriebsverhaltens bezüglich Coff von ACC-MOSFETs, die in Übereinstimmung mit dem vorliegend offenbarten Verfahren und der vorliegend offenbarten Vorrichtung hergestellt sind
  • 4H ist eine grafische Darstellung 460 der Sperrkapazität (Coff) über eine angelegte Drain-Source-Spannung eines SOI-MOSFET, wenn ein AC-Signal an den MOSFET angelegt wird (die grafische Darstellung 460 ist relevant für einen beispielhaften MOSFET von 1 mm Breite, jedoch ergeben sich mit breiteren und schmäleren Bauteilen ähnliche Darstellungen). In einer Ausführungsform ist eine Gate-Spannung gleich –2,5 Volt +Vd/2 und ist Vs gleich 0. Eine erste Darstellung 462 zeigt die Sperrkapazität Coff eines typischen herkömmlichen NMOSFET, der unter den Bedingungen einer Ladungsakkumulation arbeitet und hierdurch eine Ladungsakkumulation aufweist, wie vorstehend unter Bezugnahme auf 1 beschrieben wurde. Wie in 4H gezeigt, ist die in der Darstellung 462 gezeigte Sperrkapazität Coff des herkömmlichen FET spannungsabhängig (d. h., sie ist nicht linear) und weist eine Spitze auf, wenn Vd = 0 Volt. Eine zweite Darstellung 464 veranschaulicht die Sperrkapazität Coff eines verbesserten ACC-SOI-MOSFET, der in Übereinstimmung mit den vorliegenden Lehren hergestellt wurde, wobei die Ladungsakkumulation aus dem ACC-MOSFET heraus befördert wird, wodurch die Ladungsakkumulation aus dem Body des ACC-MOSFET reduziert, gesteuert und/oder beseitigt wird. Wie in 4H gezeigt, ist die in der Darstellung 464 gezeigte Sperrkapazität Coff des ACC-SOI-MOSFET nicht spannungsabhängig (d. h., sie ist linear).
  • Wie vorstehend unter Bezugnahme auf 2A beschrieben, ist durch Steuern, Reduzieren oder Beseitigen der Ladungsakkumulation die Impedanz 212 des Bodys 312 des NMOSFET (3C, und als der MOSFET-Body 114 in dem elektrischen Modell von 2A gezeigt) auf einen sehr großen Wert erhöht. Diese Erhöhung in der Impedanz 212 des MOSFET-Bodys verringert den durch die Impedanz der Übergänge 218 und 220 (2A) verursachten Beitrag zu Coff, wodurch die Gesamtgröße von Coff verringert wird und die mit den Impedanzen der Übergänge 218 und 220 zusammenhängenden, nichtlinearen Effekte reduziert werden. Die Darstellung 464 veranschaulicht, wie die vorliegenden Lehren sowohl die Nichtlinearität als auch eine Gesamtgröße der Sperrkapazität Coff des MOSFET vorteilhaft reduzieren. Die verringerte Nichtlinearität und Größe der Sperrkapazität Coff verbessert das Verhalten von Schaltungen wie etwa RF-Schalterschaltungen, welche unter Bedingungen einer Ladungsakkumulation arbeitende MOSFETs verwenden. Beispielhafte RF-Schalterschaltungen, die mit den vorstehend unter Bezugnahme auf 4A–4G beschriebenen ACC-MOSFETs implementiert sind, werden nun unter Bezugnahme auf 5A–5D beschrieben.
  • Beispielhafte RF-Schalterimplementierungen verbesserten Betriebsverhaltens unter Verwendung von ACC-SOI-MOSFETs in Übereinstimmung mit den vorliegenden Lehren
  • 5A zeigt ein schematisches Diagramm einer einpoligen, einausschaltenden (SPST) RF-Schalterschaltung 500 in Übereinstimmung mit dem Stand der Technik. Die RF-Schalterschaltung 500 ist ein Beispiel einer allgemeinen Klasse wohlbekannter RF-Schalterschaltungen. Ähnliche RF-Schalterschaltungen werden in den nachstehenden mit anhängigen und gemeinsam zugewiesenen US-Anmeldungen und Patent beschrieben: Vorläufige Anmeldung Nr. 60/651,736, angemeldet am 9. Februar 2005, mit dem Titel „UNPOWERED SWITCH AND BLEEDER CIRCUIT”; Anmeldung Nr. 10/922,135, angemeldet am 18. August 2004, anhängig, die eine Fortsetzungsanmeldung der am 8. Oktober 2002 angemeldeten Anmeldung Nr. 10/267,531 ist, welche am 12. Oktober 2004 als US-Patent 6,804,502 mit dem Titel „SWITCH CIRCUIT AND METHOD OF SWITCHING RADIO FREQUENCY SIGNALS” ausgegeben wurde. Anmeldung Nr. 10/267,531, angemeldet am 8. Oktober 2002, die am 12. Oktober 2004 als US-Patent 6,804,502 ausgegeben wurde, beansprucht den Vorzug der am 10. Oktober 2001 angemeldeten vorläufigen US-Anmeldung Nr. 60/328,353. Alle der vorstehend zitierten Anmeldungen und des ausgegebenen Patents werden hiermit hinsichtlich ihrer Lehren bezüglich RF-Schalterschaltungen einschließlich SOI-MOSFET-Schalterschaltungen durch Bezugnahme hierin eingeschlossen, als ob sie vollständig ausgeführt wären.
  • Unter erneuter Bezugnahme auf 5A ist ein schaltender SOI-NMOSFET 506 angepasst, an einen Eingangsanschluss 502 ein RF-Eingangssignal „RFin” zu empfangen. Der schaltende SOI-MOSFET 506 ist elektrisch angekoppelt, um das Eingangssignal RFin selektiv an einen Ausgangsanschluss 504 zu koppeln (d. h., hierdurch ein RF-Ausgangssignal Rfout an den Ausgangsanschluss 504 zu befördern). In der beispielhaften Ausführungsform wird der schaltende SOI-NMOSFET 506 durch ein erstes Steuersignal C1 gesteuert, welches mittels einer Steuerleitung 512 durch einen Gate-Widerstand 510 (optional zur Unterdrückung einer parasitären RF-Kopplung enthalten) befördert wird. Die Steuerleitung 512 ist mit einer Steuerschaltung 520, welche das erste Steuersignal C1 erzeugt, elektrisch gekoppelt.
  • Unter erneuter Bezugnahme auf 5A ist ein shuntender SOI-NMOSFET 508 angepasst, um das RF-Eingangssignal RFin an seinem Drain-Anschluss zu empfangen und das Eingangssignal RFin über einen optionalen Lastwiderstand 518 auf Masse abzuleiten. Der shuntende SOI-NMOSFET 508 wird durch ein zweites Steuersignal C1x gesteuert, welches mittels einer Steuerleitung 516 durch einen Gate-Widerstand 514 (optional zur Unterdrückung einer parasitären RF-Kopplung und für Zwecke einer Spannungsteilung enthalten) befördert wird. Die Steuerleitung 516 ist mit der Steuerschaltung 520, welche das zweite Steuersignal C1x erzeugt, elektrisch gekoppelt.
  • Die Begriffe „schaltend” und „shuntend” in Bezug auf die in 5A gezeigten Transistoren und auch gemäß nachstehender Beschreibung unter Bezugnahme auf die RF-Schalterschaltungen von 5B–5D, 6, 8 und 9 sind hierin mit den Begriffen „Schalt-” und „Shunt-” jeweils austauschbar. Beispielsweise wird der schaltende Transistor 506 (und alle seine analogen schaltenden Transistoren, die nachstehend in 5B–5D, 6, 8 und 9 beschrieben sind) hierin auch als der „Schalt”-Transistor bezeichnet. Gleichermaßen wird der shuntende Transistor 508 (und alle seine analogen shuntenden Transistoren, die nachstehend in 5B–5D, 6, 8 und 9 beschrieben werden) hierin auch als der „Shunt”-Transistor bezeichnet. Die Begriffe „Schalt-” und „schaltend” (und gleichermaßen die Begriffe „Shunt-” und „shuntend”) sind bei Verwendung zur Beschreibung der RF-Schalterschaltungstransistoren hierin austauschbar. Des Weiteren wird, wie nachstehend unter Bezugnahme auf 6 in weiteren Einzelheiten beschrieben, der Fachmann auf dem Gebiet des Entwurfs und der Herstellung von Schaltungen erkennen, dass, obschon die Schalt- und Shunt-Transistoren in 5A–5D und 9 als einen einzigen MOSFET enthaltend gezeigt sind, verstanden werden sollte, dass sie Transistorgruppierungen mit einem oder mehreren MOSFET-Transistoren aufweisen können.
  • Es wird durch den Fachmann auf dem Gebiet der Schalterschaltungen auch verstanden werden, dass alle der beispielhaften Schaltungsschaltungen „bidirektional” verwendet werden können, wobei die zuvor beschriebenen Eingangsanschlüsse als Ausgangsanschlüsse arbeiten, und umgekehrt. Das heißt, obschon ein beispielhafter RF-Schalter hierin so beschrieben werden kann, dass er einen oder mehrere Eingangsanschlüsse (oder -knoten) und einen oder mehrere Ausgangsanschlüsse (oder -knoten) aufweist, ist diese Beschreibung nur zur Vereinfachung, und es wird verstanden werden, dass Ausgangsanschlüsse in einigen Anwendungen zur Eingabe von Signalen verwendet werden können und Eingangsanschlüsse in einigen Anwendungen zur Ausgabe von Signalen verwendet werden können. Die unter Bezugnahme auf 2B, 4E, 5A–5D, 6, 8 und 9 beschriebenen RF-Schalterschaltungen sind hierin so beschrieben, dass sie „Eingangs-” und „Ausgangs-”Anschlüsse (oder „-Knoten”) aufweisen, welche RF-Signale aufnehmen bzw. ausgeben. Wie beispielsweise nachstehend unter Bezugnahme auf 9 in weiteren Einzelheiten beschrieben, sind ein RF-Eingangsknoten 905 und ein RF-Eingangsknoten 907 so beschrieben, dass sie RF-Signale RF1 bzw. RF2 aufnehmen. Ein gemeinsamer RFC-Anschluss 903 ist nachstehend so beschrieben, dass er ein gemeinsames RF-Ausgangssignal bereitstellt. Der Fachmann auf dem Gebiet des Entwurfs von RF-Schalterschaltungen sollte erkennen, dass der RF-Schalter bidirektional ist und dass die vorstehend beschriebenen Eingangsanschlüsse ausgesprochen gut als Ausgangsanschlüsse arbeiten und umgekehrt. In dem Beispiel des RF-Schalters von 9 kann der gemeinsame RFC-Anschluss verwendet werden, um ein RF-Signal, welches wahlweise durch die RF-Knoten 905 und 907 ausgegeben wird, aufzunehmen.
  • Unter erneuter Bezugnahme auf 5A werden das erste und das zweite Steuersignal C1 bzw. C1x so erzeugt, dass der schaltende SOI-NMOSFET 506 in einem Durchlasszustand arbeitet, wenn der shuntende SOI-NMOSFET 508 in einem Sperrzustand arbeitet und umgekehrt. Diese Steuersignale stellen die Gate-Vorspannungen Vg an die Gate-Anschlüsse der NMOSFETs 506 und 508 bereit. Wenn einer der NMOSFETs 506 oder 508 vorgespannt ist, um den Transistorsperrzustand auszuwählen, muss die jeweilige Vg eine hinreichend große negative Spannung derart aufweisen, dass der jeweilige NMOSFET nicht aufgrund der zeitveränderlichen angelegten Spannungen des RF-Eingangssignal RFin in einen Durchlasszustand eintritt oder sich diesem annähert. Die maximale Leistung des RF-Eingangssignal RFin ist hierdurch durch die maximale Größe der Gate-Vorspannung Vg (oder allgemeiner der Gate-Source-Betriebsspannung Vgs), welche die SOI-NMOSFETs 506 und 508 zuverlässig gehalten können, begrenzt. Für RF-Schalterschaltungen, wie die hierin beispielhaft ausgeführten, ist die Größe von Vgs(max) = |Vg| + |Vds(max)/2|, wobei Vds = Vd – Vs, und Vds(max) die maximale Vds aufgrund der mit dem RF-Eingangssignal RFin zusammenhängenden Spannungspegel des Eingangssignal hoher Leistung aufweist.
  • Beispielhafte Vorspannungen für die schaltenden und shuntenden SOI-NMOSFETs 506 bzw. 508 können die folgenden beinhalten: Mit Vth ungefähr Null, Vg von +2,5 V für den Durchlasszustand und Vg von –2,5 V für den Sperrzustand. Für diese Vorspannungen können die SOI-NMOSFETs schließlich unter Bedingungen einer Ladungsakkumulation arbeiten, wenn sie in ihre Sperrzustände gesetzt sind. Insbesondere und wie vorstehend unter Bezugnahme auf 2B beschrieben, kann, wenn der schaltende NMOSFET 506 sich in dem Durchlasszustand befindet und der shuntende NMOSFET 508 in dem Sperrzustand vorgespannt ist, das Ausgangssignal RFout durch das nichtlineare Verhalten der Sperrkapazität Coff des shuntenden NMOSFET 508, das durch die Ladungsakkumulation hervorgerufen wird, verzerrt werden. Die verbesserten ACC-MOSFETs, die in Übereinstimmung mit den vorliegenden Lehren hergestellt sind, können in vorteilhafter Weise verwendet werden, um das Betriebsverhalten der Schaltung zu verbessern, insbesondere wenn es durch die Ladungsakkumulation nachteilig beeinflusst ist.
  • 5B ist eine schematische Darstellung einer verbesserten RF-Schaltung 501, die für eine höhere Leistungsfähigkeit unter Verwendung der vorliegenden Ladungsakkumulationsverringerungs- und -steuerungstechniken angepasst ist. Die Schalterschaltung 501 unterscheidet sich von der Schaltung 500 (5A) des Standes der Technik darin, dass der shuntende NMOSFET 508 durch einen shuntenden ACC-NMOSFET 528 ersetzt ist, der in Übereinstimmung mit den vorliegenden Lehren hergestellt ist. Der shuntende ACC-NMOSFET 528 ist dem vorstehend unter Bezugnahme auf 4A und 4B beschriebenen ACC-NMOSFET analog. Gleichermaßen sind Gate-, Source-, Drain- und ACC-Anschlüsse des shuntenden ACC-NMOSFET 528 analog den jeweiligen Anschlüssen des ACC-NMOSFET 300. Mit der Ausnahme des verbesserten Betriebsverhaltens des Schalters, die der verbesserte ACC-NMOSFET 528 bietet, ist die Betriebsweise der RF-Schalterschaltung 501 sehr ähnlich der Betriebsweise der RF-Schalterschaltung 500, die vorstehend unter Bezugnahme auf 5A beschrieben wurde.
  • Beispielhafte Vorspannungen für den schaltenden NMOSFET 526 und den shuntenden ACC-NMOSFET 528 können beinhalten: Mit Vth ungefähr Null, Vg von +2,5 V für den Durchlasszustand und Vg von –2,5 V für den Sperrzustand. Für diese Vorspannungen können die SOI-NMOSFETs unter Bedingungen einer Ladungsakkumulation arbeiten, wenn sie in den Sperrzustand gesetzt sind. Wenn sich jedoch der schaltende NMOSFET 526 in dem Durchlasszustand befindet und der shuntende ACC-NMOSFET 528 sich in dem Sperrzustand befindet, wird das Ausgangssignal RFout an dem Ausgangsanschluss 505 durch ein nichtlineares Verhalten der Sperrkapazität Coff des verbesserten shuntenden ACC-NMOSFET 528 aufgrund der Ladungsakkumulation nicht gestört werden. Wenn der shuntende ACC-NMOSFET 528 unter den Bedingungen einer Ladungsakkumulation arbeitet, wird die Ladungsakkumulation über den ACS-Anschluss 508' entfernt. Genauer gesagt, da der Gate-Anschluss 502' des shuntenden ACC-NMOSFET 528 mit dem ACS-Anschluss 508' verbunden ist, wird die Ladungsakkumulation wie vorstehend unter Bezugnahme auf die vereinfachte Schaltung von 4B entfernt oder anderweitig gesteuert. Die Steuerung der Ladungsakkumulation verbessert das Betriebsverhalten des Schalters 501 durch Verbessern der Linearität des Sperrtransistors, des shuntenden ACC-NMOSFET 528, und hierdurch Reduzieren der harmonischen und Intermodulationsverzerrung des an dem Ausgangsanschluss 505 erzeugten RF-Ausgangssignals RFout.
  • 5C ist eine schematische Darstellung einer anderen Ausführungsform einer verbesserten RF-Schalterschaltung 502, die unter Verwendung der Ladungsakkumulationssteuerungstechniken der vorliegenden Offenbarung für eine höhere Leistungsfähigkeit angepasst ist. Die Schalterschaltung 502 unterscheidet sich von der Schaltung 500 des Standes der Technik (5A) darin, dass der NMOSFET 508 durch einen in Übereinstimmung mit den vorliegenden Lehren hergestellten ACC-NMOSFET 528 ersetzt ist. Der ACC-NMOSFET 528 ist analog dem vorstehend unter Bezugnahme auf 4A und 4C beschriebenen ACC-NMOSFET 300. Gleichermaßen sind die Gate-, Source-, Drain- und ATC-Anschlüsse des ACC-NMOSFET 528 analog den jeweiligen Anschlüssen der vorstehend unter Bezugnahme auf 4A und 4C beschriebenen ACC-NMOSFETs 300. Mit der Ausnahme einer verbesserten Leistungsfähigkeit des Schalters, die durch den verbesserten ACC-NMOSFET 528 bereitgestellt wird, ist die Betriebsweise der Schalterschaltung 502 der Betriebsweise der Schalterschaltungen 500 und 501, die vorstehend unter Bezugnahme auf 5A und 5B beschrieben wurden, jeweils sehr ähnlich.
  • Beispielhafte Vorspannungen für den NMOSFET 526 und den ACC-NMOSFET 528 können die folgenden beinhalten: Mit Vth ungefähr Null, Vg von +2,5 V für den Durchlasszustand und Vg von –2,5 V für den Sperrzustand. Für diese Vorspannungen können die SOI-NMOSFETs 526, 528 unter Bedingungen einer Ladungsakkumulation arbeiten, wenn sie in einen Sperrzustand gesetzt sind. Wenn sich jedoch der NMOSFET 526 in dem Durchlasszustand befindet und sich der ACC-NMOSFET 528 in dem Sperrzustand befindet, wird das Ausgangssignal RFout durch ein nichtlineares Verhalten der Sperrkapazität Coff des ACC-NMOSFET 528 aufgrund der Ladungsakkumulation nicht verzerrt werden. Da der Gate-Anschluss 502' des ACC-NMOSFET 528 über eine Diode 509 mit dem ACS-Anschluss 508' verbunden ist, wird eine Ladungsakkumulation vollständig entfernt, reduziert bzw. verringert oder anderweitig gesteuert, wie vorstehend unter Bezugnahme auf 4C beschrieben. Ähnlich dem vorstehend unter Bezugnahme auf 5B beschriebenen verbesserten Schalter 501 verbessert die Steuerung der Ladungsakkumulation ein Betriebsverhalten des Schalters 502 durch Verbessern der Linearität des Sperrtransistors 528 und hierdurch Reduzieren der harmonischen und Intermodulationsverzerrung des aus dem RF-Ausgangsanschluss 505 ausgegebenen RF-Ausgangssignals Rfout. Die Verbindung der Diode 509, wie dargestellt, kann in einigen Ausführungsformen zur Unterdrückung eines Flusses eines positiven Stroms in den ACC-NMOSFET 528, wenn er in einem Durchlasszustand vorgespannt ist, erwünscht sein, wie vorstehend unter Bezugnahme auf 4C beschrieben.
  • 5D ist eine schematische Darstellung einer anderen Ausführungsform einer verbesserten RF-Schalterschaltung 503, die unter Verwendung der vorliegenden Ladungsakkumulationssteuerungstechniken für eine höhere Leistungsfähigkeit angepasst ist. Die Schalterschaltung 503 unterscheidet sich von der Schaltung 500 nach dem Stand der Technik (5A) darin, dass der NMOSFET 508 von 5A durch einen in Übereinstimmung mit den vorliegenden Lehren hergestellten ACC-NMOSFET 528 ersetzt ist. Der ACC-NMOSFET 528 ist dem vorstehend unter Bezugnahme auf 4A und 4D beschriebenen ACC-NMOSFET analog. Mit der Ausnahme der verbesserten Leistungsfähigkeit des Schalters, die durch den verbesserten ACC-NMOSFET 528 bereitgestellt wird, ist die Betriebsweise der Schalterschaltung 503 den Betriebsweisen der Schalterschaltungen 500, 501 und 502, die vorstehend unter Bezugnahme auf 5A–5C beschrieben wurden, jeweils sehr ähnlich.
  • Beispielhafte Vorspannungen für den NMOSFET 526 und den ACC-NMOSFET 528 können die folgenden beinhalten: Mit Vth ungefähr Null, Vg von +2,5 V für den Durchlasszustand und Vg von –2,5 V für den Sperrzustand. Für diese Vorspannungen können die SOI-NMOSFETs 526, 528 unter Bedingungen einer Ladungsakkumulation arbeiten, wenn sie in den Sperrzustand gesetzt sind. Wenn sich jedoch der NMOSFET 526 in den Durchlasszustand befindet und sich der ACC-NMOSFET 528 in dem Sperrzustand befindet, wird das durch den Ausgangsanschluss 505 erzeugte Ausgangssignal RFout durch das nichtlineare Verhalten der Sperrkapazität Coff des ACC-NMOSFET 528 aufgrund der Ladungsakkumulation nicht verzerrt werden. Wenn der NMOSFET 528 unter den Bedingungen einer Ladungsakkumulation arbeitet, wird die Ladungsakkumulation über den ACS-Anschluss 508' entfernt. Genauer gesagt, da der ACS-Anschluss 508' des ACC-NMOSFET 528 über die Steuerleitung 517 mit der Steuerschaltung 520 elektrisch gekoppelt ist (d. h., durch das Steuersignal „C2” gemäß Darstellung gesteuert wird), kann die Ladungsakkumulation durch Anlegen ausgewählter Vorspannungen an den ACS-Anschluss 508', wie vorstehend unter Bezugnahme auf 4D beschrieben, beseitigt, reduziert oder anderweitig gesteuert werden. Der Fachmann auf dem Gebiet des Entwurfs elektronischer Schaltungen sollte verstehen, dass eine breite Vielfalt von Vorspannungssignalen zum Zwecke eines Reduzierens oder anderweitigen Steuerns der Ladungsakkumulation an den ACS-Anschluss angelegt werden kann. Die spezifischen Vorspannungen können zur Verwendung in einer bestimmten Anwendung angepasst werden. Die Steuerung der Ladungsakkumulation verbessert das Leistungsverhalten des Schalters 503 durch Verbessern der Linearität des Sperrtransistors 528 und hierdurch Reduzieren der harmonischen und Intermodulationsverzerrung des an dem Ausgangsanschluss 505 erzeugen RF-Ausgangssignals Rfout.
  • In den vorstehend unter Bezugnahme auf 5B–5D beschriebenen Schaltungen werden die schaltenden SOI-MOSFETs 526 so gezeigt und beschrieben, dass sie unter Verwendung von SOI-MOSFETs nach dem Stand der Technik implementiert sind (d. h., sie weisen keine ACC-MOSFETs auf und weisen daher keinen ACS-Anschluss auf). Der Fachmann auf dem Gebiet des Entwurfs elektronischer Bauteile sollte verstehen und einsehen, dass in anderen Ausführungsformen des offenbarten Verfahrens und der offenbarten Vorrichtung die schaltenden SOI-MOSFETs 526 des Standes der Technik nach Wunsch oder Erfordernis durch ACC-SOI-MOSFETs, die in Übereinstimmung mit der vorstehenden Offenbarung hergestellt sind, ersetzt werden können. Beispielsweise weist in einigen Ausführungsformen von RF-Schaltern, die unter Verwendung des ACC-MOSFET der vorliegenden Lehren implementiert sind, der RF-Schalter einen einpoligen, umschaltenden RF-Schalter auf. In dieser Ausführungsform können die schaltenden SOI-MOSFETs (z. B. analog den schaltenden SOI-MOSFETs 626, die vorstehend unter Bezugnahme auf 5B–5D beschrieben wurden) ACC-SOI-MOSFETs aufweisen. Eine solche Implementierung verhindert, dass ein nichtlineares Verhalten der schaltenden SOI-MOSFETs des Sperrzustands (der ausgeschaltet ist, wenn er nicht als ein Eingangs- „Pol” ausgewählt ist) den Ausgang des RF-Signals, wie durch den ausgewählten „Pol” geschalted, nachteilig beeinflusst. Eine Implementierung der RF-Schalter unter Verwendung schaltender ACC-MOSFETs verringert die Größe, Drift und Spannungsabhängigkeit der Sperrkapazität Coff des schaltenden Transistors. Demzufolge und wie vorstehend in weiteren Einzelheiten beschrieben, sind die Schalter-Betriebsverhaltenscharakteristiken, wie etwa seine Isolation, Einfügedämpfung und Drifteigenschaften, ebenfalls verbessert. Diese Implementierung ist nachstehend in weiteren Einzelheiten unter Bezugnahme auf die RF-Schalterschaltung gemäß Darstellung in 9 beschrieben. Dem Fachmann auf dem Gebiet elektronischer Schaltungen werden viele andere Beispiele ersichtlich sein.
  • Beispielsweise können, wie vorstehend angegeben, obschon die beispielhaften RF-Schalter so beschrieben worden sind, dass sie unter Verwendung von ACC-SOI-NMOSFET-Bauteilen implementiert sind, sie auch unter Verwendung von ACC-SOI-PMOSFET-Bauteilen implementiert sein. Des Weiteren umfasst, obschon vorstehend einpolige einausschaltende und einpolige umschaltende RF-Schalter als Beispiele von RF-Schaltern, die in Übereinstimmung mit den vorliegenden Lehren implementiert sind, beschrieben worden sind, die vorliegende Anmeldung jede Abwandlung von einpoligen mehrfachschaltenden, mehrpoligen einausschaltenden und mehrpoligen mehrfachschaltenden RF-Schalterkonfigurationen. Der Fachmann auf dem Gebiet des Entwurfs und der Herstellung von RF-Schaltern sollte erkennen und einsehen, dass die vorliegenden Lehren für die Implementierung jedweden geeigneten RF-Schalterkonfigurationsentwurfs verwendet werden können.
  • Beispielhafte RF-Schalteimplementierung unter Verwendung in Reihe geschalteter Transistoren
  • In den beispielhaften Ausführungsformen von RF-Schalterschaltungen gemäß vorstehender Beschreibung sind die Schalterschaltungen unter Verwendung eines einzigen SOI-NMOSFET (z. B. des einzigen SOI-NMOSFET 506 von 5A und des einzigen SOI-NMOSFET 526 von 5B–5D), welche das RF-Eingangssignal selektiv in den RF-Ausgang einkoppelt oder blockiert (d. h., die Schaltungsverbindung elektrisch öffnet) implementiert. Gleichermaßen wird in den vorstehend unter Bezugnahme auf 5A–5D beschriebenen beispielhaften Ausführungsformen ein einziger SOI-NMOSFET (z. B. der einzige SOI-NMOSFET 508 von 5A und der ACC-SOI-NMOSFET 528 von 5B–5D) verwendet, um das RF-Eingangssignal an Masse abzuleiten (FET in dem Durchlasszustand) oder zu blockieren (FET in dem Sperrzustand). Das gemeinsam zugeordnete US-Patent 6,804,502 mit dem Titel „SWITCH CIRCIT AND METHOD OF SWITCHING RADIO FREQUENCY SIGNALS”, ausgegeben am 12. Oktober 2004, beschreibt RF-Schalterschaltungen unter Verwendung von SOI-NMOSFETs, die mit gereihten bzw. gestapelten (engl. stacked) bzw. in Reihe geschalteten Transistorgruppierungen, welche RF-Signale selektiv einkoppeln und blockieren, implementiert sind.
  • Ein Beispiel, wie in Reihe geschaltete NMOSFETs in Übereinstimmung mit den Lehren der vorstehenden Offenbarung implementiert werden können, ist in 6 dargestellt. Eine RF-Schalterschaltung 600 ist der RF-Schalterschaltung 503 von 5D analog, wobei der einzige SOI-NMOSFET 526 durch einen Stapel (stack) bzw. eine Reihenschaltung von SOI-NMOSFETs 602, 604 und 606 ersetzt ist. Gleichermaßen ist der einzige ACC-SOI-NMOSFET 528 durch eine Reihenschaltung von ACCT-SOI-NMOSFETs 620, 622 und 624 ersetzt. Das Steuersignal C2 wird den ACS-Anschlüssen der ACC-SOI-NMOSFETs 620, 622 und 624 jeweils über optionale Widerstände 626, 628 und 630 zugeführt. Die Widerstände 626, 628 und 630 können jeweils zur Unterdrückung parasitärer RF-Signale zwischen den in Reihe geschalteten ACC-SOI-NMOSFETs 620, 622 und 624 enthalten sein. Die RF-Schalterschaltung 600 arbeitet analog zu der Betriebsweise der vorstehend unter Bezugnahme auf 5D beschriebenen RF-Schalterschaltung 503.
  • In jeder ACC-NMOSFET-Reihe in der beispielhaften gereihten RF-Schalterschaltung 600 von 6 sind drei in Reihe geschaltete ACC-SOI-NMOSFETs gezeigt. Eine Mehrzahl von drei ACC-NMOSFETs ist nur für veranschaulichende Zwecke gezeigt, jedoch wird der Fachmann auf dem Gebiet des Entwurfs integrierter Schaltungen verstehen, dass eine beliebige Vielzahl gemäß den jeweiligen Schaltungsanforderungen, wie etwa des Betriebsverhaltens hinsichtlich einer Leistungshandhabung, Schaltgeschwindigkeit, etc. eingesetzt werden kann. Es kann eine kleinere oder größere Vielzahl von in Reihe geschalteten ACC-NMOSFETs in einer Reihenanordnung enthalten sein, um eine gewünschte Betriebsleistung zu erzielen.
  • Andere gereihte RF-Schalterschaltungen, die zur Steuerung einer Ladungsakkumulation analog den vorstehend unter Bezugnahme auf 5B–5D beschriebenen Schaltungen angepasst sind, können ebenfalls eingesetzt werden. Implementierungen solcher Schaltungen können aus den vorstehenden Lehren für den Fachmann auf dem Gebiet des Entwurfs elektronischer Bauteile offensichtlich sein und werden daher nachstehend nicht weiter beschrieben. Des Weiteren sollte für den Fachmann auf dem Gebiet des Entwurfs elektronischer Bauteile offensichtlich sein, dass, obschon in dem gereihten RF-Schalter von 6 ein symmetrisch gereihter (d. h., mit einer gleichen Anzahl von shuntenden und schaltenden Transistoren versehener) RF-Schalter gezeigt ist, das vorliegende erfindungsgemäße ACC-Verfahren und die vorliegende erfindungsgemäße ACC-Vorrichtung nicht darauf beschränkt ist. Die vorliegenden Lehren können auf eine Implementierung sowohl symmetrisch als auch asymmetrisch gereihter (eine ungleiche Anzahl von shuntenden und schaltenden Transistoren aufweisenden) RF-Schaltern angewendet werden. Der Entwickler wird leicht verstehen, wie die ACC-MOSFETs der vorliegenden Offenbarung bei der Implementierung asymmetrischer wie auch symmetrischer RF-Schalterschaltungen zu verwenden sind.
  • Beispielhaftes Verfahren eines Betriebs
  • 7 veranschaulicht ein beispielhaftes Verfahren 700 zur Verbesserung der Linearität eines SOI-MOSFET mit einer Ladungsakkumulationssenke (ACS) in Übereinstimmung mit der vorstehenden Offenbarung. Das Verfahren 700 beginnt bei einem SCHRITT 702, bei welchem ein ACC-SOI-MOSFET mit einem ACS-Anschluss konfiguriert wird, um in einer Schaltung zu arbeiten. Der ACS-Anschluss kann mit dem Gate des SOI-MOSFET (wie vorstehend unter Bezugnahme auf 4B, 4C, 5B oder 5C beschrieben) oder mit einer Steuerschaltung (wie vorstehend unter Bezugnahme auf 4D und 5D beschrieben) operativ gekoppelt sein. In anderen Ausführungsformen kann der ACS-Anschluss mit jedwedem geeigneten Ladungsakkumulationsableitmechanismus, -Schaltkreis oder -Bauteil, wie es dem Schaltungs- oder Systementwickler gefällt, operativ gekoppelt sein. Das Verfahren schreitet dann zu einem SCHRITT 704 fort.
  • Bei dem SCHRITT 704 wird der ACC-SOI-MOSFET wenigstens in einem zeitlichen Anteil so gesteuert, dass er in einem Ladungsakkumulationsregime bzw. unter Bedingungen einer Ladungsakkumulation arbeitet. In den meisten Ausführungsformen gemäß vorstehender Beschreibung wird der ACC-MOSFET unter den Bedingungen einer Ladungsakkumulation betrieben, indem Vorspannungen, welche den FET in einen Sperrzustand verssetzen, angelegt werden. In einer anderen beispielhaften Ausführungsform weist der ACC-SOI-MOSFET einen ACC-SOI-NMOSFET auf, der als Teil einer shuntenden bzw. Nebenschlussschaltung eines RF-Schalters konfiguriert ist. Gemäß dieser beispielhaften Ausführungsform kann der SOI-NMOSFET unter Bedingungen einer Ladungsakkumulation betrieben werden, nachdem die Nebenschlussschaltung durch Anlegen einer negativen Vorspannung an den Gate-Anschluss des ACC-NMOSFET in einen Sperrzustand versetzt wurde.
  • Das Verfahren schreitet dann zu einem SCHRITT 706 fort, bei welchem die akkumulierte Ladung bzw. die Ladungsakkumulation, die sich in dem Kanalgebiet des ACC-MOSFET akkumuliert hat, über den ACS-Anschluss entfernt oder anderweitig gesteuert wird. In dieser Ausführungsform wird die Ladungsakkumulation zu einem anderen Schaltungsanschluss befördert und wird hierdurch reduziert oder anderweitig gesteuert. Ein solcher beispielhafter Schaltungsanschluss, der verwendet werden kann, um die Ladungsakkumulation aus dem Body des MOSFET zu befördern, weist einen Gate-Anschluss des ACC-MOSFET auf (siehe z. B. die vorstehende Beschreibung unter Bezugnahme auf 4B, 4C, 5B und 5C). Ein anderer beispielhafter Schaltungsanschluss, der verwendet werden kann, um die Ladungsakkumulation zu entfernen oder anderweitig zu steuern, weist den Anschluss einer Steuerschaltung auf (siehe z. B. 4D und 5D). Wie vorstehend in weiteren Einzelheiten beschrieben, verbessert das Entfernen oder anderweitige Steuern der Ladungsakkumulation in dem Body des ACC-MOSFET die Linearität des ACC-MOSFET des Sperrzustands, was die harmonische Verzerrung und IMD von Signalen, die durch den ACC-MOSFET beeinflusst werden, reduziert und was wiederum ein Schaltungs- und Systembetriebsverhalten verbessert. In RF-Schalterschaltungen werden Verbesserungen (sowohl in Linearität als auch in Größe) bezüglich der Sperrkapazität von shuntenden ACC-MOSFET-Bauteilen erzielt, was wiederum die Leistung der RF-Schalterschaltungen verbessert. Zusätzlich zu anderen Schaltbetriebseigenschaften werden die harmonischen und Intermodulationsverzerrungen der RF-Schalter unter Verwendung des ACC-Verfahrens und der ACC-Vorrichtung der vorliegenden Lehren reduziert.
  • 8 und 9 zeigen schematische Darstellungen zusätzlicher beispielhafter Ausführungsformen von RF-Schalterschaltungen, die in Übereinstimmung mit dem offenbarten Verfahren und der offenbarten Vorrichtung zur Verwendung bei der Verbesserung einer Linearität von MOSFETs mit einem ACS-Bereich hergestellt sind. Wie nachstehend in weiteren Einzelheiten unter Bezugnahme auf 8 und 9 beschrieben, kann es in einigen beispielhaften Ausführungsformen von RF-Schalterschaltungen, die in Übereinstimmung mit der vorliegenden Offenbarung hergestellt sind, wünschenswert sein, Drain-Source-Widerstände Rds einzubinden und hierdurch einige Schaltbetriebseigenschaften zu verbessern, wenn der Schalter in einer bestimmten Anwendung verwendet wird. Diese beispielhaften RF-Schalterschaltungen werden nun in weiteren Einzelheiten beschrieben.
  • Beispielhafte RF-Schalterimplementierungen unter Verwendung in Reihe geschalteter Transistoren mit Source-Drain-Widerständen
  • 8 zeigt eine beispielhafte Ausführungsform einer RF-Schalterschaltung 800, die in Übereinstimmung mit der vorliegenden Offenbarung hergestellt ist. Wie in 8 gezeigt, können einige Ausführungsformen von RF-Schaltern, die in Übereinstimmung mit der vorliegenden Offenbarung hergestellt sind, Drain-Source-Widerstände (Rds) aufweisen, welche elektrisch mit den jeweiligen Sources und Drains der ACC-MOSFETs verbunden sind. Beispielsweise weist der beispielhafte Schalter 800 von 8 Drain-Source-Widerstände Rds 802, 804 und 806 auf, die jeweils mit den entsprechenden Sources und Drains der shuntenden ACC-SOI-NMOSFETs 620, 622 und 624 elektrisch verbunden sind. Eine Motivation für die Verwendung der Drain-Source-Widerstände Rds wird nun beschrieben.
  • Wie der Fachmann aus den vorstehenden Lehren einsehen sollte, bewirkt eine Entfernung der Ladungsakkumulation über den ACS-Anschluss, dass ein Strom von dem Body des ACC-SOI-MOSFET aus fließt. Wenn beispielsweise ein Defektelektronenstrom bzw. Lochstrom aus dem Body eines ACC-SOI-MOSFET über die ACS fließt, fließt ein gleicher Elektronenstrom zu der Source und/oder dem Drain des FET. Für manche Schaltungen (z. B. die RF-Schalterschaltung von 8) sind die Sources und/oder Drains der ACC-SOI-NBMOSFETs mit anderen SOI-NMOSFETs verbunden. Da die SOI-NMOSFETs des Sperrzustands eine sehr hohe Impedanz (d. h. in dem Bereich von 1 GΩ für einen 1 mm breiten SOI-NMOSFET) aufweisen, kann auch ein sehr geringer Drain-Source-Strom (z. B. in dem Bereich von 1 nA) in Erfüllung von Kirchhoff's wohlbekannten Strom- und Spannungsgesetzen zu einer inakzeptabel hohen Drain-Source-Spannung Vds über den ACC-SOI-NMOSFET führen. In einigen Ausführungsformen, wie etwa den in den RF-Schalterschaltungen von 8 und 9 gezeigten, beeinflussen solche, sich ergebenden, sehr großen Drain-Source-Spannungen Vds eine Zuverlässigkeit und Linearität des ACC-SOI-NMOSFET in unerwünschter Weise. Die Drain-Source-Widerstände Rds stellen einen Weg zwischen dem Drain und der Source des ACC-FET bereit, wodurch mit der Steuerung der Ladungsakkumulation zusammenhängende Ströme von den Sources und Drains der ACC-SOI-NMOSFETs geleitet werden können, wenn sie in Reihe mit Elementen hoher Impedanz, wie etwa anderen ACC-SOI-NMOSFETs, implementiert sind.
  • Beispielhafte Betriebsspannungen für die NMOSFETs 602–606 von 8 und die ACC-NMOSFETs 620–624 können die folgenden beinhalten: Vth ungefähr Null Volt, Vg für den Durchlasszustand von +2,5 V und Vg für den Sperrzustand von –2,5 V. In einer beispielhaften Ausführungsform kann der ACC-SOI-NMOSFET 622 von 8 eine Breite von 1 mm und eine Elektron-Defektelektron-Paarerzeugungsrate zur Erzeugung einer Ladungsakkumulation einen Strom von 10 pA/μm für einen Betrieb unter den Bedingungen einer Ladungsakkumulation aufweisen. Für den in gleicher Höhe durch die Source und das Drain gelieferten Elektronenstrom und eine Impedanz der ACC-SOI-NMOSFETs 620 und 622 in der Größenordnung von 1 GΩ würde sich dann eine inakzeptable Vorspannung von –5 V an der Source und dem Drain des ACC-SOI-NMOSFET 622 ergeben, wenn die Rds-Widerstände 802 und 806 nicht vorhanden wären. Diese Vorspannung würde auch an den inneren Knoten der ACC-SOI-NMOSFETs 620 und 624 anliegen.
  • Auch Ströme, die geringer sind als die beispielhaften Ströme, können durch Verringern von Vgs und/oder Vgd der ACC-SOI-MOSFETs 620–624 in dem Sperrzustand ungünstige Wirkungen auf den Betrieb der RF-Schalterschaltung 800 erzeugen, wodurch die Leistungshandhabungsfähigkeit und Zuverlässigkeit der Schaltung durch erhöhten Verlust (z. B., wenn entweder Vgs oder Vgd sich Vth annähert) durch Erhöhen eines durch übermäßigen Verlust verursachten Schaden heißer Ladungsträger etc. herabgesetzt werden. Eine Linearität der MOSFETs wird auch durch Reduzieren von Vgs und/oder Vgd, wenn einer der Werte sich Vth annähert, herabgesetzt.
  • Beispielhafte Werte für die Rds-Widerstände 802 bis 806 können in einigen Ausführungsformen durch Auswählen eines Wertes, der näherungsweise gleich dem Widerstand der Gate-Widerstände 632–636 geteilt durch die Anzahl von ACC-SOI-NMOSFETs in der Reihenanordnung (in der beispielhaften Ausführungsform gibt es drei ACC-FETs in der Reihenanordnung) ausgewählt werden. Allgemeiner ausgedrückt kann der Wert der Rds-Widerstände gleich dem Wert des Gate-Widerstandes geteilt durch die Anzahl der ACC-SOI-NMOSFETs in der Reihenanordnung sein. In einem Beispiel kann eine Reihenanordnung von acht ACC-SOI-NMOSFETs Gate-Widerstände von 80 k Ω und Rds-Widerstände von 10 k Ω aufweisen.
  • In einigen Ausführungsformen können die Rds-Widerstände so ausgewählt werden, dass sie Schalter-Betriebsverhaltenscharakteristiken, wie etwa beispielsweise die Einfügedämpfung des Schalters 800 aufgrund der ACC-SOI-NMOSFETs des Sperrzustands nicht nachteilig beeinflussen. Beispielsweise ist für einen Netto-Nebenschlusswiderstand (Netto-Shunt-Widerstand) von mehr als 10 kΩ die Einfügedämpfung um weniger als 0,02 dB erhöht.
  • In anderen Ausführungsformen können die Rds-Widerstände in Schaltungen mit einem einzigen ACC-SOI-MOSFET (im Gegensatz zu der shuntenden Reihenkonfiguration, die in 8 durch die shuntenden ACC-FETs 620, 622 und 624 beispielhaft ausgeführt ist) aufweisen, implementiert sein. Solche Schaltungen können beispielsweise wünschenswert sein, wenn es andere Elemente hoher Impedanz gibt, die in Reihe mit einem ACC-SOI-MOSFET konfiguriert sind, was bewirken kann, dass aufgrund des Stromflusses, der erzeugt wird, wenn eine Ladungsakkumulation entfernt oder anderweitig gesteuert wird, eine signifikante Vorspannung an die Source oder das Drain angelegt wird. Eine beispielhafte Ausführungsform einer solchen Schaltung ist in 9 gezeigt.
  • 9 zeigt eine beispielhafte einpolige, umschaltende (SPDT) RF-Schalterschaltung 900, die in Übereinstimmung mit den vorliegenden Lehren hergestellt ist. Wie in 9 gezeigt, ist ein DC-Blockkondensator 904 an einem ersten RF-Eingangsknoten 905, der ein erstes RF-Eingangssignal RF1 empfängt, angeschlossen. Gleichermaßen ist ein DC-Blockkondensator 906 an einem zweiten RF-Eingangsknoten 907, der ein zweites RF-Eingangssignal RF2 empfängt, angeschlossen. Des Weiteren ist ein DC-Blockkondensator 902 elektrisch an einem gemeinsamen RF-Ausgangsknoten 903, der ein gemeinsames RF-Ausgangssignal (RFC), welches durch die Schalterschaltung 900 selektiv entweder von dem ersten RF-Eingangsknoten 905 oder dem zweiten RF-Eingangsknoten 907 an den Knoten RFC 903 befördert wird, bereitstellt, angeschlosssen (d. h., RFC gibt in Abhängigkeit von dem Betrieb des Schalters gemäß Steuerung durch die Steuersignale C1 und C1x, die nachstehend in weiteren Einzelheiten beschrieben werden, entweder RF1 oder RF2 aus).
  • Ein erstes Steuersignal C1 wird bereitgestellt, um die Betriebszustände der ACC SOI-NMOSFETs 626 und 528' zu steuern (d. h., C1 steuert die FETs wahlweise in den Durchlasszustand oder den Sperrzustand). Gleichermaßen wird ein zweites Steuersignal C1x bereitgestellt, um die Betriebszustände der ACC-SOI-NMOSFETs 528 und 526' zu steuern. Wie wohlbekannt ist und beispielsweise in den vorstehend eingeschlossenen, gemeinsam zugeordneten US-Patent Nr. 6,804,502 beschrieben ist, werden die Steuersignale C1 und C1x so erzeugt, dass die ACC-SOI-NMOSFETs 526 und 528' in einem Durchlasszustand sind, wenn die ACC-SOI-NMOSFETs 528 und 526' in einem Sperrzustand sind, und umgekehrt. Diese Konfiguration ermöglicht es der RF-Schalterschaltung 900, selektiv entweder das Signal RF1 oder RF2 an den gemeinsamen RF-Ausgangsknoten 903 zu befördern.
  • Ein erstes ACS-Steuersignal C2 ist konfiguriert, um den Betrieb der ACS-Anschlüsse der SOI-NMOSFETs 626 und 528' zu steuern. Ein zweites ACS-Steuersignal C2x ist konfiguriert, um die ACS-Anschlüsse der ACC-SOI-NMOSFETs 528 und 526' zu steuern. Das erste und das zweite ACS-Steuersignal C2 bzw. C2x sind so ausgewählt, dass die ACS der zugeordneten und jeweiligen NMOSFETs in geeigneter Weise vorgespannt werden, um ihre Ladungsakkumulation zu beseitigen, zu verringern oder anderweitig zu steuern, wenn die ACC-SOI-NMOSFETs unter Bedingungen einer Ladungsakkumulation arbeiten.
  • Wie in der RF-Schalterschaltung 900 von 9 gezeigt, ist in einigen Ausführungsformen ein RdS-Widerstand 908 elektrisch zwischen der Source und dem Drain des schaltenden ACC-NMOSFET 526 angeschlossen. Gleichermaßen ist in einigen Ausführungsformen ein RdS-Widerstand 910 elektrisch zwischen der Source und dem Drain des schaltenden ACC-NMOSFET 526' angeschlossen. Gemäß diesem Beispiel wird die Schaltung 900 so betrieben, dass entweder der shuntende ACC-NMOSFET 528 oder der shuntende ACC-NMOSFET 928' zu jeder Zeit in einem Durchlasszustand arbeiten (d. h., wenigstens eines der Eingangssignale RF1 an dem Knoten 905 oder RF2 an dem Knoten 907 stets zu dem RFC-Knoten 903 befördert wird), wodurch ein Pfad niedriger Impedanz auf Masse für den Knoten 905 bzw. 907 bereitgestellt wird. Demzufolge stellt entweder der Rds-Widerstand 908 oder der RdS-Widerstand 910 einen Weg niedriger Impedanz an Masse von dem gemeinsamen RF-Knoten 903 aus bereit, wodurch Vorspannungsprobleme, die als ein Ergebnis eines ACC-Stromflusses in die Knoten 903, 905 und 907, der anderenfalls verursacht werden könnte, wenn die DC-Blockkondensatoren 902, 904 und 906 verwendet werden, verursacht werden, verhindert werden.
  • Zusätzliche beispielhafte Vorzüge, die durch die ACC-MOSFETs der vorliegenden Offenbarung bereitgestellt werden
  • Wie vorstehend beschrieben, kann das Vorliegen der Ladungsakkumulation in den Bodys der SOI-MOSFETs die Betriebsverhaltenscharakteristiken der MOSFETs mit schwebendem Body hinsichtlich einer Drain-Source-Durchbruchspannung (BVDSS) nachteilig beeinflussen. Dies weist auch den unerwünschten Effekt einer Verschlechterung der Linearität von MOSFETs eines Sperrzustands auf, wenn sie in verschiedenen Schaltungen, wie etwa RF-Schalterschaltungen verwendet werden. Es sei beispielsweise der shuntenden SOI-NMOSFET 528, der in 9 gezeigt ist, betrachtet. Es sei weiter der Fall betrachtet, in welchem der shuntende NMOSFET 528 mit einem SOI-NMOSFET nach dem Stand der Technik anstelle mit dem ACC-NMOSFET, der in Übereinstimmung mit den vorliegenden Lehren hergestellt ist, implementiert ist. Es sei angenommen, dass die RF-Übertragungsleitung ein 50-Ohm-System verwendet. Mit kleinen Signaleingängen und wenn der NMOSFET 528 in einem Sperrzustand arbeitet, kann der shuntende NMOSFET 528 des Sperrzustands nach dem Stand der Technik bei Vorliegen multipler RF-Signale harmonische Verzerrung und/oder Intermodulationsverzerrung einführen. Dies wird auch einen merklichen Verlust an Signalleistung einführen.
  • Wenn hinreichend große Signale eingegeben werden, welche bewirken, dass der NMOSFET 528 in ein BVDSS-Regime eintritt, wird von dem RF-Strom einiges abgeschnitten oder durch den NMOSFET 528 an Masse umgeleitet, was zu einem Verlust an Signalleistung führt. Dieses „Abschneiden” eines Stroms verursacht ein Kompressionsverhalten, welches beispielsweise in einer grafischen Darstellung „Pout über Pin” eines RF-Schalters gezeigt werden kann. Dies wird häufig durch P1 dB gekennzeichnet, wobei die Einfügedämpfung um 1,0 dB über die Einfügedämpfung eines kleinen Signals erhöht wird. Dies ist ein offensichtliches Anzeichen einer Nichtlinearität des Schalters. In Übereinstimmung mit dem vorstehend offenbarten Verfahren und der vorstehend offenbarten Vorrichtung erhöht ein Entfernen, Verringern oder anderweitiges Steuern der Ladungsakkumulation den BVDSS-Punkt. Erhöhung des BVDSS-Punktes des NMOSFET 528 erhöht die Leistungshandhabung eines großen Signals des Schalters entsprechend. Als ein Beispiel erhöht für einen Schalter eine Verdoppelung der BVDSS-Spannung des ACC-NMOSFET den Punkt P1 dB um 6 dB. Dies ist eine signifikante Errungenschaft im Vergleich mit den Entwürfen herkömmlicher RF-Schalter.
  • Zusätzlich weist, wie vorstehend in weiteren Einzelheiten beschrieben, das Vorliegen der Ladungsakkumulation in dem Body des SOI-MOSFET einen nachteiligen Einfluss auf die Größe von Coff auf und benötigt einige Zeit zur Ausbildung, wenn der FET von einem Durchlasszustand in einen Sperrzustand umgeschaltet wird. Hinsichtlich eines Leistungsverhaltens des Schalters weist die Nichtlinearität von Coff einen nachteiligen Einfluss auf das Gesamtlinearitätsverhalten des Schalters (wie vorstehend beschrieben) auf, und weist die Größe von Coff einen nachteiligen Einfluss auf die Betriebsverhaltensparameter eines kleinen Signals, wie etwa Einfügedämpfung, Einfügungsphase (oder -verzögerung) und Isolation auf. Durch Verringern der Größe von Coff unter Verwendung des vorliegend offenbarten Verfahrens und der vorliegend offenbarten Vorrichtung weist der Schalter (der mit ACC-MOSFETs implementiert ist) eine verringerte Einfügedämpfung aufgrund einer niedrigeren parasitären Kapazität, eine verringerte Einfügungsphase (oder -verzögerung), erneut aufgrund der geringeren parasitären Kapazität, und eine erhöhte Isolation aufgrund geringeren kapazitiven Übersprechens auf.
  • Der ACC-MOSFET verbessert auch die Driftcharakteristik von SOI-MOSFETs, welche die Drift der Parameter hinsichtlichkleiner Signale über eine Zeitdauer betrifft. Da der SOI-MOSFET einige Zeit braucht, um die Ladungsakkumulation zu akkumulieren, wenn der Schalter ausgeschaltet ist, ist die Kapazität Coff ursprünglich recht klein. Über eine Zeitdauer, während Betriebs unter den Bedingungen einer Ladungsakkumulation wächst jedoch die Sperrkapazität Coff in Richtung eines Endwerts an. Die Zeit, die der NMOSFET braucht, um den vollständig akkumulierten Ladungszustand zu erreichen, hängt von dem Erzeugungsmechanismus von Elektron-Defektelektron-Paaren (EHP) ab. Typischerweise liegt diese Zeitdauer zum Beispiel in der Größenordnung von etwa Hunderten von Millisekunden für eine thermische EHP-Erzeugung bei Raumtemperatur. Während dieser Zeitdauer eines Aufladens wachsen die Einfügedämpfung und die Einfügungsphase. Während dieser Zeitdauer nimmt auch die Isolation ab. Wie wohlbekannt ist, sind dies unerwünschte Phänomene bei herkömmlichen SOI-MOSFET-Bauteilen. Diese Probleme werden unter Verwendung der ACC-NMOSFETs und diesbezüglicher Schaltungen, die vorstehend beschrieben wurden, beseitigt oder anderweitig abgeschwächt.
  • Zusätzlich zu den vorstehend beschriebenen Vorteilen, die durch das offenbarte ACC-MOSFET-Verfahren und die offenbarte ACC-MOSFET-Vorrichtung bereitgestellt werden, erlauben die offenbarten Techniken auch die Implementierung von SOI-MOSFETs mit einem verbesserten Temperaturbetriebsverhalten, verbesserter Empfindlichkeit auf Veränderungen von Vdd und verbesserter Empfindlichkeit hinsichtlich Prozessveränderungen. Andere Verbesserungen an SOI-MOSFETs des Standes der Technik, die durch das vorstehend offenbarte Verfahren und die vorstehend offenbarte Vorrichtung bereitgestellt werden, werden durch den Fachmann auf dem Gebiet des Entwurfs und der Herstellung von elektronischen Bauteilen verstanden und gewürdigt werden.
  • Beispielhafte Herstellungsverfahren
  • In einer Ausführungsform der vorliegenden Erfindung können die beispielhaften RF-Schalter, die vorstehend beschrieben wurden, unter Verwendung einer Halbleiter-Auf-Isolator-(SOI)-Technologie mit vollständig isolierendem Substrat implementiert werden. Wie vorstehend bemerkt, können zusätzlich zu den üblicherweise verwendeten Systemen auf Siliziumbasis einige Ausführungsformen der vorliegenden Erfindung auch unter Verwendung von Silizium-Germanium (SiGe) implementiert werden, wobei das SiGe äquivalent anstelle von Silizium verwendet wird.
  • In einigen beispielhaften Ausführungsformen können die MOSFET-Transistoren der vorliegenden Offenbarung unter Verwendung einer Technologie „ultradünnen Siliziums (UTSi)” (hierin auch als „ultradünnes Silizium-Auf-Saphir” bezeichnet) implementiert werden. In Übereinstimmung mit UTSi-Herstellungsverfahren werden die zur Implementierung der hierin offenbarten erfindungsgemäßen Verfahren verwendeten Transistoren in einer extrem dünnen Schicht von Silizium in einen isolierenden Saphir-Wafer ausgebildet. Das vollständig isolierende Saphir-Substrat verbessert die Betriebsverhaltenscharakteristiken der erfindungsgemäßen RF-Schaltungen durch Reduzieren der schädlichen Substratkoppelungseffekte, die mit nichtisolierenden und teilweise isolierenden Substraten zusammenhängen. Beispielsweise können Verbesserungen der Einfügedämpfung durch Absenken des Durchlasswiderstandes des Transistors und durch Verringern einer parasitären Substratkonduktanz und -Kapazität verwirklicht werden. Zusätzlich wird eine Schalterisolation durch Verwenden der durch UTSi-Technologie bereitgestellten, vollständig isolierenden Substrate verbessert. Aufgrund der vollständig isolierenden Natur der Silizium-Auf-Saphir-Technologie wird die parasitäre Kapazität zwischen den Knoten der RF-Schalter im Vergleich mit Bulk-CMOS und anderen traditionellen Herstellungstechnologien integrierter Schaltungen in hohem Maße verringert.
  • Beispiele und Verfahren eines Herstellens von Silizium-Auf-Saphir-Bauteilen, die in den hierin beschriebenen MOSFETs und Schaltungen implementiert werden können, sind in den US-Patenten Nr. 5,416,043 („Minimum charge FET fabricated on an ultrathin silicon on sapphire wafer”); 5,492,857 („High-frequency wireless communication system on a single ultrathin silicon an sapphire chip”); 5,572,040 („High-frequency wireless communication system on a single ultrathin silicon on sapphire chip”); 5,596,205 („High-frequency wireless communication system on a single ultrathin silicon on sapphire chip”); 5,600,169 („Minimum charge FET fabricated on an ultrathin silicon an sapphire wafer”); 5,663,570 („High-frequency wireless communication system on a single ultrathin silicon on sapphire ship”); 5,861,336 („High-frequency wireless communication system on a single ultrathin silicon an sapphire chip”); 5,863,823 (”Self-aligned edge control in silicon on insulator”); 5,883,396 (”High-frequency wireless communication system on a single ultrathin silicon on sapphire chip”); 5,895,957 (”Minimum charge FET fabricated on an ultrathin silicon on sapphire wafer”); 5,920,233 (”Phase locked loop including a sampling circuit for reducing spurious side bands”); 5,930,638 (”Method of making a low parasitic resistor on ultrathin silicon on insulator”); 5,973,363 (”CMOS circuitry with shortened P-channel length on ultrathin silicon on insulator”); 5,973,382 (”Capacitor on ultrathin semiconductor on insulator”); und 6,057,555 (”High-frequency wireless communication system on a single ultrathin silicon on sapphire chip”). All diese in Bezug genommenen Patente sind hinsichtlich ihrer Lehren bezüglich des Entwurfs und der Herstellung integrierter Schaltungen mit ultradünnem Silizium-Auf-Saphir in ihrer Gesamtheit hierin eingeschlossen.
  • Ähnlich zu anderen Bulk- und SOI-CMOS-Prozessen kann in einigen Ausführungsformen ein für einige Ausführungsformen der vorliegenden Offenbarung geeigneter NMOSFET eines SOS-Anreicherungsmodus mit einer Implantierung vom p-Typ in das Kanalgebiet mit Source- und Drain-Bereichen vom n-Typ hergestellt werden und kann eine Schwellenspannung von ungefähr +500 mV aufweisen. Die Schwellenspannung ist direkt auf das Dotierungsniveau vom p-Typ bezogen, wobei höhere Dotierungen in höheren Schwellen resultieren. Gleichermaßen kann in einigen beispielhaften Ausführungsformen der PMOSFET des SOS-Anreicherungsmodus mit einem Kanalgebiet vom n-Typ und Source- und Drain-Bereichen vom p-Typ implementiert werden. Erneut definiert das Dotierungsniveau die Schwellenspannung, wobei höhere Dotierungen in einer negativeren Schwelle resultieren.
  • In einigen beispielhaften Ausführungsformen kann ein für einige Ausführungsformen der vorliegenden Offenbarung geeigneter NMOSFET eines SOS-Verarmungsmodus durch Anwenden einer Kanalimplantierungsmaske vom p-Typ auf den Transistor vom n-Typ hergestellt werden, was in einer Struktur resultiert, welche Kanal, Source- und Drain-Gebiete vom n-Typ und eine negative Schwellenspannung von ungefähr –500 mV aufweist. Gleichermaßen kann in einigen beispielhaften Ausführungsformen ein geeigneter PMOSFET vom Verarmungsmodus durch Anwenden der Kanalimplantierungsmaske vom n-Typ auf den Transistor vom p-Typ implementiert werden, was in einer Struktur resultiert, welche Kanal, Source- und Drain-Gebiete vom p-Typ und eine positive Schwellenspannung von etwa +500 mV aufweist.
  • Wie in dem vorstehenden Abschnitt zum Hintergrund erwähnt, kann der vorliegende ACC-MOSFET auch unter Verwendung jedweder geeigneten Halbleiter-Auf-Isolator-Technologie implementiert werden, einschließlich, aber nicht beschränkt auf Silizium-Auf-Isolator, Silizium-Auf-Saphir und Silizium-Auf-Verbundwafer-Technologie. Eine solche Silizium-Auf-Verbundwafer-Technik verwendet Substrate eines „direkten Siliziumbondens” (DSB). Substrate eines direkten Siliziumbondens (DSB) werden durch Bonden und elektrisches Verbinden einer Schicht aus einkristallinem Silizium unterschiedlicher Kristallorientierung auf ein Basissubstrat hergestellt. Solche Implementierungen sind von der Silicon Genesis Corporation mit Sitz in San Jose, Kalifornien, erhältlich. Wie auf der Internetseite der Silicon Genesis Corporation (öffentlich verfügbar unter www.sigen.com) beschrieben, schließen Silizium-Auf-Verbundwafer-Techniken den so genannten NanoCleaveTM-Anbindungsprozess ein, der bei Raumtemperatur durchgeführt werden kann. Unter Verwendung dieses Prozesses können SOI-Wafer mit Materialien, welche erheblich unterschiedliche Wärmeausdehnungskoeffizienten aufweisen, wie etwa bei der Herstellung von Germanium-Auf-Isolator-Wafern (GeOI), hergestellt werden. Beispielhafte Patente, welche Silizium-Auf-Verbundwafer-Implementierungen beschreiben, sind wie folgt: US-Pat. Nr. 7,056,808 , ausgegeben am 6. Juni 2006 an Henley et al.; US-Pat. Nr. 6,969,668 , ausgegeben kam 29. November 2005 an Kang et al.; US-Pat. Nr. 6,908,832 , ausgegeben am 21. Juni 2005 an Farrens et al.; US-Pat. Nr. 6,632,724 , ausgegeben am 14. Oktober 2003 an Henley et al. und US-Pat. Nr. 6,790,747 , ausgegeben am 14. September 2004 an Henley et al. Alle vorstehend zitierten Patente werden hinsichtlich ihrer Lehren bezüglich Techniken und Verfahren zum Herstellen von Siliziumbauteilen auf Verbundwafern durch Bezugnahme hierin eingeschlossen.
  • Eine Referenz, die sich auf die Herstellung von Transistoren des Anreicherungsmodus und des Verarmungsmodus im SOS bezieht, ist „CMOS/SOS/LSI Switching Regulator Control Device”, Orndorff, R. und Butcher, D., Solid-State Circuits Conference, Digest of Technical Papers, 1978 IEEE International, Band XXI, S. 234–235, Februar 1978. Die „Orndorff”-Referenz ist hiermit hinsichtlich ihrer Techniken bei der Herstellung von SOS-Transistoren des Anreicherungsmodus und des Verarmungsmodus in ihrer Gesamtheit hierin eingeschlossen.
  • Ausführungsformen von Verfahren und Vorrichtungen zum Verbessern von Linearitätseigenschaften in Übereinstimmung mit der vorliegenden CIP
  • Die vorliegende CIP bzw. Anmeldung beschreibt Verfahren und Vorrichtungen zum Verbessern von Linearitätseigenschaften von ACC-FETs. Der Fachmann auf dem Gebiet elektronischer Bauteile wird einsehen, dass die Lehren hierin gleichermaßen für NMOSFETs und PMOSFETs und andere vergleichbare Bauteile gelten. Zur Vereinfachung können die hierin dargestellten Ausführungsformen und Beispiele für veranschaulichende Zwecke nur NMOSFETs aufweisen, soweit nicht anderweitig angegeben. Durch Anwenden wohlbekannter Änderungen an Dotierstoffen, Ladungsträgern, Polarität von Vorspannungen etc. wird der Fachmann auf dem Gebiet der elektronischen Bauteile leicht verstehen, wie diese Ausführungsformen und Beispiele zur Verwendung mit PMOSFETs und anderen ähnlichen Bauteilen angepasst werden können.
  • Nachforschungen zeigen, dass die vorstehend beschriebenen ACC-Feldeffekttransistoren (FETs) eine Linearitätsempfindlichkeit aufweisen, wenn sich die ACC-FETs in einem Sperrzustand befinden. Diese Linearitätsempfindlichkeit wird zum großen Teil durch eine Potenzialdifferenz zwischen Body und Gate, wenn der ACC-FET gesperrt wird, verursacht. Diese Empfindlichkeit wird am klarsten als eine Verminderung in harmonischen Intermodulationsverzerrungen zweiter und dritter Ordnung definiert, obschon sie andere Signalverminderungen ebenfalls umfassen kann. In manchen Implementierungen ist die Body-Gate-Spannung (VBG) gemäß dem Dioden-Spannungsabfall, einem Wert, der von einem Bodystrom abhängt, festgelegt. Da der Bodystrom ein Delta von mehreren Größenordnungen aufweist, variiert VBG gleichermaßen entsprechend. Hinweise legen nahe, dass eine parasitäre MOS-Kapazität in dem ACS-Bereich die beobachtete Linearitätsempfindlichkeit bewirkt. Um die Stromempfindlichkeit hinsichtlich der Linearität zu überwinden, werden zwei Verfahren beschrieben, welche eine Verbesserung in den Linearitätseigenschaften der vorstehend beschriebenen ACC-FETs bereitstellen.
  • Die Verfahren und Vorrichtungen, die hierin beschrieben sind, stellen Verbesserungen an FET-Linearitätseigenschaften durch Verändern der vorstehend beschriebenen FETs mit Ladungsakkumulationssteuerung (ACC) bereit. Ein harmonisches Betriebsverhalten wird unter Verwendung der derzeit offenbarten verbesserten Verfahren und Vorrichtungen verbessert. Bei diesem verbesserten Verfahren eines Verwendens von ACS, um das harmonische Betriebsverhalten zu verbessern, stellt die Body-Gate-Potenzial-Empfindlichkeit einen Anstoß zur Bereitstellung verbesserter Lösungen bereit. Da die Implantierung innerhalb der ACS selbst eine harmonische Interferenz in dem gewünschten Bereich einer Betriebsspannung in den vorstehend beschriebenen Verfahren und Vorrichtungen erzeugt, wird ein verbessertes Verfahren und eine verbesserte Vorrichtung als eine Optimierung einer Verwendung von ACS, um geradzahlige und ungeradzahlige Harmonische zu verbessern, definiert.
  • Ein Überblick von zwei Verfahren, welche eine Verbesserung der Linearität bereitstellen, wird nun vorgestellt. Das erste Verfahren weist ein Steuern der Dotierungsniveaus und der Dotierungsmaterialien der Implantierung (hierin auch als „verbesserter Body-Kontakt” bezeichnet) in dem ACS-Bereich so, dass die Spitze einer Harmonischen eines schlimmsten Falls aus standardmäßigen oder erwünschten Betriebsbedingungen heraus verschoben wird, auf. Dieses Verfahren wird in dem nachstehenden Abschnitt mit dem Titel „Modifizierung einer ACS-Implantierung” in weiteren Einzelheiten beschrieben. Das zweite Verfahren weist ein Vorsehen einer Struktur, welches den Spannungsabfall über einer parasitären Kapazität zwischen dem Body und dem Gate des eine ACS aufweisenden MOSFET teilweise oder vollständig auslöscht, auf. Bei einer solchen Struktur werden Spannungen über nichtlineare parasitäre Kapazitätsterme konsequent auf Null festgelegt, was die Erzeugung einer Nichtlinearität insgesamt in vorteilhafter Weise beseitigt. Dieses Verfahren wird in dem nachstehenden Abschnitt mit dem Titel „Duale ACS-Bauteil-Implementierung mit AC-Kurzschluss” in weiteren Einzelheiten beschrieben.
  • Modifizierung einer ACS-Implantierung
  • Durch Abändern des Dotierungstyps und des Dotierungsniveaus der Implantierung in dem ACS-Bereich kann die von einer Linearität abweichende Spitze eines schlimmsten Falls aus standardmäßigen Betriebsbedingungen heraus bewegt werden. Genauer gesagt, Modifizierungen an den Implantierungen können die harmonische Spitze des schlimmsten Falls entweder zu negativeren Vorspannungen oder Vorspannungsbedingungen, die näher an Null liegen, bewegen. Da jede Richtung ihre Vorteile und Nachteile aufweist, gibt es Raum für eine Einstellbarkeit auf die Anwendungsspezifikationen. Eine Charakterisierung einer Vielzahl von Implantierungen würde in zukünftigen Anwendungen die gewünschte Einstellbarkeit bereitstellen.
  • In Siliziumprozessen wird ein Auswählen unterschiedlicher Typen der Implantierung und Einstellen der Implantierungsniveaus die harmonische Spitze des schlimmsten Falls aus gewünschten Betriebsbedingungen heraus verschieben. Genauer gesagt verschiebt dies die harmonische Spitze der Body-Spannung des schlimmsten Falls von Größen einer ungefähren Betriebsspannung zu Werten, die höher oder niedriger als Betriebsspannungen sind (eine Verschiebung von
    Figure 00900001
  • Die Implantierungen vom n-Typ und p-Typ sind hinsichtlich standardmäßiger Prozesse verfügbar. Über alle Testergebnisse hinweg wurden Verbesserungen an geradzahligen und ungeradzahligen Harmonischen gesehen.
  • 10A und 10B zeigen die harmonische Antwort eines ACC-MOSFET über eine Body-Vorspannung mit verschiedenen Arten von Dotierstoffen und Einstellung von Dotierstoffniveaus der Implantierung in dem ACS-Bereich. 10A zeigt die zweite harmonische Antwort, und 10B zeigt die dritte harmonische Antwort, wobei eine vertikale Linie 1020 in beiden Figuren die Betriebs-Gate-Vorspannung von etwa –3,3 Volt angibt. Man beachte, dass in 10A und 10B TIN (intrinsischer Dickoxid-NMOSFET) sich auf die Prozesse bezieht, in welchen eine Dickoxid zur Herstellung des getesteten NMOSFET verwendet wurde und das Bauteil ein intrinsischer NMOSFET ist. Die in 10A und 10B dargestellten Testergebnisse zeigen, wie eine Einstellung der Implantierung in dem ACS-Bereich die Kurven der harmonischen Antworten bezüglich der Ergebnisse eines NMOSFET ohne jedwede Bearbeitung in der ACC-Implantierung, die Kurve 1023 in 10A und Kurve 1033 in 10B entsprechen, verschiebt. Wie durch 10A und 10B gezeigt, tritt eine signifikante nichtlineare Antwort (d. h., eine „harmonische Falte”) um die Betriebsspannung der Vorrichtung herum aufgrund der Ausbildung eines parasitären MOS-Kondensators in dem ACS-Bereich, der eingeschaltet ist, wenn die Vorspannungsdifferenz zwischen Gate- und Body-Anschlüssen näherungsweise Null ist, auf. Kurve 1021 in 10A und Kurve 1031 in 10B zeigen die Ergebnisse aus einer stark dotierten Implantierung vom p-Typ in dem ACS-Bereich. Kurve 1022 in 10A und Kurve 1032 in 10B zeigen die Resultate aus schwach dotierten Implantierungen vom p-Typ. Kurve 1023 in 10A und Kurve 1033 in 10B zeigen die Resultate aus schwach dotierten Implantierungen vom n-Typ. Wie aus 10A und 10B ersehen werden kann, schieben Implantierungen vom p-Typ die harmonische Spitze des schlimmsten Falls in Richtung eines negativeren Betriebsspannungsbereichs, während Implantierungen vom n-Typ die Spitze näher an eine Null-Vorspannungsbedingung schieben.
  • Wie vorstehend kurz diskutiert, wird angenommen, dass die nichtlineare harmonische Antwort aus der parasitären MOS-Kapazität in dem ACS-Bereich entsteht. Ein Einstellen der Implantierung in dem ACS-Bereich ermöglicht es, die Spannungsschwelle, in welcher der parasitäre MOS-Kondensator eingeschaltet wird, aus dem gewünschten Betriebsspannungsbereich heraus zu bewegen, um eine lineare oder nahezu lineare Antwort innerhalb des angegebenen Betriebsbereichs zu erhalten.
  • Durch Auswählen und Steuern des Dotierstoffmaterials und von Dotierstoffniveaus in dem ACS-Bereich können unerwünschte harmonische Antworten aus den Betriebsbereichen eines ACC-MOSFET heraus bewegt werden. Die Einstellung der Implantierung in dem ACS-Bereich kann mit nahe jeder Ausführungsform eines ACC-MOSFET in nahezu jedweder Konfiguration, wie etwa denjenigen, die vorstehend unter Bezugnahme auf 3A bis 3J diskutiert wurden, bewerkstelligt werden. Ebenso ist es dem Fachmann auf dem Gebiet des Entwurfs elektronischer Bauteile wohlbekannt, dass in anderen Ausführungsformen ein ACC-NMOSFET oder ein ACC-PMOSFET durch Auswählen der geeigneten Dotierstoffmaterialien, die zur Implementierung der verschiedenen FET-Komponentenbereiche verwendet werden, und dann Einstellen der Dotierungsniveaus des ACS-Bereichs, um die erwünschte harmonische Antwort zu erhalten, implementiert werden kann.
  • Duale ACS-Bauteilimplementierung mit AC-Kurzschluss
  • In Übereinstimmung mit dem vorliegenden Verfahren und der vorliegenden Vorrichtung behält ein duales ACS-(oder „Body-Kontakt”)-Bauteil Ähnlichkeiten zu einem standardmäßigen FET-Bauteil mit H-Gate (wie etwa das in 3K gezeigte Bauteil) bei, jedoch erhält der nachstehende vorgeschlagene Entwurf Verbindungen minimaler Größe für den Kontakt von ACS-Bereichen mit dem Body-Bereich aufrecht. Dies ermöglicht die Erzeugung von Entwürfen an dem minimalen Rand eines Polysilizium-Abstands, was leicht erreicht wird, wenn der Kontakt entfernt wird.
  • Das neue Bauteil vom H-Gate-Typ ist durch einen AC-Kurzschluss zwischen den zweiseitigen ACS-Bereichen an der Unterseite des FET-Stapels definiert. Da jeder der ACS-Bereiche auf jeder Seite des Stapels unabhängig voneinander durch eine parasitäre Kapazität hinsichtlich einer Funkfrequenz an das Gate-Polysilizium gekoppelt ist, verbessern sich harmonische einer Intermodulationsverzerrung zweiter Ordnung mit einer Symmetrie dramatisch. Da die Body-Kontakte auf jeder Seite des Stapels miteinander kurzgeschlossen sind und somit gemeinsam an das Gate-Polysilizium angekoppelt sind, liegt eine Spannungsauslöschung über CBG vor. Diese Spannungsauslöschung legt die Spannung über nichtlineare Kapazitäten auf 0 V fest, was die Erzeugung einer Nichtlinearität insgesamt zunichte macht. 15 zeigt einen beispielhaften vereinfachten Entwurf eines ACS-ACC-MOSFET mit doppeltem bzw. dualem Body-Bereich mit einem AC-Kurzschluss.
  • 15 ist dem Aufbau des in 3K gezeigten MOSFET ähnlich mit Ausnahme dessen, dass 15 die Hinzufügung einer AC-Kurzschlussstruktur zeigt. 15K ist eine vereinfachte schematische Darstellung in Draufsicht einer Ausführungsform eines ACC-SOI-NMOSFET, der zur Steuerung einer Ladungsakkumulation angepasst und in einer „H-Gate”-Konfiguration konfiguriert ist. 3K zeigt den ACC-NMOSFET 1500 so, dass sein Gate-Kontakt 301, Gate 302 und Gate-Oxid nicht sichtbar sind. Mit der Ausnahme einiger hierin beschriebener struktureller Unterschiede ist der ACC-NMOSFET 1500 im Entwurf und Funktionsweise den vorstehend unter Bezugnahme auf 3A–3D und 3J beschriebenen ACC-NMOSFETs sehr ähnlich. Wie in 15 gezeigt, weist der ACC-NMOSFET 1500 zwei ACS 308 und 308, die an gegenüberliegenden Enden des H-Gate-ACC-NMOSFET 1500 angeordnet sind, auf. Elektrische P+-Kontaktbereiche 310 und 310'' sind ausgebildet, um auf ihre jeweiligen ACS 308 und 308'' zu stoßen und einen elektrischen Kontakt hiermit bereitzustellen. In Übereinstimmung mit dem offenbarten Verfahren und der offenbarten Vorrichtung gemäß vorstehender Beschreibung wird, wenn der ACC-NMOSFET 1500 vorgespannt ist, um unter den Bedingungen einer Ladungsakkumulation zu arbeiten, die in dem Body-Bereich 312 vorliegende Ladungsakkumulation über die zwei ACS 308 und 308'' entfernt oder anderweitig gesteuert. 15 zeigt eine AC-Kurzschlussstruktur 1501, welche die zwei ACS-Bereiche 308 und 308'' vermittels ihrer jeweiligen elektrischen Kontaktbereiche 310 und 310'' elektrisch verbindet. Im Wesentlichen schließt die AC-Kurzschlussstruktur 1501 die zwei ACS 308 und 308'' miteinander kurz. Die AC-Kurzschlussstruktur 1501 kann durch eine Metallschicht oder eine leitfähige Halbleiterschicht oder andere Verfahren oder Techniken bereitgestellt werden.
  • Durch Ausgleichen der parasitären Kapazität auf der Source- und der Drain-Seite des Bauteils (aufgrund der Symmetrie) und Verbinden der symmetrischen Body-Kontakte (mit dem H-Gate-AC-Kurzschluss), werden Verbesserungen um 20 bis 30 dB in Harmonischen zweiter und dritter Ordnung gegenüber ihren Spitzen eines schlimmsten Falls beobachtet. Ebenso verringerte der Entwurf eine harmonische Body-Gate-Potenzial-Differenz-Empfindlichkeit.
  • Es wird auch bemerkt, dass der AC-Kurzschluss durch jedwedes Zwischenverbindungsverfahren, direkt oder induktiv, hergestellt werden kann. Ein Beispiel einer direkten Verbindung ist durch Verwendung einer Metallschicht. Ein Beispiel einer induktiven Verbindung ist die Verwendung eines P+-Routings.
  • 11A und 11B zeigen jeweils die harmonischen Antworten zweiter und dritter Ordnung eines dualen ACS-ACC-MOSFET mit AC-Kurzschluss und eines einfachen ACS-ACC-MOSFET gegenüber einer Body-Vorspannung ohne jedwede Bearbeitung in der ACS-Implantierung beider Bauteile. In 11A repräsentiert eine Kurve 1121 die harmonische Antwort zweiter Ordnung eines einfachen ACS-ACC-MOSFET mit einer Spitze (d. h., einer „harmonischen Falte”) um die Betriebsspannung des Bauteils herum (durch eine Linie 1120 angegeben). Andererseits repräsentiert eine Kurve 1123 die harmonische Antwort eines dualen AC-ACC-MOSFET mit AC-Kurzschluss, wobei die Spitze nahezu vollständig entfernt ist. Ein ähnlicher Trend kann auch in Bezug auf eine in 11B gezeigte harmonische Antwort dritter Ordnung beobachtet werden. Zusammen zeigen 11A und 11B, dass der duale ACS-ACC-MOSFET mit AC-Kurzschluss einen wirksamen Weg bereitstellt, um die harmonische Spitze (und die Akkumulation von verschlechternden Harmonischen), die in einem ACC-MOSFET mit ACS beobachtet wird, im Unterschied zu einer Verschiebung der Position der harmonischen Spitze mit der Einstellung der Implantierung in dem ACS-Bereich nahezu vollständig zu entfernen.
  • Um die Wichtigkeit der Konfiguration mit AC-Kurzschluss in einem dualen ACS-ACC-MOSFET zu veranschaulichen, zeigt 12 eine schematische Darstellung eines beispielhaften H-Gate-(ACS)-FET-Bauteils mit dualem Body-Kontakt, das an der Unterseite des FET-Bauteils keinen AC-Kurzschluss aufweist, während 13 eine schematische Darstellung eines beispielhaften H-Gate-(ACS)-FET-Bauteils mit dualem Body-Kontakt mit einem an der Unterseite des FET-Bauteils gezeigten AC-Kurzschluss zeigt. Wie in 12 beispielhaft dargestellt, werden mit dualem ACS-Bereich, aber ohne den AC-Kurzschluss, aufgrund der Symmetrie des Schalterbetriebs noch immer bessere Harmonische zweiter Ordnung im Vergleich mit der Konfiguration mit einzelnem ACS-Bereich erwartet. Allerdings werden aufgrund der finiten Spannungsdifferenz zwischen dem gemeinsamen Gate und dem individuellen ACS-Bereich, welche den Beitrag von Harmonischen im Vergleich zu der Konfiguration mit einzelnem ACS-Bereich verdoppelt, wenn die Kondensatoren zwischen den Gate- und den ACS-Bereichen nicht lineare Antworten zeigen, schlimmere Harmonische dritter Ordnung erwartet.
  • Mit dem AC-Kurzschluss und ausgeglichenen Kapazitäten wird der Spannungsunterschied zwischen dem Body und dem Gate aufgrund des Spannungsausgleichs auf Null gezwungen. (D. h., CGD = CGS und CBD = CBS, wodurch VBG = 0 V). Falls VBG = 0, liegt auch dann, wenn CBG nicht linear ist, keine Spannung über dem Kondensator vor, um eine C(V)-Nichtlinearität zu erzeugen.
  • 14A und 14B zeigen beispielhafte duale ACS-Kontakt-Teststrukturentwürfe in Übereinstimmung mit den vorliegenden Verfahren und Vorrichtungen. 14B zeigt eine vergrößerte Version des an der Unterseite des in 14A gezeigten FET-Stapels gezeigten AC-Kurzschlusses. 14A zeigt eine Anordnung von Kontaktwegen für Source- und Drain-Bereiche, wobei der MOSFET in Form vieler kleiner Segmente von Source-, Drain- und Gate-Gebieten strukturiert ist, um das gewünschte Betriebsverhalten zu liefern. 14B zeigt eine Reihe von Source-Bereich-Kontaktwegen (gezeigt als die Reihe kleiner Quadrate, wobei ein Quadrat mit 1410 bezeichnet ist) und eine Reihe von Drain-Bereich-Kontaktwegen (gezeigt als die Reihe kleiner Quadrate, wobei ein Quadrat mit 1420 bezeichnet ist). Die graue Fläche zwischen den Source-Bereich-Kontaktwegen und den Drain-Bereich-Kontaktwegen 1430 ist der Gate-Bereich. Elektrischer Kontakt zu den ACS-Bereichen (in 14B nicht gezeigt) wird durch elektrische ACS-Kontakte 1440 an jedem Ende der Gate-Bereiche 1430 bereitgestellt. Die elektrischen ACS-Kontakte 1440 sind durch Body-Sammelleiter 1450 miteinander verbunden. Eine kurzschließende elektrische Verbindung mit den elektrischen ACS-Kontakten wird durch einen metallisierten AC-Kurzschluss 1460 bereitgestellt.
  • Die Wirksamkeit des AC-Kurzschlusses bei der Reduzierung der Linearitätsempfindlichkeit des dualen ACS-Kontakt-MOSFET kann durch Steuern verschiedener entwurfsabhängiger Charakteristiken verbessert werden. Diese entwurfsabhängigen Charakteristiken umfassen ein Steuern von entwurfsabhängigen kritischen Kapazitäten. Diese kritischen Kapazitäten umfassen die folgenden: (1) CGS sollte die gleiche wie CGD ein; und (2) CBS sollte die gleiche wie CBD sein; und (3) CGG und CBB sollen vernachlässigbar sein. Ebenso sollten für FETs mit vielen Fingern, falls symmetrisch, Parasitäre nahezu identisch sein. Solche Kapazitäten können durch einen Entwurf erzielt werden, bei welchem die Source und das Drain bezüglich einer horizontalen Linie, die durch eine Mitte des Gates verläuft, symmetrisch sind. Entwurfsverbindungen können auch die Wirksamkeit des AC-Kurzschlusses verbessern. Vorzugsweise sollten Kontakte zu den ACS-Bereichen auf beiden Seiten des MOSFET durch einen Weg niedriger Impedanz miteinander verbunden sein. In dem in 14B gezeigten Entwurf verbindet eine zweite Metallschicht die Body-Sammelleitungen 1450 auf jeder Seite der Struktur.
  • 2D- und 3D-symmetrische „N”-Body-Kontakt-Bauteilimplementierung mit AC-Kurzschluss
  • Die Ideologie hinter einem zweidimensional symmetrischen dualen ACS(Body-Kontakt)-FET-Bauteil mit einem AC-Kurzschluss kann auf ein Bauteil mit dreifachem Body-Kontakt, ein Bauteil mit vierfachem Kontakt und so weiter bis zu einem Bauteil mit „N”-fachem Body-Kontakt erweitert werden, solange eine zweidimensionale Symmetrie aufrechterhalten wird. Ein Bauteil mit N-Body-Kontakt kann auch als ein ringförmiges Bauteil gedacht werden. Ebenso wird, sollten Bauteile in dreidimensionalen Schichten, das heißt, einer Abfolge von aneinander gereihten bzw. gestapelten zweidimensionalen Bauteilen, angenähert als dreidimensional gegenüber einer Summationstechnik, hergestellt werden, erneut solange eine Symmetrie aufrechterhalten wird, ein Kurzschließen der dreidimensional geschichteten n-Body-Kontakte miteinander bessere Harmonische zweiter und dritter Ordnung erzeugen.
  • Wie vorstehend angegeben, sind Ausführungsformen gemäß der vorliegenden Erfindung nicht auf einen einzigen ACS-Bereich, der den MOSFET-Body an einem Ende des Bodys kontaktiert, oder duale ACS-Bereiche, welche den MOSFET-Body an beiden Enden des Bodys kontaktieren, beschränkt. Alternative MOSFET-Architekturen gemäß Ausführungsformen der vorliegenden Erfindung können es ermöglichen, dass mehrfache ACS-Bereiche den MOSFET-Body in einer Vielzahl von Orientierungen kontaktieren. Vorzugsweise sind die ACS-Bereiche in einer symmetrischen Weise angeordnet, um die Auslöschung einer Spannung über CBG bei Kurzschließen der ACS-Bereiche zu maximieren, was für eine Verringerung der Harmonischen zweiter Ordnung sorgt. Die mehrfachen bzw. multiplen ACS-Bereiche werden auch vorzugsweise nahe dem Gate-Oxid angeordnet, wo die akkumulierten Ladungen lokalisiert sind. Wie vorstehend angegeben, können MOSFET-Architekturen auch dreidimensionale Strukturen aufweisen. Erneut können Ausführungsformen der vorliegenden Erfindung, welche dreidimensionale Strukturen aufweisen, multiple ACS-Bereiche, die den MOSFET-Body kontaktieren, aufweisen. ACS-Bereiche in solch einer dreidimensionalen Struktur sind vorzugsweise in einer symmetrischen Weise angeordnet.
  • Noch andere Ausführungsformen der vorliegenden Erfindung können sowohl das vorstehend beschriebene Verfahren zum Steuern des Dotierungstyps und Dotierungsniveaus des ACS-Bereichs als auch das vorstehend beschriebene Verfahren eines Kurzschließens der ACS-Bereiche zur Erzielung einer Linearitätsverbesserung in einem MOSFET verwenden. Man beachte auch, dass ein elektrischer Kontaktbereich oder elektrische Kontaktbereiche mit dem ACS-Bereich das gleiche Material wie der ACS-Bereich enthalten können, das heißt, die zwei Bereiche können flächengleich sein. In anderen Ausführungsformen können die zwei Bereiche unterschiedliche Materialien haben, wie etwa in 14B gezeigt, wo elektrische Kontakte mit den ACS-Bereichen über eine Metallschicht hergestellt sind. In noch anderen Ausführungsformen können elektrische Kontaktbereiche und ACS-Bereiche Bereiche aufweisen, welche auf unterschiedlichen Niveaus dotiert und/oder mit unterschiedlichen Materialien dotiert sind.
  • Elektrische Verbindungen mit MOSFETs, die eine oder beide der beschriebenen Verfahren zum Steuern der Implantierung des ACS-Bereichs und den AC-Kurzschluss beinhalten, können auf die vorstehend in Bezug auf 4A bis 4G und 5A bis 5D beschriebene Weise hergestellt werden. Beispielsweise kann eine elektrische Verbindung von jedem ACS-Bereich zu dem MOSFET-Gate so hergestellt werden, wie es in 4B gezeigt und vorstehend beschrieben wurde. Ausführungsformen von MOSFETs, welche die beschriebenen Verfahren einbeziehen, können auch in elektrischen Schaltungen, wie vorstehend in Bezug auf 6, 8 und 9 beschrieben, und anderen Schaltungen, in welchen solche MOSFETs ein gewünschtes Leistungsverhalten bereitstellen, genutzt werden.
  • Die vorstehende genaue Beschreibung beispielhafter und bevorzugter Ausführungsformen wird für Zwecke der Veranschaulichung und Offenbarung in Übereinstimmung mit den gesetzlichen Anforderungen wiedergegeben. Sie soll weder erschöpfend sein noch die Erfindung auf die präzise Form oder die präzisen Formen, die beschrieben sind, beschränken, sondern nur den Fachmann in die Lage versetzen, zu verstehen, wie die Erfindung für eine bestimmte Verwendung oder Implementierung angepasst werden kann. Die Möglichkeit von Abwandlungen und Variationen wird dem fachkundigen Praktiker ersichtlich sein.
  • Es ist keine Beschränkung beabsichtigt durch die Beschreibung beispielhafter Ausführungsformen, welche enthaltene Toleranzen, Merkmalsabmessungen, spezifische Betriebsbedingungen, Bearbeitungsspezifikationen oder dergleichen aufweisen können und welche zwischen Implementierungen oder mit Änderungen am Stand der Technik variieren können, und hieraus sollte keine Beschränkung unterstellt werden. Insbesondere ist zu verstehen, dass die Offenbarungen nicht auf bestimmte Zusammensetzungen oder biologische Systeme beschränkt sind, welche natürlich variieren können. Diese Offenbarung ist bezüglich des gegenwärtigen Standes der Technik vorgenommen worden, berücksichtigt aber auch Fortschritte und dass Anpassungen in der Zukunft solche Fortschritte in Betracht ziehen können, insbesondere in Übereinstimmung mit dem dann vorliegenden Stand der Technik. Es ist beabsichtigt, dass der Umfang der Erfindung, der durch die Ansprüche, wie geschrieben und Äquivalente, soweit anwendbar, definiert ist. Es ist auch zu verstehen, dass die hierin verwendete Terminologie allein dem Zweck des Beschreibens bestimmter Ausführungsformen dient und nicht beschränkend sein soll. Eine Bezugnahme auf ein Anspruchselement im Singular ist nicht dazu gedacht, „ein und nur ein” zu bedeuten, soweit es nicht explizit so angegeben ist. Wie in dieser Beschreibung und den beigefügten Ansprüchen verwendet, schließen die Singularformen „ein”, „eine” und „der/die/das” Bezugnahmen im Plural ein, soweit der Inhalt nicht klar etwas anderes vorschreibt. Der Begriff „einige” beinhaltet Bezugnahmen auf zwei oder mehr, solange nicht der Inhalt klar etwas anderes vorschreibt. Soweit nicht anders definiert, weisen alle hierin verwendeten technischen und wissenschaftlichen Begriffe die gleiche Bedeutung auf, die durch einen gewöhnlichen Fachmann auf dem Gebiet, auf welchem die Offenbarung liegt, allgemein verstanden wird.
  • Darüber hinaus soll kein Element, keine Komponente noch Verfahrens- oder Prozessschritt in dieser Offenbarung der Öffentlichkeit gewidmet sein, unabhängig davon, ob das Element, die Komponente oder der Schritt ausdrücklich in den Ansprüchen wiedergegeben ist. Kein Anspruchselement hierin soll unter den Bedingungen von 35 U. S. C. Sec. 112, sechster Absatz, ausgelegt werden, soweit nicht das Element ausdrücklich unter Verwendung der Phrase „Mittel für ...” wiedergegeben ist, und kein Verfahrens- oder Prozessschritt hierin soll unter solchen Bedingungen ausgelegt werden, soweit nicht der Schritt oder die Schritte ausdrücklich unter Verwendung der Phase „aufweisend den/die Schritt(e) für ...” wiedergegeben ist sind.
  • Eine Anzahl von Ausführungsformen der Offenbarung ist nun beschrieben worden. Nichtsdestotrotz wird verstanden werden, dass vielfältige Abwandlungen vorgenommen werden können, ohne den Geist und Umfang der vorliegenden Offenbarung zu verlassen. Demgemäß liegen andere Ausführungsformen innerhalb des Umfangs der nachfolgenden Ansprüche.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 6249027 [0014]
    • US 6804506 [0078]
    • US 4053916 [0099]
    • US 6804502 [0156, 0156, 0171, 0187]
    • US 5416043 [0197]
    • US 5492857 [0197]
    • US 5572040 [0197]
    • US 5596205 [0197]
    • US 5600169 [0197]
    • US 5663570 [0197]
    • US 5861336 [0197]
    • US 5863823 [0197]
    • US 5883396 [0197]
    • US 5895957 [0197]
    • US 5920233 [0197]
    • US 5930638 [0197]
    • US 5973363 [0197]
    • US 5973382 [0197]
    • US 6057555 [0197]
    • US 7056808 [0200]
    • US 6969668 [0200]
    • US 6908832 [0200]
    • US 6632724 [0200]
    • US 6790747 [0200]
  • Zitierte Nicht-Patentliteratur
    • F. Hameau und O. Rozeau, „Radio-Frequency Circuits Integration Using CMOS SOI 0.25 μm Technology”, 2002 RF IC Design Workshop Europe, 19.–22. März 2002, Grenoble, Frankreich [0099]
    • O. Rozeau et al., „SOI Technologies Overview for Low-Power Low-Voltage Radio-Frequency Appliations”, Analog Integrated Circuits and Signal Processing, 25, S. 93–114, Boston, MA, Kluwer Academic Publishers, Nov. 2000 [0099]
    • C. Tinella et al., ”A High-Performance CMOS-SOI Antenna Switch for the 2.5–5-GHz Band”, IEEE Journal of Solid-State Circuits, Vol. 38, Nr. 7, July 2003 [0099]
    • H. Lee et al., ”Analysis of body bias effect with PD-SOI for analog and RF applications”, Solid State Electron., Vol. 46, S. 1169–1176, 2002 [0099]
    • J.-H. Lee et al., ”Effect of Body Structure on Analog Performance of SOI NMOSFETs”, Proceedings, 1998 IEEE International SOI Conference, 5.–8. Oktober 1998, S. 61–62 [0099]
    • C. F. Edwards et al., ”The Effect of Body Contact Series Resistance on SOI CMOS Amplifier Stages”, IEEE Transactions on Electron Devices, Vol. 44, Nr. 12, Dez. 1997, S. 2290–294 [0099]
    • S. Maeda et al., ”Substrate-bias Effect and Source-drain Breakdown Characteristics in Body-tied Short-channel SOI MOSFETs”, IEEE Transactions on Electron Devices, Vol. 46, Nr. 1, Januar 1999, S. 151–158 [0099]
    • F. Assaderaghi et al., ”Dynamic Threshold-voltage MOSFET (DTMOS) for Ultra-low Voltage VLSI”, IEEE Transactions on Electron Devices, Vol. 44, Nr. 3, März 1997, S. 414–422 [0099]
    • G. O. Workman und J. G. Fossum, ”A Comparative Analysis of the Dynamic Behavior of BTG/SOI MOSFETs and Circuits with Distributed Body Resistance”, IEEE Transactions on Electron Devices, Vol. 45, Nr. 10, Oktober 1998, S. 2138–2145 [0099]
    • T.-S. Chao et al., ”High-voltage and High-temperature Applications of DTMOS with Reverse Schottky Barrier on Substrate Contacts”, IEEE Electron Device Letters, Vol. 25, Nr. 2, Februar 2004, S. 86–88 [0099]
    • Orndorff, R. und Butcher, D., Solid-State Circuits Conference, Digest of Technical Papers, 1978 IEEE International, Band XXI, S. 234–235, Februar 1978 [0201]

Claims (48)

  1. Metalloxid-Halbleiter-Feldeffekttransistor (MOSFET) mit schwebendem Body und Steuerung einer akkumulierten Ladung bzw. Ladungsakkumulationssteuerung (ACC), umfassend: ein Gate; ein Drain; eine Source; einen Body, wobei der Body einen gatemodulierten leitfähigen Kanal zwischen der Source und dem Drain aufweist; eine Gate-Oxidschicht, die zwischen dem Gate und dem Body angeordnet ist; und eine Ladungsakkumulationssenke (ACS), die operativ mit dem Body gekoppelt ist, wobei der ACS-Bereich ein Material aufweist, das ausgewählt ist, um eine Kapazitäts-gegen-Spannungs-Krümmung innerhalb der ACS aus einem Soll-Betriebsbereich heraus zu verschieben; wobei in dem Body des MOSFET mit schwebendem Body eine akkumulierte Ladung bzw. Ladungsakkumulation vorhanden ist, wenn der MOSFET so vorgespannt ist, dass er unter Bedingungen einer Ladungsakkumulation arbeitet, und wobei der gatemodulierte leitfähige Kanal, die Source und das Drain Ladungsträger von identischer Polarität aufweisen, wenn der MOSFET so vorgespannt ist, dass er in einem Durchlasszustand arbeitet, und wobei der MOSFET unter Bedingungen einer Ladungsakkumulation arbeitet, wenn der MOSFET so vorgespannt ist, dass er in einem Sperrzustand arbeitet, und wenn die akkumulierte Ladung eine Polarität hat, die zur Polarität der Source, des Drain und des gatemodulierten leitfähigen Kanals entgegengesetzt ist.
  2. ACC-MOSFET nach Anspruch 1, wobei der gatemodulierte leitfähige Kanal ein Material aufweist, das mit einem ersten Dotierstoff dotiert ist, und die ACS ein Material aufweist, das mit einem zweiten Dotierstoff dotiert ist, wobei der zweite Dotierstoff ausgewählt ist, um eine Kapazitäts-gegen-Spannungs-Krümmung innerhalb der ACS aus einem Soll-Betriebsbereich heraus zu verschieben.
  3. ACC-MOSFET nach Anspruch 1, wobei der gatemodulierte leitfähige Kanal ein Material aufweist, das mit einem Dotierstoff bei einem ersten Dotierniveau dotiert ist, und die ACS ein Material aufweist, das mit dem Dotierstoff bei einem zweiten Dotierniveau dotiert ist, wobei das zweite Dotierniveau ausgewählt ist, um eine Kapazitäts-gegen-Spannungs-Krümmung innerhalb der ACS aus einem Soll-Betriebsbereich heraus zu verschieben.
  4. ACC-MOSFET nach Anspruch 1, wobei der gatemodulierte leitfähige Kanal ein Material aufweist, das mit einem ersten Dotierstoff bei einem ersten Dotierniveau dotiert ist, und die ACS ein Material aufweist, das mit einem zweiten Dotierstoff bei einem zweiten Dotierniveau dotiert ist, wobei der zweite Dotierstoff und das zweite Dotierniveau ausgewählt sind, um eine Kapazitäts-gegen-Spannungs-Krümmung innerhalb der ACS aus einem Soll-Betriebsbereich heraus zu verschieben.
  5. ACC-MOSFET nach einem der Ansprüche 1 bis 4, weiter aufweisend einen elektrischen Kontaktbereich, wobei der elektrische Kontaktbereich und die ACS flächengleich sind.
  6. ACC-MOSFET nach einem der Ansprüche 1 bis 4, weiter aufweisend einen elektrischen Kontaktbereich, der nahe bei und in elektrischem Kontakt mit der ACS angeordnet ist, wobei der elektrische Kontaktbereich eine elektrische Ankopplung an die ACS fördert und wobei der elektrische Kontaktbereich dasselbe Material wie die ACS aufweist.
  7. ACC-MOSFET nach einem der Ansprüche 1 bis 4, weiter aufweisend einen elektrischen Kontaktbereich, der nahe bei und in elektrischem Kontakt mit die ACS angeordnet ist, wobei der elektrische Kontaktbereich eine elektrische Ankopplung an die ACS fördert und wobei der elektrische Kontaktbereich ein anderes Material als die ACS aufweist.
  8. ACC-MOSFET nach Anspruch 7, wobei der elektrische Kontaktbereich Metall aufweist.
  9. ACC-MOSFET nach einem der Ansprüche 1 bis 8, wobei die ACS elektrisch mit dem Gate gekoppelt ist.
  10. ACC-MOSFET nach einem der Ansprüche 1 bis 9, wobei der ACC-MOSFET eine NMOSFET-Vorrichtung umfasst und wobei die akkumulierte Ladung Defektelektronen mit einer ”P”-Polarität aufweist.
  11. ACC-MOSFET nach Anspruch 10, wobei der NMOSFET einen NMOSFET mit Anreicherungsmodus umfasst.
  12. ACC-MOSFET nach Anspruch 11, wobei der NMOSFET einen NMOSFET mit Verarmungsmodus umfasst.
  13. MOSFET mit schwebendem Body und Steuerung einer akkumulierten Ladung (ACC-MOSFET), der angepasst ist, um die in dem Body des MOSFET akkumulierte Ladung zu steuern, wenn der MOSFET so vorgespannt ist, dass er unter Bedingungen einer Ladungsakkumulation arbeitet, umfassend: a) ein Gate, ein Drain, eine Source, einen schwebenden Body, und eine Gate-Oxidschicht, die zwischen dem Gate und dem schwebenden Body angeordnet ist, wobei der ACC-MOSFET so vorgespannt ist, dass er unter Bedingungen einer Ladungsakkumulation arbeitet, wenn der MOSFET in einem nichtleitenden oder nahezu nichtleitenden Zustand betrieben wird und sich eine Ladung innerhalb des Bodys in einem Bereich nahe und unterhalb der Gate-Oxidschicht akkumuliert; b) eine erste Ladungsakkumulationssenke (ACS), die nahe einem ersten distalen Ende des schwebenden Bodys angeordnet ist, wobei die erste ACS in elektrischer Kommunikation mit dem schwebenden Body ist, und wobei, wenn der MOSFET unter Bedingungen einer Ladungsakkumulation betrieben wird, eine erste ACS-Vorspannung (VACS1) an die erste ACS angelegt wird, um die akkumulierte Ladung in dem MOSFET-Body zu steuern oder um die akkumulierte Ladung über die erste ACS von dem MOSFET-Body zu entfernen; c) eine zweite Ladungsakkumulationssenke (ACS), die nahe einem zweiten distalen Ende des schwebenden Bodys angeordnet ist, wobei die zweite ACS in elektrischer Kommunikation mit dem schwebenden Body ist, und wobei, wenn der MOSFET unter Bedingungen einer Ladungsakkumulation betrieben wird, eine zweite ACS-Vorspannung (VACS2) an die zweite ACS angelegt wird, um die akkumulierte Ladung in dem MOSFET-Body zu steuern oder um die akkumulierte Ladung über die zweite ACS von dem MOSFET-Body zu entfernen; d) einen ersten elektrischen Kontaktbereich, der nahe bei und in elektrischer Kommunikation mit der ersten ACS angeordnet ist, wobei der elektrische Kontaktbereich eine elektrische Ankopplung an die erste ACS fördert; und e) einen zweiten elektrischen Kontaktbereich, der nahe bei und in elektrischer Kommunikation mit der zweiten ACS angeordnet ist, wobei der elektrische Kontaktbereich eine elektrische Ankopplung an die zweite ACS fördert.
  14. ACC-MOSFET nach Anspruch 13, wobei der erste elektrische Kontaktbereich in elektrischer Kommunikation mit dem zweiten elektrischen Kontaktbereich ist und wobei die elektrische Kommunikation zwischen dem ersten elektrischen Kontaktbereich und dem zweiten elektrischen Kontaktbereich durch einen Pfad mit einer Pfadimpedanz bereitgestellt wird.
  15. ACC-MOSFET nach Anspruch 14, wobei sich die erste ACS bei einer ersten ACS-Impedanz an den schwebenden Body ankoppelt und sich die zweite ACS bei einer zweiten ACS-Impedanz an den schwebenden Body ankoppelt und die Pfadimpedanz kleiner als die erste ACS-Impedanz ist und die Pfadimpedanz kleiner als die zweite ACS-Impedanz ist.
  16. ACC-MOSFET nach Anspruch 15, wobei sich die erste ACS bei einer ersten ACS-Impedanz an den schwebenden Body ankoppelt und sich die zweite ACS bei einer zweiten ACS-Impedanz an den schwebenden Body ankoppelt und die Pfadimpedanz größer als die erste ACS-Impedanz ist und die Pfadimpedanz größer als die zweite ACS-Impedanz ist.
  17. ACC-MOSFET nach einem der Ansprüche 13 bis 16, wobei die erste ACS und die zweite ACS ein Material aufweisen, das ausgewählt ist, um eine Kapazitäts-gegen-Spannungs-Krümmung innerhalb der ersten ACS und der zweiten ACS aus einem Soll-Betriebsbereich heraus zu verschieben.
  18. ACC-MOSFET nach Anspruch 17, wobei der schwebende Body ein Material aufweist, das mit einem ersten Dotierstoff dotiert ist, und die erste ACS und die zweite ACS ein Material aufweisen, das mit einem zweiten Dotierstoff dotiert ist, wobei der zweite Dotierstoff ausgewählt ist, um eine Kapazitäts-gegen-Spannungs-Krümmung innerhalb der ersten ACS und der zweiten ACS aus dem Soll-Betriebsbereich heraus zu verschieben.
  19. ACC-MOSFET nach Anspruch 17, wobei der schwebende Body ein Material aufweist, das mit einem Dotierstoff bei einem ersten Dotierniveau dotiert ist, und die erste ACS und die zweite ACS ein Material aufweisen, das mit dem Dotierstoff bei einem zweiten Dotierniveau dotiert ist, wobei das zweite Dotierniveau ausgewählt ist, um eine Kapazitäts-gegen-Spannungs-Krümmung innerhalb der ersten ACS und der zweiten ACS aus dem Soll-Betriebsbereich heraus zu verschieben.
  20. ACC-MOSFET nach Anspruch 17, wobei der schwebende Body ein Material aufweist, das mit einem ersten Dotierstoff bei einem ersten Dotierniveau dotiert ist, und die erste ACS und die zweite ACS ein Material aufweisen, das mit einem zweiten Dotierstoff bei einem zweiten Dotierniveau dotiert ist, wobei der zweite Dotierstoff und das zweite Dotierniveau ausgewählt sind, um eine Kapazitäts-gegen-Spannungs-Krümmung innerhalb der ersten ACS und der zweiten ACS aus einem Soll-Betriebsbereich heraus zu verschieben.
  21. ACC-MOSFET nach einem der Ansprüche 13 bis 20, wobei die erste ACS und der erste elektrische Kontaktbereich flächengleich sind und die zweite ACS und der zweite elektrische Kontaktbereich flächengleich sind.
  22. ACC-MOSFET nach einem der Ansprüche 13 bis 20, wobei der erste elektrische Kontaktbereich und die erste ACS dasselbe Material aufweisen und der zweite elektrische Kontaktbereich und die zweite ACS dasselbe Material aufweisen.
  23. ACC-MOSFET nach einem der Ansprüche 13 bis 20, wobei der erste elektrische Kontaktbereich und die erste ACS unterschiedliches Material aufweisen und der zweite elektrische Kontaktbereich und die zweite ACS unterschiedliches Material aufweisen.
  24. ACC-MOSFET nach Anspruch 23, wobei der erste elektrische Kontaktbereich und der zweite elektrische Kontaktbereich eine Zwischenverbindungsschicht aufweisen.
  25. ACC-MOSFET nach einem der Ansprüche 13 bis 24, wobei die erste ACS und die zweite ACS elektrisch an das Gate angekoppelt sind.
  26. ACC-MOSFET nach einem der Ansprüche 13 bis 25, wobei der ACC-MOSFET einen ACC-NMOSFET umfasst und wobei die Source und das Drain N+-dotierte Bereiche aufweisen, der schwebende Body, die erste ACS und die zweite ACS P–-dotierte Bereiche aufweisen, und der erste elektrische Kontaktbereich und der zweite elektrische Kontaktbereich P+-dotierte Bereiche aufweisen.
  27. ACC-MOSFET nach Anspruch 26, wobei die erste ACS und der erste elektrische Kontaktbereich flächengleich sind und die zweite ACS und der zweite elektrische Kontaktbereich flächengleich sind, und wobei der schwebende Body, die erste ACS und die zweite ACS einen kombinierten P–-dotierten Bereich aufweisen, der in einem einzigen Ionen-Implementierungs-Herstellschritt hergestellt ist.
  28. ACC-MOSFET nach einem der Ansprüche 13 bis 27, wobei das Drain, das Gate, die erste ACS und die zweite ACS symmetrisch um eine Linie angeordnet sind, die durch die Mitte des schwebenden Bodys zwischen der Source und dem Drain definiert ist.
  29. MOSFET mit schwebendem Body und Steuerung einer akkumulierten Ladung (ACC-MOSFET), der angepasst ist, um eine in dem Body des MOSFET akkumulierte Ladung zu steuern, wenn der MOSFET so vorgespannt ist, dass er unter Bedingungen einer Ladungsakkumulation arbeitet, umfassend: a) ein Gate, ein Drain, eine Source, einen schwebenden Body und eine Gate-Oxidschicht, die zwischen dem Gate und dem schwebenden Body angeordnet ist, wobei der ACC-MOSFET so vorgespannt ist, dass er unter Bedingungen einer Ladungsakkumulation arbeitet, wenn der MOSFET in einem nichtleitenden oder nahezu nichtleitenden Zustand betrieben wird und sich eine Ladung innerhalb des Bodys in einem Bereich nahe und unterhalb der Gate-Oxidschicht akkumuliert; b) mehrere Ladungsakkumulationssenken, die nahe an Abschnitten des schwebenden Bodys angeordnet sind, wobei jede Ladungsakkumulationssenke der mehreren Ladungsakkumulationssenken elektrisch an den schwebenden Body angekoppelt ist, und wobei, wenn der MOSFET unter Bedingungen einer Ladungsakkumulation betrieben wird, ACS-Vorspannungen an jede Ladungsakkumulationssenke angelegt werden, um die akkumulierte Ladung in dem MOSFET-Body zu steuern oder um die akkumulierte Ladung von dem MOSFET-Body über die mehreren Ladungsakkumulationssenken zu entfernen; und c) mehrere elektrische Kontaktbereiche, die nahe an entsprechenden Ladungsakkumulationssenken angeordnet sind, wobei jeder elektrische Kontaktbereich eine elektrische Ankopplung an die entsprechenden Ladungsakkumulationssenke fördert.
  30. ACC-MOSFET nach Anspruch 29, wobei die mehreren Ladungsakkumulationssenken ein Material aufweisen, das ausgewählt ist, um eine Kapazitäts-gegen-Spannungs-Krümmung innerhalb der mehreren Ladungsakkumulationssenken aus einem Soll-Betriebsbereich heraus zu verschieben.
  31. ACC-MOSFET nach Anspruch 30, wobei der schwebende Body ein Material aufweist, das mit einem ersten Dotierstoff dotiert ist, und die mehreren Ladungsakkumulationssenken ein Material aufweisen, das mit einem zweiten Dotierstoff dotiert ist, wobei der zweite Dotierstoff ausgewählt ist, um eine Kapazitäts-gegen-Spannungs-Krümmung innerhalb der mehreren Ladungsakkumulationssenk aus einem Soll-Betriebsbereich heraus zu verschieben.
  32. ACC-MOSFET nach Anspruch 30, wobei der schwebende Body ein Material aufweist, das mit einem Dotierstoff bei einem ersten Dotierniveau dotiert ist, und die mehreren Ladungsakkumulationssenken ein Material aufweisen, das mit dem Dotierstoff bei einem zweiten Dotierniveau dotiert ist, wobei das zweite Dotierniveau ausgewählt ist, um eine Kapazitäts-gegen-Spannungs-Krümmung innerhalb der mehreren Ladungsakkumulationssenken aus einem Soll-Betriebsbereich heraus zu verschieben.
  33. ACC-MOSFET nach Anspruch 30, wobei der schwebende Body ein Material aufweist, das mit einem ersten Dotierstoff bei einem ersten Dotierniveau dotiert ist, und die mehreren Ladungsakkumulationssenken ein Material aufweisen, das mit einem zweiten Dotierstoff bei einem zweiten Dotierniveau dotiert ist, wobei der zweite Dotierstoff und das zweite Dotierniveau ausgewählt sind, um eine Kapazitäts-gegen-Spannungs-Krümmung innerhalb der mehreren Ladungsakkumulationssenken aus einem Soll-Betriebsbereich heraus zu verschieben.
  34. ACC-MOSFET nach einem der Ansprüche 29 bis 33, wobei die mehreren elektrischen Kontaktbereiche in elektrischem Kontakt miteinander sind und wobei der elektrische Kontakt unter den elektrischen Kontaktbereichen durch einen oder mehrere Pfade mit einer oder mehreren Pfadimpedanzen bereitgestellt ist.
  35. ACC-MOSFET nach Anspruch 34, wobei sich jede Ladungsakkumulationssenke an den schwebenden Body bei einer oder mehreren Ladungsakkumulationssenkenimpedanz(en) ankoppelt, und die eine die mehreren Pfadimpedanz(en) kleiner als die eine oder die mehreren Ladungsakkumulationssenkenimpedanz(en) ist/sind.
  36. ACC-MOSFET nach Anspruch 34, wobei sich jede Ladungsakkumulationssenke an den schwebenden Body bei einer oder mehreren Ladungsakkumulationssenkenimpedanz(en) ankoppelt, und die eine oder die mehreren Pfadimpedanz(en) größer als die eine oder die mehreren Ladungsakkumulationssenkenimpedanz(en) ist/sind.
  37. ACC-MOSFET nach einem der Ansprüche 29 bis 37, wobei jede Ladungsakkumulationssenke flächengleich mit ihrem entsprechenden elektrischen Kontaktbereich ist.
  38. ACC-MOSFET nach einem der Ansprüche 29 bis 37, wobei jede Ladungsakkumulationssenke und ihr entsprechender elektrischer Kontaktbereich dasselbe Material aufweisen.
  39. ACC-MOSFET nach einem der Ansprüche 28 bis 37, wobei jede Ladungsakkumulationssenke und ihr entsprechender elektrischer Kontaktbereich unterschiedliches Material aufweisen.
  40. ACC-MOSFET nach Anspruch 39, wobei die mehreren elektrischen Kontaktbereiche eine Zwischenverbindungsschicht aufweisen.
  41. ACC-MOSFET nach einem der Ansprüche 29 bis 40, wobei jeder elektrische Kontaktbereich unabhängig mit dem Gate verbunden ist.
  42. ACC-MOSFET nach einem der Ansprüche 29 bis 41, wobei die mehreren Ladungsakkumulationssenken symmetrisch zweidimensional in Bezug auf den schwebenden Body und in Bezug aufeinander angeordnet sind.
  43. ACC-MOSFET nach einem der Ansprüche 29 bis 42, wobei die mehreren Ladungsakkumulationssenken symmetrisch dreidimensional in Bezug auf den schwebenden Body und in Bezug aufeinander angeordnet sind.
  44. ACC-MOSFET nach einem der Ansprüche 29 bis 43, darüber hinaus mit einem Gate-Anschluss, der elektrisch an das Gate angekoppelt ist, einem Drain-Anschluss, der elektrisch an das Drain angekoppelt ist, einem Source-Anschluss, der elektrisch an die Source angekoppelt ist, und einem oder mehreren ACS-Anschlüssen, der/die elektrisch an einen oder mehrere der elektrischen Kontaktbereich(e) angekoppelt ist/sind.
  45. ACC-MOSFET nach Anspruch 44, wobei der eine ACS-Anschluss oder die mehreren ACS-Anschlüsse an einem Ladungsakkumulationssenkenmechanismus angekoppelt ist/sind.
  46. ACC-MOSFET nach einem der Ansprüche 29 bis 45, wobei die mehreren Ladungsakkumulationssenken nahe an der Gate-Oxidschicht angesiedelt sind.
  47. ACC-MOSFET nach einem der Ansprüche 29 bis 46, wobei das Drain, das Gate und mehrere Ladungsakkumulationssenken symmetrisch um eine Linie angeordnet sind, die durch die Mitte des schwebenden Bodys zwischen der Source und dem Drain definiert ist.
  48. ACC-MOSFET nach einem der Ansprüche 1 bis 47, wobei der ACC-MOSFET in einer Silizium-auf-Isolator-Technologie hergestellt ist.
DE112011103554T 2010-10-20 2011-10-19 Verfahren und Vorrichtung zur Verwendung bei der Verbesserung einer Linearität von Mosfets unter Verwendung einer Ladungsakkumulationssenke - Reduktion harmonischer Falten Withdrawn DE112011103554T5 (de)

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WO (1) WO2012054642A1 (de)

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8742502B2 (en) 2005-07-11 2014-06-03 Peregrine Semiconductor Corporation Method and apparatus for use in improving linearity of MOSFETs using an accumulated charge sink-harmonic wrinkle reduction
US8954902B2 (en) 2005-07-11 2015-02-10 Peregrine Semiconductor Corporation Method and apparatus improving gate oxide reliability by controlling accumulated charge
US9130564B2 (en) 2005-07-11 2015-09-08 Peregrine Semiconductor Corporation Method and apparatus for use in improving linearity of MOSFETs using an accumulated charge sink
US9225378B2 (en) 2001-10-10 2015-12-29 Peregrine Semiconductor Corpopration Switch circuit and method of switching radio frequency signals
US9397656B2 (en) 2005-07-11 2016-07-19 Peregrine Semiconductor Corporation Circuit and method for controlling charge injection in radio frequency switches
US9419565B2 (en) 2013-03-14 2016-08-16 Peregrine Semiconductor Corporation Hot carrier injection compensation
US9831857B2 (en) 2015-03-11 2017-11-28 Peregrine Semiconductor Corporation Power splitter with programmable output phase shift
US10236872B1 (en) 2018-03-28 2019-03-19 Psemi Corporation AC coupling modules for bias ladders
US10505530B2 (en) 2018-03-28 2019-12-10 Psemi Corporation Positive logic switch with selectable DC blocking circuit
US10790390B2 (en) 2005-07-11 2020-09-29 Psemi Corporation Method and apparatus for use in improving linearity of MOSFETs using an accumulated charge sink-harmonic wrinkle reduction
US10886911B2 (en) 2018-03-28 2021-01-05 Psemi Corporation Stacked FET switch bias ladders
USRE48965E1 (en) 2005-07-11 2022-03-08 Psemi Corporation Method and apparatus improving gate oxide reliability by controlling accumulated charge
US11476849B2 (en) 2020-01-06 2022-10-18 Psemi Corporation High power positive logic switch

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3570374B1 (de) 2004-06-23 2022-04-20 pSemi Corporation Integriertes hf-frontend
US9590674B2 (en) 2012-12-14 2017-03-07 Peregrine Semiconductor Corporation Semiconductor devices with switchable ground-body connection
JP2014229737A (ja) 2013-05-22 2014-12-08 株式会社東芝 半導体装置
US9406695B2 (en) 2013-11-20 2016-08-02 Peregrine Semiconductor Corporation Circuit and method for improving ESD tolerance and switching speed
CN113013154B (zh) * 2021-02-10 2023-08-18 西南电子技术研究所（中国电子科技集团公司第十研究所） 平板相控阵天线收发组件一体化封装管壳
JP7464554B2 (ja) 2021-03-12 2024-04-09 株式会社東芝 高周波トランジスタ

Citations (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4053916A (en) 1975-09-04 1977-10-11 Westinghouse Electric Corporation Silicon on sapphire MOS transistor
US5416043A (en) 1993-07-12 1995-05-16 Peregrine Semiconductor Corporation Minimum charge FET fabricated on an ultrathin silicon on sapphire wafer
US5492857A (en) 1993-07-12 1996-02-20 Peregrine Semiconductor Corporation High-frequency wireless communication system on a single ultrathin silicon on sapphire chip
US5863823A (en) 1993-07-12 1999-01-26 Peregrine Semiconductor Corporation Self-aligned edge control in silicon on insulator
US5920233A (en) 1996-11-18 1999-07-06 Peregrine Semiconductor Corp. Phase locked loop including a sampling circuit for reducing spurious side bands
US5930638A (en) 1993-07-12 1999-07-27 Peregrine Semiconductor Corp. Method of making a low parasitic resistor on ultrathin silicon on insulator
US5973382A (en) 1993-07-12 1999-10-26 Peregrine Semiconductor Corporation Capacitor on ultrathin semiconductor on insulator
US5973363A (en) 1993-07-12 1999-10-26 Peregrine Semiconductor Corp. CMOS circuitry with shortened P-channel length on ultrathin silicon on insulator
US6249027B1 (en) 1998-06-08 2001-06-19 Sun Microsystems, Inc. Partially depleted SOI device having a dedicated single body bias means
US6632724B2 (en) 1997-05-12 2003-10-14 Silicon Genesis Corporation Controlled cleaving process
US6790747B2 (en) 1997-05-12 2004-09-14 Silicon Genesis Corporation Method and device for controlled cleaving process
US6804506B1 (en) 1998-03-19 2004-10-12 Siemens Aktiengesellschaft Method mobile station and radiocommunication system for controlling safety related functions in communication handling
US6804502B2 (en) 2001-10-10 2004-10-12 Peregrine Semiconductor Corporation Switch circuit and method of switching radio frequency signals
US6908832B2 (en) 1997-08-29 2005-06-21 Silicon Genesis Corporation In situ plasma wafer bonding method
US6969668B1 (en) 1999-04-21 2005-11-29 Silicon Genesis Corporation Treatment method of film quality for the manufacture of substrates
US7056808B2 (en) 1999-08-10 2006-06-06 Silicon Genesis Corporation Cleaving process to fabricate multilayered substrates using low implantation doses

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3276325B2 (ja) * 1996-11-28 2002-04-22 松下電器産業株式会社 半導体装置
JP3447927B2 (ja) * 1997-09-19 2003-09-16 株式会社東芝 半導体装置およびその製造方法
JP3216591B2 (ja) * 1997-10-29 2001-10-09 日本電気株式会社 電界効果型トランジスタ
TW432545B (en) * 1998-08-07 2001-05-01 Ibm Method and improved SOI body contact structure for transistors
US6316808B1 (en) * 1998-08-07 2001-11-13 International Business Machines Corporation T-Gate transistor with improved SOI body contact structure
JP4360702B2 (ja) * 1998-08-07 2009-11-11 株式会社ルネサステクノロジ 半導体装置
JP3573056B2 (ja) * 1999-07-16 2004-10-06 セイコーエプソン株式会社 半導体装置、半導体ゲートアレイおよび電気光学装置および電子機器
JP3608456B2 (ja) * 1999-12-08 2005-01-12 セイコーエプソン株式会社 Ｓｏｉ構造のｍｉｓ電界効果トランジスタの製造方法
JP2001257360A (ja) * 2000-01-05 2001-09-21 Mitsubishi Electric Corp 半導体装置
JP2002009299A (ja) * 2000-04-17 2002-01-11 Mitsubishi Electric Corp 半導体装置の製造方法
US6830963B1 (en) * 2003-10-09 2004-12-14 Micron Technology, Inc. Fully depleted silicon-on-insulator CMOS logic
US6953738B2 (en) * 2003-12-12 2005-10-11 Freescale Semiconductor, Inc. Method and apparatus for forming an SOI body-contacted transistor
US7011980B1 (en) * 2005-05-09 2006-03-14 International Business Machines Corporation Method and structures for measuring gate tunneling leakage parameters of field effect transistors
JP4869631B2 (ja) * 2005-05-31 2012-02-08 ルネサスエレクトロニクス株式会社 半導体装置
US7910993B2 (en) * 2005-07-11 2011-03-22 Peregrine Semiconductor Corporation Method and apparatus for use in improving linearity of MOSFET's using an accumulated charge sink

Patent Citations (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4053916A (en) 1975-09-04 1977-10-11 Westinghouse Electric Corporation Silicon on sapphire MOS transistor
US4053916B1 (de) 1975-09-04 1983-03-08
US5572040A (en) 1993-07-12 1996-11-05 Peregrine Semiconductor Corporation High-frequency wireless communication system on a single ultrathin silicon on sapphire chip
US5863823A (en) 1993-07-12 1999-01-26 Peregrine Semiconductor Corporation Self-aligned edge control in silicon on insulator
US6057555A (en) 1993-07-12 2000-05-02 Peregrine Semiconductor Corporation High-frequency wireless communication system on a single ultrathin silicon on sapphire chip
US5596205A (en) 1993-07-12 1997-01-21 Peregrine Semiconductor Corporation High-frequency wireless communication system on a single ultrathin silicon on sapphire chip
US5600169A (en) 1993-07-12 1997-02-04 Peregrine Semiconductor Corporation Minimum charge FET fabricated on an ultrathin silicon on sapphire wafer
US5663570A (en) 1993-07-12 1997-09-02 Peregrine Semiconductor Corporation High-frequency wireless communication system on a single ultrathin silicon on sapphire chip
US5861336A (en) 1993-07-12 1999-01-19 Peregrine Semiconductor Corporation High-frequency wireless communication system on a single ultrathin silicon on sapphire chip
US5492857A (en) 1993-07-12 1996-02-20 Peregrine Semiconductor Corporation High-frequency wireless communication system on a single ultrathin silicon on sapphire chip
US5883396A (en) 1993-07-12 1999-03-16 Peregrine Semiconductor Corporation High-frequency wireless communication system on a single ultrathin silicon on sapphire chip
US5895957A (en) 1993-07-12 1999-04-20 Peregrine Semiconductor Corporation Minimum charge FET fabricated on an ultrathin silicon on sapphire wafer
US5416043A (en) 1993-07-12 1995-05-16 Peregrine Semiconductor Corporation Minimum charge FET fabricated on an ultrathin silicon on sapphire wafer
US5930638A (en) 1993-07-12 1999-07-27 Peregrine Semiconductor Corp. Method of making a low parasitic resistor on ultrathin silicon on insulator
US5973382A (en) 1993-07-12 1999-10-26 Peregrine Semiconductor Corporation Capacitor on ultrathin semiconductor on insulator
US5973363A (en) 1993-07-12 1999-10-26 Peregrine Semiconductor Corp. CMOS circuitry with shortened P-channel length on ultrathin silicon on insulator
US5920233A (en) 1996-11-18 1999-07-06 Peregrine Semiconductor Corp. Phase locked loop including a sampling circuit for reducing spurious side bands
US6632724B2 (en) 1997-05-12 2003-10-14 Silicon Genesis Corporation Controlled cleaving process
US6790747B2 (en) 1997-05-12 2004-09-14 Silicon Genesis Corporation Method and device for controlled cleaving process
US6908832B2 (en) 1997-08-29 2005-06-21 Silicon Genesis Corporation In situ plasma wafer bonding method
US6804506B1 (en) 1998-03-19 2004-10-12 Siemens Aktiengesellschaft Method mobile station and radiocommunication system for controlling safety related functions in communication handling
US6249027B1 (en) 1998-06-08 2001-06-19 Sun Microsystems, Inc. Partially depleted SOI device having a dedicated single body bias means
US6969668B1 (en) 1999-04-21 2005-11-29 Silicon Genesis Corporation Treatment method of film quality for the manufacture of substrates
US7056808B2 (en) 1999-08-10 2006-06-06 Silicon Genesis Corporation Cleaving process to fabricate multilayered substrates using low implantation doses
US6804502B2 (en) 2001-10-10 2004-10-12 Peregrine Semiconductor Corporation Switch circuit and method of switching radio frequency signals

Non-Patent Citations (11)

* Cited by examiner, † Cited by third party
Title
C. F. Edwards et al., "The Effect of Body Contact Series Resistance on SOI CMOS Amplifier Stages", IEEE Transactions on Electron Devices, Vol. 44, Nr. 12, Dez. 1997, S. 2290-294
C. Tinella et al., "A High-Performance CMOS-SOI Antenna Switch for the 2.5-5-GHz Band", IEEE Journal of Solid-State Circuits, Vol. 38, Nr. 7, July 2003
F. Assaderaghi et al., "Dynamic Threshold-voltage MOSFET (DTMOS) for Ultra-low Voltage VLSI", IEEE Transactions on Electron Devices, Vol. 44, Nr. 3, März 1997, S. 414-422
F. Hameau und O. Rozeau, "Radio-Frequency Circuits Integration Using CMOS SOI 0.25 mum Technology", 2002 RF IC Design Workshop Europe, 19.-22. März 2002, Grenoble, Frankreich
G. O. Workman und J. G. Fossum, "A Comparative Analysis of the Dynamic Behavior of BTG/SOI MOSFETs and Circuits with Distributed Body Resistance", IEEE Transactions on Electron Devices, Vol. 45, Nr. 10, Oktober 1998, S. 2138-2145
H. Lee et al., "Analysis of body bias effect with PD-SOI for analog and RF applications", Solid State Electron., Vol. 46, S. 1169-1176, 2002
J.-H. Lee et al., "Effect of Body Structure on Analog Performance of SOI NMOSFETs", Proceedings, 1998 IEEE International SOI Conference, 5.-8. Oktober 1998, S. 61-62
O. Rozeau et al., "SOI Technologies Overview for Low-Power Low-Voltage Radio-Frequency Appliations", Analog Integrated Circuits and Signal Processing, 25, S. 93-114, Boston, MA, Kluwer Academic Publishers, Nov. 2000
Orndorff, R. und Butcher, D., Solid-State Circuits Conference, Digest of Technical Papers, 1978 IEEE International, Band XXI, S. 234-235, Februar 1978
S. Maeda et al., "Substrate-bias Effect and Source-drain Breakdown Characteristics in Body-tied Short-channel SOI MOSFETs", IEEE Transactions on Electron Devices, Vol. 46, Nr. 1, Januar 1999, S. 151-158
T.-S. Chao et al., "High-voltage and High-temperature Applications of DTMOS with Reverse Schottky Barrier on Substrate Contacts", IEEE Electron Device Letters, Vol. 25, Nr. 2, Februar 2004, S. 86-88

Cited By (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10622993B2 (en) 2001-10-10 2020-04-14 Psemi Corporation Switch circuit and method of switching radio frequency signals
US10812068B2 (en) 2001-10-10 2020-10-20 Psemi Corporation Switch circuit and method of switching radio frequency signals
US10797694B2 (en) 2001-10-10 2020-10-06 Psemi Corporation Switch circuit and method of switching radio frequency signals
US10790820B2 (en) 2001-10-10 2020-09-29 Psemi Corporation Switch circuit and method of switching radio frequency signals
US9225378B2 (en) 2001-10-10 2015-12-29 Peregrine Semiconductor Corpopration Switch circuit and method of switching radio frequency signals
US9608619B2 (en) 2005-07-11 2017-03-28 Peregrine Semiconductor Corporation Method and apparatus improving gate oxide reliability by controlling accumulated charge
US10797172B2 (en) 2005-07-11 2020-10-06 Psemi Corporation Method and apparatus for use in improving linearity of MOSFETs using an accumulated charge sink-harmonic wrinkle reduction
US8742502B2 (en) 2005-07-11 2014-06-03 Peregrine Semiconductor Corporation Method and apparatus for use in improving linearity of MOSFETs using an accumulated charge sink-harmonic wrinkle reduction
USRE48965E1 (en) 2005-07-11 2022-03-08 Psemi Corporation Method and apparatus improving gate oxide reliability by controlling accumulated charge
USRE48944E1 (en) 2005-07-11 2022-02-22 Psemi Corporation Method and apparatus for use in improving linearity of MOSFETS using an accumulated charge sink
US10818796B2 (en) 2005-07-11 2020-10-27 Psemi Corporation Method and apparatus improving gate oxide reliability by controlling accumulated charge
US9397656B2 (en) 2005-07-11 2016-07-19 Peregrine Semiconductor Corporation Circuit and method for controlling charge injection in radio frequency switches
US10790390B2 (en) 2005-07-11 2020-09-29 Psemi Corporation Method and apparatus for use in improving linearity of MOSFETs using an accumulated charge sink-harmonic wrinkle reduction
US9130564B2 (en) 2005-07-11 2015-09-08 Peregrine Semiconductor Corporation Method and apparatus for use in improving linearity of MOSFETs using an accumulated charge sink
US9087899B2 (en) 2005-07-11 2015-07-21 Peregrine Semiconductor Corporation Method and apparatus for use in improving linearity of MOSFETs using an accumulated charge sink-harmonic wrinkle reduction
US10797691B1 (en) 2005-07-11 2020-10-06 Psemi Corporation Method and apparatus for use in improving linearity of MOSFETs using an accumulated charge sink
US8954902B2 (en) 2005-07-11 2015-02-10 Peregrine Semiconductor Corporation Method and apparatus improving gate oxide reliability by controlling accumulated charge
US10804892B2 (en) 2005-07-11 2020-10-13 Psemi Corporation Circuit and method for controlling charge injection in radio frequency switches
US9419565B2 (en) 2013-03-14 2016-08-16 Peregrine Semiconductor Corporation Hot carrier injection compensation
US9831857B2 (en) 2015-03-11 2017-11-28 Peregrine Semiconductor Corporation Power splitter with programmable output phase shift
US10505530B2 (en) 2018-03-28 2019-12-10 Psemi Corporation Positive logic switch with selectable DC blocking circuit
US10862473B2 (en) 2018-03-28 2020-12-08 Psemi Corporation Positive logic switch with selectable DC blocking circuit
US10886911B2 (en) 2018-03-28 2021-01-05 Psemi Corporation Stacked FET switch bias ladders
US11018662B2 (en) 2018-03-28 2021-05-25 Psemi Corporation AC coupling modules for bias ladders
US10236872B1 (en) 2018-03-28 2019-03-19 Psemi Corporation AC coupling modules for bias ladders
US11418183B2 (en) 2018-03-28 2022-08-16 Psemi Corporation AC coupling modules for bias ladders
US11870431B2 (en) 2018-03-28 2024-01-09 Psemi Corporation AC coupling modules for bias ladders
US11476849B2 (en) 2020-01-06 2022-10-18 Psemi Corporation High power positive logic switch

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