JP6006219B2 - 蓄積電荷シンクを用いてmosfetの線形性を改善することに使用される方法及び装置−高調波リンクルの抑制 - Google Patents
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Description
蓄積電荷はチャネル内のキャリアの極性に対して逆の極性である。上述のようにチャネル内のキャリアの極性はソース及びドレイン内のキャリアの極性と同一であるので、蓄積電荷120の極性はソース及びドレイン内のキャリアの極性とも逆である。例えば、上述の動作条件の下で、オフ状態のNMOSFETでは正孔(“P”極性を有する)が蓄積し、オフ状態のPMOSFETでは電子(“N”極性を有する)が蓄積する。故に、MOSFETデバイスは、ここでは、該MOSFETがオフ状態で動作するようにバイアスされ、且つチャネルキャリアとは逆の極性を有するキャリアがチャネル領域内に存在するとき、“蓄積電荷レジーム”内で動作しているとして定義される。言い換えると、MOSFETは、該MOSFETがオフ状態で動作するようにバイアスされ、且つソース及びドレインのキャリアの極性とは逆の極性を有するキャリアがチャネル領域内に存在するとき、蓄積電荷レジーム内で動作しているとして定義される。
背景技術にて説明されたように、MOSFETが何れの動作モード(すなわち、エンハンスメントモード、又はディプレッションモード)を用いていようとも、或る状況下で、ソース及びドレインに対してゼロでないゲートバイアス電圧が印加されてMOSFETがオフ状態にされると、ゲートの下に蓄積電荷が発生する。この教示によれば、上述のようにMOSFETがオフ状態にあり、且つソース及びドレインのキャリアの極性とは逆の極性を有するキャリアがチャネル領域に存在するとき、MOSFETは蓄積電荷レジームで動作しているとして定義される。
図2Bは、図1を参照して説明されたSOI型NMOSFET100のような従来のMOSFETを用いて実現された典型的なRFスイッチ回路250を簡略化して示している。RFスイッチ回路の動作及び実装の詳細な説明は米国特許第6804502に記載されている。なお、RFスイッチ回路の教示に関してその全体が参照することによりここに組み込まれる。図2Bに示されるように、従来のRFスイッチ回路250は、5つの分流(シャント)MOSFET260a−260eに動作可能に結合された単一の“パス”すなわち“スイッチング”MOSFET254を含んでいる。
より詳細に後述されるように、この開示はSOI型MOSFETにおける半導体デバイスの線形性を改善する(例えば、高調波歪み及びIMDの悪影響を抑制する)方法及び装置を説明するものである。典型的な一実施形態において、この方法及び装置は、MOSFETデバイスのボディ内の蓄積電荷を削減することによって、MOSFETデバイスの線形性を改善し、高調波歪み及びIMDの影響を制御する。一実施形態において、この方法及び装置は、MOSFETボディに動作可能に結合された蓄積電荷シンク(accumulated charge sink;ACS)を用いて、MOSFETボディ内の蓄積電荷を削減、あるいはその他の方法で制御する。一実施形態において、この方法及び装置はMOSFETデバイスのボディから全ての蓄積電荷を完全に除去する。上述の1つの実施形態において、MOSFETは蓄積電荷レジームで動作するようにバイアスされ、蓄積電荷を完全に除去、削減、あるいはその他の方法で制御し、それにより、さもなければ発生することになる高調波歪み及びIMDを抑制するために、ACSが用いられる。一部の実施形態においては、蓄積電荷を除去あるいはその他の方法で制御することによって線形性も改善され、それによりフローティングボディ型MOSFETのBVDSS特性が改善される。
図3A及び3Bは、この開示に従って蓄積電荷120(図1)を制御するように適応された蓄積電荷制御(ACC)型のSOI型NMOSFET300を簡略化して示す上面図である。典型的な実施形態において、ゲートコンタクト301はゲート302の第1の端部に結合されている。ゲート酸化物(図3Aには示されていないが、図1に示されている)及びボディ312(図3Bに示されている)がゲート302の下に位置している。図示された典型的なNMOSFET300において、ソース304及びドレイン306はN+領域から成っている。この典型的な実施形態において、ACC型NMOSFET300は、P−領域から成る蓄積電荷シンク(ACS)308を含んでいる。ACS308は、やはりP−領域から成るボディ312に結合されており、それと電気的に連通している。電気コンタクト領域310はACS308への電気接続を提供している。一部の実施形態において、電気コンタクト領域310はP+領域から成っている。図3Aに示されるように、電気コンタクト領域310はACS308に結合されており、それと電気的に連通している。
この開示に従って、ACC型のSOI型MOSFETを実現するために使用されるACS308は、構造、機能、動作及び設計において、それを従来技術において周知である所謂“ボディコンタクト”(通常、“ボディコンタクト”がソースに直接接続されるときには、“ボディタイ”と呼ばれるときもある)から区別する新規な特徴を含んでいる。
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がある。
図3A及び3BのSOI型NMOSFET300は、図4Aに概略的に示されるように、四端子デバイスとして実現され得る。図4Aの改善されたACC型のSOI型NMOSFET300に示されるように、ゲート端子402は、図3Cに示されたゲート端子302’と同様のものであり、ゲートコンタクト301(例えば、図3A)に電気的に結合されている。ゲートコンタクト301はゲート302(例えば、図3A及び3C)に電気的に結合されている。同様に、ソース端子404は、図3Cのソース端子304’と同様のものであり、ソース304(例えば、図3A−3C)に電気的に結合されている。同様に、ドレイン端子406は、図3Cのソース端子306’と同様のものであり、ドレイン306(例えば、図3A−3C)に電気的に結合されている。最後に、ACC型NMOSFET300は、領域310を介してACS308(例えば、図3A−3B、3D及び3J−3Kを参照)に電気的に結合されたACS端子408を含んでいる。電子デバイス設計及び製造技術の当業者に理解されるように、領域310は一部の実施形態においてACS308への電気的な結合を容易にするために使用され得るものである。何故なら、一部の実施形態において、低濃度にドープされた領域(すなわち、ACS308)に直接的なコンタクトを形成することは困難だからである。ACS端子408は、図3Cに示されたACS端子308’と同様のものである。
図4Hは、AC信号がMOSFETに印加されたときの、SOI型MOSFETのドレイン−ソース間印加電圧に対するオフ状態キャパシタンス(Coff)を示すグラフ460である(プロット460は典型的な1mm幅のMOSFETに関するものであるが、より広いデバイスやより狭いデバイスを用いても同様のプロットが得られる)。一実施形態において、ゲート電圧は−2.5V+Vd/2であり、Vs=0である。第1のプロット462は、蓄積電荷レジーム内で動作し、図1を参照して説明されたように蓄積電荷を有する典型的な従来のNMOSFETのオフ状態キャパシタンスCoffを示している。図4Hに示されているように、従来FETのプロット462に示されたオフ状態キャパシタンスCoffは電圧に依存しており(すなわち、非線形であり)、Vd=0Vでピークを有している。第2のプロット464は、この教示に従って製造され、蓄積電荷がACC型MOSFETから運び出され、それによりACC型MOSFETボディから蓄積電荷が削減、制御且つ/或いは除去される改善されたACC型のSOI型MOSFETのオフ状態キャパシタンスCoffを例示している。図4Hに示されているように、ACC型のSOI型MOSFETのプロット464に示されたオフ状態キャパシタンスCoffは電圧に依存していない(すなわち、非線形である)。
図5Aは、従来技術に従った単極単投(SPST)RFスイッチ回路500の回路図を示している。RFスイッチ回路500は一般的なクラスの周知のRFスイッチ回路の一例である。同様のRFスイッチ回路が以下の同時継続中の米国特許出願及び特許の明細書に記載されている:仮出願番号60/651,736、出願日2005年2月9日、発明名称「UNPOWERED SWITCH AND BLEEDER CIRCUIT」;米国特許第6,804,502号として2004年10月12日に発行され、また仮出願番号60/328,35、出願日2001年10月10日に基づく出願番号10/267,531、出願日2002年10月8日、発明名称「SWITCH CIRCUIT AND METHOD OF SWITCHING RADIO FREQENCY SIGNALS」の継続出願である出願番号10/922,135、出願日2004年8月18日。なお、これらの特許出願及び特許は参照することによりここに組み込まれる。
上述の典型的なRFスイッチ回路の実施形態においては、スイッチ回路は、RF出力へのRF入力信号の選択的な結合又は遮断(すなわち、回路接続を電気的に開くこと)を行う単一のSOI型NMOSFET(例えば、図5Aの単一のSOI型NMOSFET506、及び図5B−5Dの単一のSOI型NMOSFET526)を用いて実現されている。同様に、図5A−5Dを参照して説明された典型的な実施形態においては、単一のSOI型NMOSFET(例えば、図5Aの単一のSOI型NMOSFET508、及び図5B−5Dの単一のACC型のSOI型NMOSFET528)が使用されて、グランドへのRF入力信号のシャント(FETがオン状態)又は遮断(FETがオフ状態)が行われている。米国特許第6804502号(発行日:2004年8月12日、発明名称「SWITCH CIRCUIT AND METHOD OF SWITCHING RADIO FREQUENCY SIGNALS」)には、RF信号の選択的な結合及び遮断を行う積層化されたトランジスタ群を用いて実現された、SOI型NMOSFETを用いたRFスイッチ回路が記載されている。
図7は、この開示に従って蓄積電荷シンク(ACS)を用いてSOI型MOSFETの線形性を向上させる典型的な一方法700を例示している。方法700は段階702で開始し、ACS端子を有するACC型のSOI型MOSFETが、回路内で動作するように構成される。ACS端子は、(図4B、4C、5B及び5Cを参照して説明されたように)SOI型MOSFETのゲート、又は(図4D及び5Dを参照して説明されたように)制御回路に動作可能に結合され得る。他の実施形態においては、ACS端子は、回路又はシステムの設計者に都合の良い如何なる好適な蓄積電荷シンク機構、回路、又はデバイスに動作可能に結合されてもよい。そして、この方法は段階704へと進む。
図8は、この開示に従って製造されるRFスイッチ回路の典型的な一実施形態800を示している。図8に示されているように、この開示に従って製造されるRFスイッチの一部の実施形態は、ACC型MOSFET群それぞれのソースとドレインとに電気的に接続されたドレイン−ソース間抵抗(Rds)を含んでいてもよい。例えば、図8の典型的なスイッチ800は、分流用のACC型のSOI型NMOSFET620、622及び624それぞれのソースとドレインとに電気的に接続されたドレイン−ソース間抵抗(Rds)802、804及び806を含んでいる。続いて、ドレイン−ソース間抵抗Rdsを使用する動機を説明する。
上述のように、SOI型MOSFETのボディ内の蓄積電荷の存在は、フローティングボディ型MOSFETのドレイン−ソース間破壊電圧(BVDSS)特性に悪影響を及ぼし得る。これはまた、例えばRFスイッチング回路などの或る一定の回路で使用されるときにオフ状態のMOSFETの線形性を悪化させるという望ましくない影響を有する。例えば、図9に示された分流SOI型NMOSFET528を考察する。さらに、分流NMOSFET528は、この教示に従って製造されたACC型NMOSFETではなく従来のSOI型NMOSFETで実現されている場合を考える。また、RF伝送配線は50Ω系を使用していると仮定する。信号入力が小さく、且つNMOSFET528がオフ状態で動作しているとき、従来のオフ状態の分流NMOSFET528は、複数のRF信号の存在下で高調波歪み及び/又は相互変調歪みをもたらし得る。これはまた、目に付くほどの信号電力の損失をもたらす。
この開示に係る一実施形態において、上述の典型的なRFスイッチは、完全に絶縁性の基板の半導体・オン・インシュレータ(SOI)技術を用いて実現されてもよい。また、上述のように、広く使用されているシリコン系に加え、この教示に係る一部の実施形態は、シリコンに代えてシリコンゲルマニウム(SiGe)を同等に用いて実現されてもよい。
本願は、ACC型FETの線形性を改善するための方法及び装置を記述するものである。電子デバイスの当業者に認識されるように、本教示は、NMOSFET及びPMOSFET、並びにその他同様のデバイスに等しく適用される。単純化のため、例示目的でここに提示される実施形態及び実施例は、特に断らない限り、NMOSFETのみを含んでいる。ドーパント、電荷キャリア、バイアス電圧の極性などを周知のように変更することにより、電子デバイス技術の当業者は、これらの実施形態及び実施例が如何にしてPMOSFETやその他の同様のデバイスとともに用いられるように適応され得るかを容易に理解できるであろう。
ACS領域のイオン注入のドーピング型及びドーピングレベルを変更することにより、線形性を逸脱する最悪ケースのピークを、標準動作条件から外れるように移動させることができる。より具体的には、イオン注入の変更は、最悪ケースの高調波ピークを、より大きな負バイアス電圧側又はゼロバイアス条件に近い側の何れかに移動させることができる。何れの方向も利点及び欠点を有するので、用途仕様に合わせた調整可能性の余地がある。多様なイオン注入の特徴付けにより、将来的な用途における所望の調整可能性が提供され得る。
本方法及び装置によれば、デュアルACS(又は“ボディコンタクト”)デバイスは、標準的なH型ゲートFETデバイス(例えば、図3Kに示したデバイスなど)に対する類似性を保持するものであるが、以下の提案レイアウトは、ボディ領域とのACS領域コンタクトに関して最小サイズ接続を維持するものである。これは、ポリシリコン間隔の最小エッジでレイアウトを作り出すことを可能にし、これはコンタクトが除去される時に容易に達成される。
AC短絡を有する二次元対称デュアルACS(ボディコンタクト)FETデバイスの背後にある概念は、二次元対称性が維持される限り、トリプル(三重)ボディコンタクトデバイス、クワドラチャ(四重)コンタクトデバイスなど、“N重”ボディコンタクトデバイスまで拡張され得る。N重ボディコンタクトデバイスは、環状デバイスと考えることもできる。また、やはり対称性が維持される限り、複数デバイスが、総和的に、三次元レイヤ群、すなわち、三次元として近似される一連の積層された二次元デバイスにて製造されてもよい。三次元積層されたn個のボディコンタクトを互いに短絡させることは、より良好な第二及び第三高調波を生み出すことになる。
Claims (48)
- 蓄積電荷制御型のフローティングボディ型金属酸化膜半導体電界効果トランジスタ(ACC型MOSFET)であって:
ゲートと、
ドレインと、
ソースと、
前記ソースと前記ドレインとの間のゲート変調される導電チャネルを有するボディと、
前記ゲートと前記ボディとの間に位置するゲート酸化物層と、
前記ボディに動作可能に結合された蓄積電荷シンク(ACS)領域であり、前記ボディ内あるいは前記ボディに隣接して配置された注入領域を有するACS領域と
を有し、
当該MOSFETが蓄積電荷レジームで動作するようにバイアスされるとき、前記ボディ内に蓄積電荷が存在し、且つ、前記ACS領域にバイアス電圧を印加することによって蓄積電荷が除去あるいは制御され、
当該MOSFETがオン状態で動作するようにバイアスされるとき、前記ゲート変調される導電チャネル、前記ソース及び前記ドレインは同じ極性のキャリアを有し、当該MOSFETがオフ状態で動作するようにバイアスされ且つ前記蓄積電荷が前記ソース、前記ドレイン及び前記ゲート変調される導電チャネルの前記極性とは反対の極性を有するとき、当該MOSFETは前記蓄積電荷レジームで動作し、
当該MOSFETは、ボディ−ゲート動作バイアス電圧を有し、前記ACS領域は、ボディ−ゲートバイアス電圧閾値にてターンオンされる寄生MOSキャパシタンスを有し、前記注入領域は、前記ボディ−ゲート動作バイアス電圧より低い或いは高いボディ−ゲートバイアス電圧閾値にて前記寄生MOSキャパシタンスがターンオンされるよう、選択されたドーパント材料で選択されたドーパントレベルにドープされている、
ACC型MOSFET。 - 前記ゲート変調される導電チャネルは、第1のドーパントでドープされた材料を有し、前記ACS領域は、第2のドーパントでドープされた材料を有し、前記第2のドーパントは、前記ボディ−ゲート動作バイアス電圧より低い或いは高い電圧閾値にて前記寄生MOSキャパシタンスをターンオンさせるように選択されている、請求項1に記載のACC型MOSFET。
- 前記ゲート変調される導電チャネルは、ドーパントで第1のドーピングレベルにドープされた材料を有し、前記ACS領域は、前記ドーパントで第2のドーピングレベルにドープされた材料を有し、前記第2のドーピングレベルは、前記ボディ−ゲート動作バイアス電圧より低い或いは高い電圧閾値にて前記寄生MOSキャパシタンスをターンオンさせるように選択されている、請求項1に記載のACC型MOSFET。
- 前記ゲート変調される導電チャネルは、第1のドーパントで第1のドーピングレベルにドープされた材料を有し、前記ACS領域は、第2のドーパントで第2のドーピングレベルにドープされた材料を有し、前記第2のドーパント及び前記第2のドーピングレベルは、前記ボディ−ゲート動作バイアス電圧より低い或いは高い電圧閾値にて前記寄生MOSキャパシタンスをターンオンさせるように選択されている、請求項1に記載のACC型MOSFET。
- 当該ACC型MOSFETは更に電気コンタクト領域を有し、前記電気コンタクト領域及び前記ACS領域は同じ広がりを有する、請求項1乃至4の何れか一項に記載のACC型MOSFET。
- 当該ACC型MOSFETは更に、前記ACS領域に対して電気的に接触して近接配置された電気コンタクト領域を有し、前記電気コンタクト領域は前記ACS領域への電気的な結合を支援し、前記電気コンタクト領域は、前記ACS領域が有する材料と同じ材料を有する、請求項1乃至4の何れか一項に記載のACC型MOSFET。
- 当該ACC型MOSFETは更に、前記ACS領域に対して電気的に接触して近接配置された電気コンタクト領域を有し、前記電気コンタクト領域は前記ACS領域への電気的な結合を支援し、前記電気コンタクト領域は、前記ACS領域が有する材料とは異なる材料を有する、請求項1乃至4の何れか一項に記載のACC型MOSFET。
- 前記電気コンタクト領域は金属を有する、請求項7に記載のACC型MOSFET。
- 前記ACS領域は前記ゲートに電気的に結合されている、請求項1乃至8の何れか一項に記載のACC型MOSFET。
- 当該ACC型MOSFETはNMOSFETデバイスを有し、前記蓄積電荷は“P”極性を有する正孔を有する、請求項1乃至9の何れか一項に記載のACC型MOSFET。
- 前記NMOSFETはエンハンスメントモード型のNMOSFETを有する、請求項10に記載のACC型MOSFET。
- 前記NMOSFETはディプレッションモード型のNMOSFETを有する、請求項10に記載のACC型MOSFET。
- 蓄積電荷制御型のフローティングボディ型MOSFET(ACC型MOSFET)であって、当該MOSFETが蓄積電荷レジームで動作するようにバイアスされるときに当該MOSFETのボディ内に蓄積される電荷を制御するように適応され、当該MOSFETは:
a)ゲート、ドレイン、ソース、フローティングボディ、及び前記ゲートと前記フローティングボディとの間に位置するゲート酸化物層であり、当該MOSFETが前記蓄積電荷レジームで動作するようにバイアスされるとき、当該MOSFETは非導通状態又は略非導通状態で動作され、且つ電荷が前記ゲート酸化物層の近傍且つ下方の領域で前記ボディ内に蓄積する、ゲート、ドレイン、ソース、フローティングボディ、及びゲート酸化物層と、
b)前記フローティングボディの第1の遠位端の近傍に位置する第1の蓄積電荷シンク(ACS)領域であり、該第1のACS領域は前記フローティングボディと電気的に連通し、当該MOSFETが前記蓄積電荷レジームで動作されるとき、前記フローティングボディ内の前記蓄積電荷を制御するため、あるいは前記フローティングボディから該第1のACS領域を介して前記蓄積電荷を除去するために、第1のACSバイアス電圧が該第1のACS領域に印加される、第1のACS領域と、
c)前記フローティングボディの第2の遠位端の近傍に位置する第2の蓄積電荷シンク(ACS)領域であり、該第2のACS領域は前記フローティングボディと電気的に連通し、当該MOSFETが前記蓄積電荷レジームで動作されるとき、前記フローティングボディ内の前記蓄積電荷を制御するため、あるいは前記フローティングボディから該第2のACS領域を介して前記蓄積電荷を除去するために、第2のACSバイアス電圧が該第2のACS領域に印加される、第2のACS領域と、
d)前記第1のACS領域に対して電気的に連通して近接配置された第1の電気コンタクト領域であり、前記第1のACS領域への電気的な結合を支援する第1の電気コンタクト領域と、
e)前記第2のACS領域に対して電気的に連通して近接配置された第2の電気コンタクト領域であり、前記第2のACS領域への電気的な結合を支援する第2の電気コンタクト領域と、
f)前記第1の電気コンタクト領域を前記第2の電気コンタクト領域と電気的に接続する構造体であり、該構造体は、前記第1の電気コンタクト領域と前記第2の電気コンタクト領域との間の電気的な接続が、前記フローティングボディと前記ゲートとの間の寄生キャパシタンスをキャンセルし、あるいはほぼキャンセルすることをもたらす、構造体と
を有する、ACC型MOSFET。 - 前記第1の電気コンタクト領域と前記第2の電気コンタクト領域との間の電気的な連通は、経路インピーダンスを有する経路によって実現されている、請求項13に記載のACC型MOSFET。
- 前記第1のACS領域は第1のACSインピーダンスで前記フローティングボディに結合しており、前記第2のACS領域は第2のACSインピーダンスで前記フローティングボディに結合しており、前記経路インピーダンスは前記第1のACSインピーダンスより低く、且つ前記経路インピーダンスは前記第2のACSインピーダンスより低い、請求項14に記載のACC型MOSFET。
- 前記第1のACS領域は第1のACSインピーダンスで前記フローティングボディに結合しており、前記第2のACS領域は第2のACSインピーダンスで前記フローティングボディに結合しており、前記経路インピーダンスは前記第1のACSインピーダンスより高く、且つ前記経路インピーダンスは前記第2のACSインピーダンスより高い、請求項14に記載のACC型MOSFET。
- 当該ACC型MOSFETは、ボディ−ゲート動作バイアス電圧を有し、前記第1のACS領域及び前記第2のACS領域は、電圧閾値にてターンオンされる寄生MOSキャパシタンスを有し、前記第1のACS領域及び前記第2のACS領域は、前記ボディ−ゲート動作バイアス電圧より低い或いは高い電圧閾値にて前記寄生MOSキャパシタンスがターンオンされることを実現するよう、選択されたドーパント材料で選択されたドーパントレベルにドープされている、請求項13乃至16の何れか一項に記載のACC型MOSFET。
- 前記フローティングボディは、第1のドーパントでドープされた材料を有し、前記第1のACS領域及び前記第2のACS領域は、第2のドーパントでドープされた材料を有し、前記第2のドーパントは、前記ボディ−ゲート動作バイアス電圧より低い或いは高い電圧閾値にて前記寄生MOSキャパシタンスをターンオンさせるように選択されている、請求項17に記載のACC型MOSFET。
- 前記フローティングボディは、ドーパントで第1のドーピングレベルにドープされた材料を有し、前記第1のACS領域及び前記第2のACS領域は、前記ドーパントで第2のドーピングレベルにドープされた材料を有し、前記第2のドーピングレベルは、前記ボディ−ゲート動作バイアス電圧より低い或いは高い電圧閾値にて前記寄生MOSキャパシタンスをターンオンさせるように選択されている、請求項17に記載のACC型MOSFET。
- 前記フローティングボディは、第1のドーパントで第1のドーピングレベルにドープされた材料を有し、前記第1のACS領域及び前記第2のACS領域は、第2のドーパントで第2のドーピングレベルにドープされた材料を有し、前記第2のドーパント及び前記第2のドーピングレベルは、前記ボディ−ゲート動作バイアス電圧より低い或いは高い電圧閾値にて前記寄生MOSキャパシタンスをターンオンさせるように選択されている、請求項17に記載のACC型MOSFET。
- 前記第1のACS領域と前記第1の電気コンタクト領域とは同じ広がりを有し、前記第2のACS領域と前記第2の電気コンタクト領域とは同じ広がりを有する、請求項13乃至20の何れか一項に記載のACC型MOSFET。
- 前記第1の電気コンタクト領域と前記第1のACS領域とは同じ材料を有し、前記第2の電気コンタクト領域と前記第2のACS領域とは同じ材料を有する、請求項13乃至20の何れか一項に記載のACC型MOSFET。
- 前記第1の電気コンタクト領域と前記第1のACS領域とは相異なる材料を有し、前記第2の電気コンタクト領域と前記第2のACS領域とは相異なる材料を有する、請求項13乃至20の何れか一項に記載のACC型MOSFET。
- 前記第1の電気コンタクト領域及び前記第2の電気コンタクト領域は相互接続層を有する、請求項23に記載のACC型MOSFET。
- 前記第1のACS領域及び前記第2のACS領域は前記ゲートに電気的に結合されている、請求項13乃至24の何れか一項に記載のACC型MOSFET。
- 当該ACC型MOSFETはACC型NMOSFETを有し、前記ソース及び前記ドレインはN+ドープされた領域を有し、前記フローティングボディ、前記第1のACS領域及び前記第2のACS領域はP−ドープされた領域を有し、前記第1の電気コンタクト領域及び前記第2の電気コンタクト領域はP+ドープされた領域を有する、請求項13乃至25の何れか一項に記載のACC型MOSFET。
- 前記第1のACS領域と前記第1の電気コンタクト領域とは同じ広がりを有し、前記第2のACS領域と前記第2の電気コンタクト領域とは同じ広がりを有し、前記フローティングボディ、前記第1のACS領域及び前記第2のACS領域は、単一のイオン注入製造工程で形成された、結合された、P−ドープされた領域を有する、請求項26に記載のACC型MOSFET。
- 前記ドレイン、前記ゲート、前記第1のACS領域及び前記第2のACS領域は、前記ソースと前記ドレインとの間の前記フローティングボディの中央によって定められる直線に関して対称配置されている、請求項13乃至27の何れか一項に記載のACC型MOSFET。
- 蓄積電荷制御型のフローティングボディ型MOSFET(ACC型MOSFET)であって、当該MOSFETが蓄積電荷レジームで動作するようにバイアスされるときに当該MOSFETのボディ内に蓄積される電荷を制御するように適応され、当該MOSFETは:
a)ゲート、ドレイン、ソース、フローティングボディ、及び前記ゲートと前記フローティングボディとの間に位置するゲート酸化物層であり、当該MOSFETが前記蓄積電荷レジームで動作するようにバイアスされるとき、当該MOSFETは非導通状態又は略非導通状態で動作され、且つ電荷が前記ゲート酸化物層の近傍且つ下方の領域で前記ボディ内に蓄積する、ゲート、ドレイン、ソース、フローティングボディ、及びゲート酸化物層と、
b)前記フローティングボディの近傍に位置する複数の蓄積電荷シンク(ACS)領域であり、該複数の蓄積電荷シンク領域は3つ以上の蓄積電荷シンク領域を有し、該3つ以上の蓄積電荷シンク領域は互いに且つ前記フローティングボディに関して対称配置され、該複数の蓄積電荷シンク領域の各蓄積電荷シンク領域が前記フローティングボディに電気的に結合され、当該MOSFETが前記蓄積電荷レジームで動作されるとき、前記フローティングボディ内の前記蓄積電荷を制御するため、あるいは前記フローティングボディから該複数の蓄積電荷シンク領域を介して前記蓄積電荷を除去するために、ACSバイアス電圧が各蓄積電荷シンク領域に印加される、複数の蓄積電荷シンク領域と、
c)対応する蓄積電荷シンク領域に近接配置された複数の電気コンタクト領域であり、各電気コンタクト領域が、対応する蓄積電荷シンク領域への電気的な結合を支援する、複数の電気コンタクト領域と、
を有する、ACC型MOSFET。 - 当該ACC型MOSFETは、ボディ−ゲート動作バイアス電圧を有し、前記複数のACS領域は、電圧閾値にてターンオンされる寄生MOSキャパシタンスを有し、前記複数の蓄積電荷シンク領域は、前記ボディ−ゲート動作バイアス電圧より低い或いは高い電圧閾値にて前記寄生MOSキャパシタンスがターンオンされることを実現するよう、選択されたドーパント材料で選択されたドーパントレベルにドープされている、請求項29に記載のACC型MOSFET。
- 前記フローティングボディは、第1のドーパントでドープされた材料を有し、前記複数の蓄積電荷シンク領域は、第2のドーパントでドープされた材料を有し、前記第2のドーパントは、前記ボディ−ゲート動作バイアス電圧より低い或いは高い電圧閾値にて前記寄生MOSキャパシタンスをターンオンさせるように選択されている、請求項30に記載のACC型MOSFET。
- 前記フローティングボディは、ドーパントで第1のドーピングレベルにドープされた材料を有し、前記複数の蓄積電荷シンク領域は、前記ドーパントで第2のドーピングレベルにドープされた材料を有し、前記第2のドーピングレベルは、前記ボディ−ゲート動作バイアス電圧より低い或いは高い電圧閾値にて前記寄生MOSキャパシタンスをターンオンさせるように選択されている、請求項30に記載のACC型MOSFET。
- 前記フローティングボディは、第1のドーパントで第1のドーピングレベルにドープされた材料を有し、前記複数の蓄積電荷シンク領域は、第2のドーパントで第2のドーピングレベルにドープされた材料を有し、前記第2のドーパント及び前記第2のドーピングレベルは、前記ボディ−ゲート動作バイアス電圧より低い或いは高い電圧閾値にて前記寄生MOSキャパシタンスをターンオンさせるように選択されている、請求項30に記載のACC型MOSFET。
- 前記複数の電気コンタクト領域は互いに電気的に接触しており、電気コンタクト領域間の電気的な接触は、1つ以上の経路インピーダンスを有する1つ以上の経路によって実現されている、請求項29乃至33の何れか一項に記載のACC型MOSFET。
- 各蓄積電荷シンク領域は1つ以上の蓄積電荷シンクインピーダンスで前記フローティングボディに結合しており、前記1つ以上の経路インピーダンスは前記1つ以上の蓄積電荷シンクインピーダンスより低い、請求項34に記載のACC型MOSFET。
- 各蓄積電荷シンク領域は1つ以上の蓄積電荷シンクインピーダンスで前記フローティングボディに結合しており、前記1つ以上の経路インピーダンスは前記1つ以上の蓄積電荷シンクインピーダンスより高い、請求項34に記載のACC型MOSFET。
- 各蓄積電荷シンク領域は、その対応する電気コンタクト領域と同じ広がりを有する、請求項29乃至36の何れか一項に記載のACC型MOSFET。
- 各蓄積電荷シンク領域及びその対応する電気コンタクト領域は同じ材料を有する、請求項29乃至37の何れか一項に記載のACC型MOSFET。
- 各蓄積電荷シンク領域及びその対応する電気コンタクト領域は相異なる材料を有する、請求項29乃至37の何れか一項に記載のACC型MOSFET。
- 前記複数の電気コンタクト領域は相互接続層を有する、請求項39に記載のACC型MOSFET。
- 各電気コンタクト領域が独立に前記ゲートに接続されている、請求項29乃至40の何れか一項に記載のACC型MOSFET。
- 前記複数の蓄積電荷シンク領域は、前記フローティングボディに関して且つ互いに対して対称に二次元に配置されている、請求項29乃至41の何れか一項に記載のACC型MOSFET。
- 前記複数の蓄積電荷シンク領域は、前記フローティングボディに関して且つ互いに対して対称に三次元に配置されている、請求項29乃至42の何れか一項に記載のACC型MOSFET。
- 前記ゲートに電気的に結合されたゲート端子と、前記ドレインに電気的に結合されたドレイン端子と、前記ソースに電気的に結合されたソース端子と、前記複数の電気コンタクト領域のうちの1つ以上に電気的に結合された1つ以上のACS端子と、を更に有する請求項29乃至43の何れか一項に記載のACC型MOSFET。
- 前記1つ以上のACS端子は蓄積電荷シンク機構に結合されている、請求項44に記載のACC型MOSFET。
- 前記複数の蓄積電荷シンク領域は前記ゲート酸化物層の近傍に配置されている、請求項29乃至45の何れか一項に記載のACC型MOSFET。
- 前記ドレイン、前記ゲート、及び前記複数の蓄積電荷シンク領域は、前記ソースと前記ドレインとの間の前記フローティングボディの中央によって定められる直線に関して対称配置されている、請求項29乃至46の何れか一項に記載のACC型MOSFET。
- 当該ACC型MOSFETはシリコン・オン・インシュレータ技術で製造されている、請求項1乃至47の何れか一項に記載のACC型MOSFET。
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