WO2019244681A1 - 半導体装置および製造方法 - Google Patents

半導体装置および製造方法 Download PDF

Info

Publication number
WO2019244681A1
WO2019244681A1 PCT/JP2019/022804 JP2019022804W WO2019244681A1 WO 2019244681 A1 WO2019244681 A1 WO 2019244681A1 JP 2019022804 W JP2019022804 W JP 2019022804W WO 2019244681 A1 WO2019244681 A1 WO 2019244681A1
Authority
WO
WIPO (PCT)
Prior art keywords
region
doping concentration
peak
semiconductor substrate
contact
Prior art date
Application number
PCT/JP2019/022804
Other languages
English (en)
French (fr)
Inventor
内藤　達也
Original Assignee
富士電機株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 富士電機株式会社 filed Critical 富士電機株式会社
Priority to CN201980005950.4A priority Critical patent/CN111418068B/zh
Priority to JP2020525538A priority patent/JP6992895B2/ja
Publication of WO2019244681A1 publication Critical patent/WO2019244681A1/ja
Priority to US16/882,527 priority patent/US11139392B2/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H01L29/0623—Buried supplementary region, e.g. buried guard ring
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/36—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the concentration or distribution of impurities in the bulk material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333—Vertical insulated gate bipolar transistors
    • H01L29/6634—Vertical insulated gate bipolar transistors with a recess formed by etching in the source/emitter contact region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333—Vertical insulated gate bipolar transistors
    • H01L29/66348—Vertical insulated gate bipolar transistors with a recessed gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/8613—Mesa PN junction diodes

Definitions

  • the present invention relates to a semiconductor device and a manufacturing method.
  • Patent Documents 1 and 2 Japanese Patent Application Laid-Open No. 2018-19906
  • Patent Document 2 Japanese Patent Application Laid-Open No. 2017-183346
  • the semiconductor device it is preferable to suppress the short channel effect that shortens the effective channel length.
  • a semiconductor device including a semiconductor substrate having a first conductivity type drift region.
  • the semiconductor device may include a plurality of trenches provided from the upper surface of the semiconductor substrate to the drift region and arranged in the arrangement direction on the upper surface of the semiconductor substrate.
  • the semiconductor device may include a mesa portion which is a region between the two trench portions inside the semiconductor substrate.
  • the trench portion may have one or more gate trench portions and one or more dummy trench portions. At least one mesa portion in contact with the gate trench portion is provided on the upper surface of the semiconductor substrate and provided in contact with the gate trench portion, and has a first conductivity type emitter region having a higher doping concentration than the drift region. May be.
  • the mesa portion may have a second conductivity type base region provided below the emitter region and in contact with the gate trench portion.
  • the mesa portion may include a first conductivity type storage region provided below the base region and having a higher doping concentration than the drift region.
  • the mesa portion may include a second conductivity type intermediate region provided at a depth between the upper end of the base region and the lower end of the storage region.
  • the base region may have a first peak in a doping concentration distribution in a depth direction of the semiconductor substrate.
  • the intermediate region may have at least one of the second peak and the kink portion from the first peak to the depth position at the lower end of the trench portion in the doping concentration distribution in the depth direction.
  • the doping concentration of the second conductivity type dopant at the center in the arrangement direction of the mesa portion may be higher than the doping concentration of the second conductivity type dopant at the position in contact with the trench portion.
  • the middle region may have a second peak.
  • the accumulation region may have one or more peaks in the doping concentration distribution in the depth direction of the semiconductor substrate.
  • the second peak may be located above the lowermost peak of the accumulation region.
  • the second peak may be located above the uppermost peak of the accumulation region.
  • the depth position of the portion in contact with the gate trench portion is within the range of the half width of the doping concentration distribution of the intermediate region with reference to the depth position of the second peak. Good.
  • At least a part of the intermediate region may be provided above a depth position of a portion in contact with the gate trench portion in a boundary between the base region and the accumulation region.
  • the doping concentration of the second peak may be higher than the doping concentration of the first peak.
  • the doping concentration of the second peak may be higher than the doping concentration of the accumulation region.
  • the doping concentration distribution in the depth direction below the second peak in the intermediate region may be steeper than the doping concentration distribution in the depth direction below the first peak in the base region.
  • the intermediate region may be arranged apart from the gate trench portion.
  • the intermediate region may be arranged in contact with the gate trench portion.
  • the doping concentration of the second peak at a position in contact with the gate trench may be lower than the doping concentration of the first peak.
  • the mesa portion may be provided on the upper surface of the semiconductor substrate so as to extend in a direction perpendicular to the arrangement direction.
  • the mesa portion may have a second conductivity type contact region having a higher doping concentration than the base region, which is arranged so as to be exposed on the upper surface of the semiconductor substrate alternately with the emitter region in the extending direction.
  • the intermediate region may be arranged so as to overlap at least a part of the range in the extending direction of the emitter region, and may be arranged so as not to overlap at least a part of the range in the extending direction of the contact region.
  • the length of one intermediate region in the extending direction may be longer than the length of one emitter region in the extending direction.
  • the contact region and the intermediate region may be arranged apart from each other.
  • the emitter region and the intermediate region may be arranged apart from each other inside the semiconductor substrate.
  • At least a part of the intermediate region may be disposed in a mesa portion sandwiched between the gate trench portion and the dummy trench portion.
  • the intermediate region may be located apart from the dummy trench portion.
  • the manufacturing method may include a first implantation step of implanting a second conductivity type dopant into the semiconductor substrate having the drift region.
  • the manufacturing method may include a first annealing step of forming a base region by annealing the semiconductor substrate.
  • the manufacturing method may include, after the first annealing step, a second implantation step of implanting a dopant of the second conductivity type into the semiconductor substrate.
  • the manufacturing method may include a second annealing step of forming the intermediate region by annealing the semiconductor substrate at a lower temperature than the first annealing step.
  • the annealing time of the second annealing step may be shorter than the annealing time of the first annealing step.
  • the manufacturing method includes a step of implanting a first conductivity type dopant into the semiconductor substrate and annealing the semiconductor substrate to form a storage region between the first annealing step and the second implantation step. Good.
  • FIG. 3 is a diagram partially showing an upper surface of the semiconductor device 100 according to the embodiment of the present invention.
  • FIG. 2 is a diagram illustrating an example of an aa cross section in FIG. 1.
  • FIG. 3 is an enlarged view of a mesa unit 60 in contact with a gate trench unit 40.
  • FIG. 4 is a diagram illustrating an example of a doping concentration distribution along the line cc in FIG. 3. It is the figure which expanded the vicinity of the tail 110,112,113 in a doping concentration distribution.
  • FIG. 4 is a diagram illustrating another example of the doping concentration distribution along the line cc in FIG. 3.
  • FIG. 4 is a diagram illustrating another example of the doping concentration distribution along the line cc in FIG. 3.
  • FIG. 3 is a diagram illustrating another example of the doping concentration distribution along the line cc in FIG. 3.
  • FIG. 4 is a diagram illustrating an example of an acceptor doping concentration distribution along the line bb in FIG. 3;
  • FIG. 4 is a diagram illustrating an example of a doping concentration distribution along the line dd in FIG. 3.
  • FIG. 4 is a diagram showing another example of an acceptor doping concentration distribution along the line bb in FIG. 3.
  • FIG. 4 is a diagram illustrating another example of the doping concentration distribution along the line dd in FIG. 3.
  • FIG. 9 is a diagram illustrating another configuration example of the mesa unit 60.
  • FIG. 13 is a diagram illustrating an example of a doping concentration distribution along the line ee in FIG. 12. It is a figure showing other examples of arrangement of middle field 102 in the top view.
  • FIG. 13 is a diagram illustrating an example of a doping concentration distribution along the line ee in FIG. 12. It is a figure showing other examples of arrangement of middle field 102 in the top view.
  • FIG. 13 is a diagram illustrating an example
  • FIG. 15 is a diagram illustrating an example of an ff cross section in FIG. 14. It is a figure showing other examples of an ff section.
  • FIG. 7 is an enlarged view showing another example of the mesa unit 60.
  • FIG. 18 is a diagram illustrating an example of a doping concentration distribution along the line gg in FIG. 17.
  • FIG. 4 is a diagram illustrating an example of a method for manufacturing the semiconductor device 100.
  • FIG. 3 is a diagram illustrating an example of a relationship between a depth position of a second peak P2 in an intermediate region 102 and an on-state voltage of the semiconductor device 100.
  • one side in a direction parallel to the depth direction of the semiconductor substrate is referred to as “upper”, and the other side is referred to as “lower”.
  • One of the two main surfaces of the substrate, layer, or other member is referred to as an upper surface, and the other surface is referred to as a lower surface.
  • the directions of “up” and “down” are not limited to the direction of gravity or the direction of attachment to a substrate or the like when a semiconductor device is mounted.
  • ⁇ In this specification, technical matters may be described using orthogonal coordinate axes of the X axis, the Y axis, and the Z axis.
  • a plane parallel to the upper surface of the semiconductor substrate is defined as an XY plane
  • a depth direction perpendicular to the upper surface of the semiconductor substrate is defined as a Z-axis.
  • the first conductivity type is N-type and the second conductivity type is P-type.
  • the first conductivity type may be P-type and the second conductivity type may be N-type.
  • the conductivity types of the substrates, layers, regions, and the like in each embodiment have opposite polarities.
  • a P + type or N + type means that the doping concentration is higher than that of a P type (or N type), and when described as a P ⁇ type (or N ⁇ type), It means that the doping concentration is lower than that of the P-type (or N-type).
  • the doping concentration refers to the concentration of a donor or an acceptorized dopant.
  • a concentration difference between a donor and an acceptor (that is, a net doping concentration) may be referred to as a doping concentration.
  • the doping concentration can be measured by the SR method.
  • the chemical concentration of the donor and the acceptor may be used as the doping concentration.
  • the doping concentration can be measured by the SIMS method.
  • any of the above may be used as the doping concentration.
  • the peak value of the doping concentration distribution in the doping region may be used as the doping concentration in the doping region.
  • FIG. 1 is a view partially showing an upper surface of a semiconductor device 100 according to an embodiment of the present invention.
  • the semiconductor device 100 of the present embodiment is a semiconductor chip having a transistor unit 70 including a transistor such as an insulated gate bipolar transistor (IGBT) and a diode unit 80 including a diode such as a freewheel diode (FWD: Free ⁇ Wheel ⁇ Diode). .
  • the diode unit 80 is provided on the upper surface of the semiconductor substrate in a predetermined arrangement direction with the transistor unit 70. In this specification, the arrangement direction is the X-axis direction. As an example, the transistor units 70 and the diode units 80 are provided alternately in the X-axis direction.
  • FIG. 1 shows the chip upper surface around the chip end, and other regions are omitted.
  • the diode section 80 is an area in which the cathode area 82 is provided on the lower surface side of the semiconductor substrate. Cathode region 82 is exposed on the lower surface side of the semiconductor substrate and is in contact with an electrode provided on the lower surface of the semiconductor substrate.
  • a region overlapping with the cathode region 82 in the Z-axis direction is referred to as a diode portion 80. That is, the projection area when the cathode area 82 is projected on the upper surface of the semiconductor substrate in a direction perpendicular to the lower surface of the semiconductor substrate is referred to as a diode section 80.
  • an extension area that extends the projection area to the end of the active area in the Y-axis direction may be the diode section 80.
  • the active region will be described later.
  • the Y-axis direction is a direction perpendicular to both the X-axis direction and the Z-axis direction.
  • the diode unit 80 may refer to a region in which the second conductivity type region is provided on the upper surface of the semiconductor substrate among the projection region and the extension region.
  • the transistor unit 70 may refer to a region other than the diode unit 80 in the active region.
  • the transistor section 70 has a second conductivity type collector region exposed on the lower surface of the semiconductor substrate.
  • the transistor section 70 is a projection area when the collector area is projected on the upper surface of the semiconductor substrate, and is an area where predetermined unit structures including the emitter area 12 and the contact area 15 described later are regularly arranged. May be referred to.
  • FIG. 1 shows an active region of a semiconductor substrate in the semiconductor device 100.
  • the active region refers to a region where current flows between the upper surface and the lower surface of the semiconductor substrate when the semiconductor device 100 is turned on.
  • the active region is a region surrounded by the gate metal layer 50 shown in FIG.
  • the semiconductor device 100 may have an edge termination structure surrounding the active region.
  • the edge termination structure is provided closer to the end of the semiconductor substrate than the gate metal layer 50 shown in FIG.
  • the edge termination structure reduces the electric field concentration on the upper surface side of the semiconductor substrate.
  • the edge termination structure has, for example, a guard ring, a field plate, a RESURF, and a combination thereof.
  • the semiconductor device 100 of the present example includes the gate trench portion 40, the dummy trench portion 30, the well region 11, the emitter region 12, the base region 14, and the contact region 15 provided inside the upper surface side of the semiconductor substrate.
  • Each of the gate trench portion 40 and the dummy trench portion 30 is an example of a trench portion.
  • the semiconductor device 100 of the present example includes the emitter electrode 52 and the gate metal layer 50 provided above the upper surface of the semiconductor substrate. The emitter electrode 52 and the gate metal layer 50 are provided separately from each other.
  • An interlayer insulating film is provided between the emitter electrode 52 and the gate metal layer 50 and the upper surface of the semiconductor substrate, but is omitted in FIG.
  • a contact hole 56, a contact hole 49, and a contact hole 54 are provided penetrating the interlayer insulating film.
  • each contact hole is hatched with diagonal lines.
  • the emitter electrode 52 is provided above the gate trench portion 40, the dummy trench portion 30, the well region 11, the emitter region 12, the base region 14, and the contact region 15. Emitter electrode 52 is in contact with emitter region 12, contact region 15 and base region 14 on the upper surface of the semiconductor substrate through contact hole 54. Further, the emitter electrode 52 is connected to the dummy conductive portion in the dummy trench portion 30 through the contact hole 56. Between the emitter electrode 52 and the dummy conductive portion, a connection portion 25 made of a conductive material such as polysilicon doped with an impurity may be provided. The connection part 25 is provided on the upper surface of the semiconductor substrate. An insulating film such as a thermal oxide film is provided between the connection portion 25 and the semiconductor substrate.
  • the gate metal layer 50 applies a gate voltage to the transistor unit 70.
  • the gate metal layer 50 may be connected to a gate pad provided above the upper surface of the semiconductor substrate.
  • the gate pad is connected to an external device by a wire or the like.
  • the gate metal layer 50 may be provided so as to surround the active region in a top view.
  • the gate metal layer 50 is provided annularly along the outer periphery of the semiconductor substrate when viewed from above.
  • the gate metal layer 50 comes into contact with the gate wiring 48 through the contact hole 49.
  • the gate wiring 48 is formed of polysilicon or the like doped with an impurity.
  • An insulating film such as a thermal oxide film is provided between the gate wiring 48 and the semiconductor substrate.
  • Gate interconnection 48 is connected to a gate conductive portion in gate trench portion 40 on the upper surface of the semiconductor substrate.
  • Gate wiring 48 is not connected to the dummy conductive portion in dummy trench portion 30.
  • the gate wiring 48 of this example is provided from a position overlapping the contact hole 49 to a position overlapping the tip 41 of the gate trench portion 40.
  • the tip 41 is the end closest to the gate metal layer 50 in the gate trench 40.
  • the gate conductive portion is exposed on the upper surface of the semiconductor substrate, and comes into contact with the gate wiring.
  • Emitter electrode 52 and gate metal layer 50 are formed of a material containing a metal.
  • each electrode is formed of aluminum or an aluminum-silicon alloy.
  • Each electrode may have a barrier metal formed of titanium, a titanium compound, or the like below a region formed of aluminum or the like. Further, a plug formed by burying tungsten or the like so as to be in contact with the barrier metal and aluminum or the like may be provided in the contact hole.
  • the well region 11 is provided so as to overlap the gate metal layer 50 and the gate wiring 48.
  • the well region 11 is provided so as to extend with a predetermined width in a range not overlapping with the gate metal layer 50 and the gate wiring 48.
  • the well region 11 of this example is provided away from the end of the contact hole 54 in the Y-axis direction on the gate metal layer 50 side.
  • the well region 11 is a second conductivity type region having a higher doping concentration than the base region 14.
  • the base region 14 is a P- type
  • the well region 11 is a P + type.
  • Each of the transistor unit 70 and the diode unit 80 has a plurality of trenches arranged in the arrangement direction.
  • the transistor section 70 of this example one or more gate trench sections 40 and one or more dummy trench sections 30 are provided alternately along the arrangement direction.
  • the diode section 80 of the present example a plurality of dummy trench sections 30 are provided along the arrangement direction.
  • the diode section 80 of the present embodiment does not include the gate trench section 40.
  • the gate trench portion 40 of the present example connects the two extending portions 39 (the portions of the trench that are linear in the extending direction) extending along the extending direction perpendicular to the arrangement direction and the two extending portions 39. It may have a tip 41.
  • the stretching direction in FIG. 1 is the Y-axis direction.
  • At least a part of the tip portion 41 is preferably provided in a curved shape when viewed from above.
  • the dummy trench sections 30 are provided between the respective extending portions 39 of the gate trench section 40.
  • One dummy trench portion 30 may be provided between each extending portion 39, and a plurality of dummy trench portions 30 may be provided.
  • the dummy trench portion 30 may have a linear shape extending in the extension direction, and may have an extension portion 29 and a tip portion 31 similarly to the gate trench portion 40.
  • the semiconductor device 100 shown in FIG. 1 includes both a linear dummy trench portion 30 having no tip portion 31 and a dummy trench portion 30 having a tip portion 31.
  • the diffusion depth of the well region 11 may be deeper than the depth of the gate trench portion 40 and the dummy trench portion 30.
  • the ends of the gate trench portion 40 and the dummy trench portion 30 in the Y-axis direction are provided in the well region 11 when viewed from above. That is, at the end of each trench in the Y-axis direction, the bottom in the depth direction of each trench is covered with the well region 11.
  • the depth direction may be referred to as a Z-axis direction.
  • the electric field concentration at the bottom of each trench can be reduced.
  • the mesa unit 60 indicates a region between the trenches inside the semiconductor substrate.
  • the upper end of the mesa portion is the upper surface of the semiconductor substrate.
  • the depth position of the lower end of the mesa portion is the same as the depth position of the lower end of the trench portion.
  • the mesa section 60 of this example is provided on the upper surface of the semiconductor substrate so as to extend in the extending direction (Y-axis direction) along the trench.
  • the base region 14 is provided in each mesa unit 60.
  • a region arranged closest to the gate metal layer 50 is referred to as a base region 14-e.
  • FIG. 1 shows the base regions 14-e arranged at one end of each mesa portion 60 in the extending direction, but the other end of each mesa portion 60 also has the base region 14-e. Is arranged.
  • at least one of the first conductivity type emitter region 12 and the second conductivity type contact region 15 may be provided in a region sandwiched between the base regions 14-e in a top view.
  • the emitter region 12 is N + type
  • the contact region 15 is P + type.
  • the emitter region 12 and the contact region 15 may be provided between the base region 14 and the upper surface of the semiconductor substrate in the depth direction.
  • the mesa portion 60 in contact with the gate trench portion 40 has the emitter region 12 exposed on the upper surface of the semiconductor substrate. Emitter region 12 is provided in contact with gate trench portion 40.
  • the mesa portion 60 in contact with the gate trench portion 40 may be provided with the contact region 15 exposed on the upper surface of the semiconductor substrate.
  • Each of the contact region 15 and the emitter region 12 is provided from one trench portion in the X-axis direction to the other trench portion.
  • the contact regions 15 and the emitter regions 12 of the mesa portion 60 that are in contact with the gate trench portion 40 are alternately arranged along the extending direction (Y-axis direction) of the trench portion.
  • the contact region 15 and the emitter region 12 of the mesa portion 60 that is in contact with the gate trench portion 40 may be provided in a stripe shape along the extending direction (Y-axis direction) of the trench portion.
  • the emitter region 12 is provided in a region in contact with the trench portion, and the contact region 15 is provided in a region sandwiched between the emitter regions 12.
  • the mesa portion 60 sandwiched between the two dummy trench portions 30 may or may not include the emitter region 12.
  • the emitter region 12 and the contact region are provided in the mesa portion 60 of the transistor portion 70 other than the boundary portion 90 located at the boundary with the diode portion 80 among the mesa portions 60 sandwiched between the two dummy trench portions 30.
  • An area 15 is provided.
  • the arrangement of the emitter region 12 and the contact region 15 in the mesa 60 sandwiched between the two dummy trenches 30 and the arrangement of the emitter region 12 and the contact region 15 in the mesa 60 contacting the gate trench 40 may be the same. .
  • a boundary region between the transistor unit 70 and the diode unit 80 in the arrangement direction is referred to as a boundary unit 90.
  • the boundary section 90 includes one or more mesa sections 60.
  • the contact region 15 is provided on the upper surface of the mesa portion 60 of the boundary portion 90, and the emitter region 12 is not provided.
  • the area of the contact region 15 provided on the upper surface of one mesa portion 60 of the boundary portion 90 is larger than the area of the contact region 15 provided on the upper surface of one mesa portion 60 in contact with the gate trench portion 40.
  • the contact region 15 is provided in the entire region sandwiched between the base regions 14-e in a top view.
  • the mesa section 60 of the boundary section 90 has a function of extracting carriers such as holes to the emitter electrode 52 side when the transistor section 70 is turned off or the like.
  • the emitter region 12 may not be provided in the mesa portion 60 of the diode portion 80.
  • the base region 14 and the contact region 15 may be provided on the upper surface of the mesa unit 60 of the diode unit 80.
  • a contact region 15 may be provided in contact with each base region 14-e.
  • the base region 14 may be provided in a region between the contact regions 15 on the upper surface of the mesa unit 60 of the diode unit 80.
  • the base region 14 may be arranged over the entire region between the contact regions 15.
  • a contact hole 54 is provided above each mesa portion 60.
  • Contact hole 54 is arranged in a region sandwiched between base regions 14-e.
  • the contact hole 54 of this example is provided above the contact region 15, the base region 14, and the emitter region 12.
  • Contact hole 54 is not provided in a region corresponding to base region 14-e and well region 11.
  • the contact hole 54 may be disposed at the center of the mesa unit 60 in the arrangement direction (X-axis direction).
  • an N + type cathode region 82 is provided in a region adjacent to the lower surface of the semiconductor substrate.
  • a region where the cathode region 82 is provided is indicated by a dotted line.
  • a P + type collector region may be provided in a region where the cathode region 82 is not provided in a region adjacent to the lower surface of the semiconductor substrate.
  • the N + type accumulation region 16 is provided in at least a part of the region of the transistor unit 70. In FIG. 1, the area where the accumulation area 16 is provided is indicated by a dotted line.
  • the storage region 16 may be provided below the emitter region 12 and the contact region 15 in each mesa section 60.
  • At least one mesa portion 60 in contact with the gate trench portion 40 has an intermediate region 102 of a second conductivity type (the second conductivity type in this example is a P type).
  • the intermediate region 102 is not exposed on the upper surface of the mesa unit 60.
  • the intermediate region 102 in this example is provided at a position deeper than the emitter region 12 with respect to the upper surface of the semiconductor substrate.
  • the intermediate region 102 may be provided in all the mesa portions 60 in contact with the gate trench portion 40.
  • the intermediate region 102 may be provided in at least one mesa portion 60 sandwiched between the two dummy trench portions 30.
  • the intermediate region 102 is not provided in the boundary portion 90 and the mesa portion 60 of the diode portion 80.
  • at least one mesa portion 60 of the boundary portion 90 and the diode portion 80 is also provided.
  • An intermediate region 102 may be provided.
  • the intermediate region 102 may be provided in at least one of the mesa portions 60 of the boundary portion 90, and the intermediate region 102 may not be provided in the diode portion 80.
  • the intermediate region 102 may be provided in at least one mesa unit 60 of the diode unit 80, and the intermediate region 102 may not be provided in the boundary unit 90.
  • the intermediate region 102 may be provided in all the mesa units 60 of the semiconductor device 100.
  • the arrangement of the intermediate region 102 is not limited to these examples.
  • the intermediate region 102 may be arranged in a range including the center of the mesa unit 60 in the arrangement direction (X-axis direction).
  • the center of the intermediate region 102 in the arrangement direction and the center of the mesa unit 60 may or may not overlap.
  • the intermediate region 102 may be arranged so as to overlap with the contact hole 54.
  • the intermediate region 102 may be provided continuously with substantially the same length as the contact hole 54 in the extending direction (Y-axis direction), and the intermediate region 102 having a shorter length than the contact hole 54 may extend in the extending direction. May be provided discretely.
  • the semiconductor device 100 includes the intermediate region 102 to suppress the short channel effect. The suppression of the short channel effect will be described later.
  • FIG. 2 is a diagram showing an example of an aa cross section in FIG.
  • the aa cross section is an XZ plane passing through the emitter region 12 and the cathode region 82.
  • the semiconductor device 100 of this example has the semiconductor substrate 10, the interlayer insulating film 38, the emitter electrode 52, and the collector electrode 24 in the cross section.
  • the interlayer insulating film 38 is provided on the upper surface of the semiconductor substrate 10.
  • the interlayer insulating film 38 is an insulating film such as silicate glass to which an impurity such as boron or phosphorus is added.
  • the interlayer insulating film 38 may be in contact with the upper surface of the semiconductor substrate 10, and another film such as an oxide film may be provided between the interlayer insulating film 38 and the semiconductor substrate 10.
  • the contact holes 54, 49, and 56 described in FIG. 1 are provided.
  • FIG. 2 shows a contact hole 54.
  • the emitter electrode 52 is provided above the interlayer insulating film 38.
  • the emitter electrode 52 is in contact with the upper surface 21 of the semiconductor substrate 10 through the contact hole 54 of the interlayer insulating film 38.
  • the collector electrode 24 is provided on the lower surface 23 of the semiconductor substrate 10.
  • the emitter electrode 52 and the collector electrode 24 are provided with a conductive material such as a metal.
  • a direction (Z-axis direction) connecting the emitter electrode 52 and the collector electrode 24 is referred to as a depth direction.
  • the semiconductor substrate 10 may be a silicon substrate, a silicon carbide substrate, or a nitride semiconductor substrate such as gallium nitride.
  • the semiconductor substrate 10 of this example is a silicon substrate.
  • the semiconductor substrate 10 has an N ⁇ type drift region 18. Drift region 18 is provided in both transistor section 70 and diode section 80.
  • the mesa section 60 is provided with an N + type emitter region 12, a P ⁇ type base region 14 and an N + type accumulation region 16 in order from the upper surface 21 side of the semiconductor substrate 10. ing.
  • the emitter region 12 is exposed on the upper surface 21 of the semiconductor substrate 10 and is provided in contact with the gate trench portion 40.
  • the emitter region 12 may be in contact with the trench portions on both sides of the mesa portion 60.
  • the emitter region 12 has a higher doping concentration than the drift region 18.
  • the base region 14 is provided below the emitter region 12.
  • the base region 14 in this example is provided in contact with the emitter region 12.
  • the base region 14 may be in contact with the trench portions on both sides of the mesa portion 60.
  • the accumulation region 16 is provided below the base region 14.
  • the accumulation region 16 of the present example is provided between the base region 14 and the drift region 18.
  • the accumulation region 16 is a region where the same dopant as the drift region 18 is accumulated at a higher concentration than the drift region 18, and has a higher doping concentration than the drift region 18.
  • the carrier injection promoting effect IE effect
  • the accumulation region 16 may be provided so as to cover the entire lower surface of the base region 14 in each mesa unit 60.
  • a P + type contact region 15, a P ⁇ type base region 14, and an N + type accumulation region 16 are provided in order from the upper surface 21 side of the semiconductor substrate 10.
  • the base region 14 and the accumulation region 16 are the same as the base region 14 and the accumulation region 16 in the other mesa unit 60 of the transistor unit 70.
  • the contact region 15 is provided so as to be exposed on the upper surface 21 of the semiconductor substrate 10.
  • the contact region 15 may be in contact with the trench portions on both sides of the mesa portion 60.
  • the contact region 15 has a higher doping concentration than the base region 14.
  • Base region 14 may be provided in contact with contact region 15.
  • the P-type base region 14 and the N + -type accumulation region 16 are provided in the mesa portion 60 of the diode portion 80 in this order from the upper surface 21 side of the semiconductor substrate 10.
  • the base region 14 is provided so as to be exposed on the upper surface 21 of the semiconductor substrate 10.
  • the storage area 16 is the same as the storage area 16 in the other mesa units 60. Note that the accumulation region 16 may not be provided in at least a part of the mesa portion 60 of the diode portion 80 and the boundary portion 90.
  • An intermediate region 102 is provided in the mesa portion 60 in contact with the gate trench portion 40.
  • the intermediate region 102 is a P + type.
  • the intermediate region 102 may be provided also in the mesa portion 60 not in contact with the gate trench portion 40.
  • the intermediate region 102 is a region of the second conductivity type provided between the upper end of the base region 14 and the lower end of the accumulation region 16.
  • the base region 14 remains above the intermediate region 102, and the accumulation region 16 remains below the intermediate region 102.
  • the intermediate region 102 in the example of FIG. 2 is provided at a depth position that overlaps the boundary between the base region 14 and the accumulation region 16, but the intermediate region 102 is provided at a depth position that does not overlap the boundary. Is also good.
  • an N + type buffer area 20 is provided below the drift area 18.
  • the doping concentration of the buffer region 20 is higher than the doping concentration of the drift region 18.
  • the buffer region 20 may function as a field stop layer that prevents a depletion layer extending from the lower end of the base region 14 from reaching the P + type collector region 22 and the N + type cathode region 82.
  • the buffer region 20 may have a plurality of peaks or a single peak in the doping concentration distribution in the depth direction.
  • a P + type collector region 22 is provided below the buffer region 20.
  • an N + type cathode region 82 is provided below the buffer region 20. Collector region 22 and cathode region 82 are exposed on lower surface 23 of semiconductor substrate 10.
  • One or more gate trenches 40 and one or more dummy trenches 30 are provided on the upper surface 21 side of the semiconductor substrate 10. Each trench portion reaches the drift region 18 from the upper surface 21 of the semiconductor substrate 10 through the base region 14. In a region where at least one of the emitter region 12, the contact region 15, and the storage region 16 is provided, each trench portion penetrates these doping regions and reaches the drift region 18.
  • the fact that the trench portion penetrates the doping region is not limited to one manufactured in the order of forming the doping region and then forming the trench portion. The case where the doping region is formed between the trench portions after the formation of the trench portion is also included in the case where the trench portion penetrates the doping region.
  • the gate trench portion 40 has a gate trench provided on the upper surface 21 of the semiconductor substrate 10, a gate insulating film 42, and a gate conductive portion 44.
  • the gate insulating film 42 is provided to cover an inner wall of the gate trench.
  • the gate insulating film 42 may be formed by oxidizing or nitriding the semiconductor on the inner wall of the gate trench.
  • the gate conductive portion 44 is provided inside the gate insulating film 42 inside the gate trench. That is, the gate insulating film 42 insulates the gate conductive part 44 from the semiconductor substrate 10.
  • Gate conductive portion 44 is formed of a conductive material such as polysilicon.
  • the gate conductive portion 44 may be provided longer than the base region 14 in the depth direction.
  • the gate trench portion 40 in the cross section is covered with the interlayer insulating film 38 on the upper surface 21 of the semiconductor substrate 10.
  • a predetermined voltage is applied to the gate conductive portion 44, a channel is formed by an electron inversion layer on the surface of the base region 14 at the interface in contact with the gate trench.
  • the dummy trench section 30 may have the same structure as the gate trench section 40 in the cross section.
  • the dummy trench section 30 has a dummy trench provided on the upper surface 21 of the semiconductor substrate 10, a dummy insulating film 32, and a dummy conductive section 34.
  • the dummy insulating film 32 is provided to cover an inner wall of the dummy trench.
  • the dummy conductive portion 34 is provided inside the dummy trench and provided inside the dummy insulating film 32.
  • Dummy insulating film 32 insulates dummy conductive portion 34 from semiconductor substrate 10.
  • Dummy conductive portion 34 may be formed of the same material as gate conductive portion 44.
  • the dummy conductive portion 34 is formed of a conductive material such as polysilicon.
  • the dummy conductive portion 34 may have the same length as the gate conductive portion 44 in the depth direction.
  • the gate trench portion 40 and the dummy trench portion 30 of the present example are covered with the interlayer insulating film 38 on the upper surface 21 of the semiconductor substrate 10. Note that the bottoms of the dummy trench portion 30 and the gate trench portion 40 may have a curved surface (curved in cross section) convex downward.
  • FIG. 3 is an enlarged view of the mesa 60 in contact with the gate trench 40.
  • the depth position of the lower end of the emitter region 12 is D1
  • the depth position of the lower end of the base region 14 is D2
  • the depth position of the lower end of the storage region 16 is D3, and the depth of the lower end 104 of the gate trench portion 40 is The position is D4.
  • the depth positions D1, D2, and D3 may be depth positions in a region in contact with the gate trench portion 40.
  • the depth position D2 is the depth position of the end 108 in the X-axis direction of the PN junction 106 at the boundary between the base region 14 and the accumulation region 16.
  • the end 108 refers to a portion in contact with the gate trench 40 at the PN junction 106.
  • the doping concentration of the second conductivity type dopant (acceptor in this example) in the region where the intermediate region 102 is provided is higher than the doping concentration of the second conductivity type dopant in the corresponding region in the mesa portion 60 where the intermediate region 102 is not provided. Is also expensive.
  • the corresponding area in the mesa unit 60 is a coordinate system for each mesa unit 60 in which the upper surface of the mesa unit 60 is the origin position in the Z-axis direction and the center of the mesa unit 60 in the X-axis direction is the origin position in the X-axis direction. , An area having the same coordinates.
  • the mesa unit 60 where the intermediate region 102 is not provided is, for example, the mesa unit 60 in the diode unit 80 shown in FIGS.
  • the doping concentration of the acceptor at the center of the mesa portion 60 in the arrangement direction (X-axis direction) is higher than the doping concentration of the acceptor at the position in contact with the gate trench portion 40.
  • the intermediate region 102 in the example of FIG. 3 is provided apart from the gate trench portion 40.
  • the intermediate region 102 may be provided apart from the dummy trench portion 30. That is, at least one of the base region 14 and the accumulation region 16 is arranged between the intermediate region 102 and each trench portion.
  • the doping concentration of the acceptor in the region where the intermediate region 102 is provided can be increased.
  • the diffusion of the N-type dopant contained in the accumulation region 16 into the base region 14 can be suppressed. Therefore, the short channel effect can be suppressed, and the variation such as the saturation current can be suppressed.
  • the doping concentration of the acceptor at a position in contact with the gate trench portion 40 it is possible to suppress the acceptor in the intermediate region 102 from affecting the characteristics of the channel.
  • the storage region 16 can be arranged in contact with the dummy trench portion 30.
  • holes are likely to collect near the dummy trench portion 30 when the transistor portion 70 is turned on.
  • the holes pass through the region and escape to the base region 14. In this case, the IE effect is reduced.
  • the width W2 of the intermediate region 102 in the arrangement direction may be the same as the width W1 of the contact holes 54 in the arrangement direction, or may be larger than the width W1.
  • the width W2 of the intermediate region 102 may be smaller than the width of the mesa unit 60 in the arrangement direction.
  • FIG. 4 is a diagram showing an example of the doping concentration distribution along the line cc in FIG.
  • the line cc is a line parallel to the depth direction (Z-axis direction) and passes through the center of the mesa unit 60 in the arrangement direction (X-axis direction).
  • the doping concentration distribution in the depth direction shown in FIG. 4 and the like is a net doping concentration that can be measured by the SR method or the like, but a chemical concentration that can be measured by the SIMS method or the like may be used.
  • the horizontal axis of the graph showing the doping concentration is a linear axis
  • the vertical axis is a logarithmic axis.
  • the doping concentration in the drift region 18 is set to N0.
  • the base region 14 has a first peak P1 in the doping concentration distribution in the depth direction of the semiconductor substrate 10.
  • the doping concentration at the first peak P1 is Np1.
  • the intermediate region 102 has a peak or a kink in the doping concentration distribution in the depth direction.
  • the peak or kink of the intermediate region 102 may be arranged from the depth position of the first peak P1 to the depth position D4 of the lower end 104 of the gate trench portion 40.
  • the intermediate region 102 has the second peak P2.
  • the doping concentration at the second peak P2 is Np2. Since the intermediate region 102 has the second peak P2 different from the first peak P1 of the base region 14, it is easy to suppress the N-type dopant from the accumulation region 16 from diffusing into the base region 14.
  • the accumulation region 16 of the present example has one or more peaks in the doping concentration distribution in the depth direction of the semiconductor substrate 10.
  • the accumulation region 16 has a third peak P3.
  • the doping concentration of the third peak P3 is Nc.
  • the second peak P2 in the intermediate region 102 is located above the third peak P3 in the accumulation region 16.
  • the upper side indicates the base region 14 side. With such an arrangement, it is possible to suppress the relatively high concentration of the dopant having the third peak P3 from diffusing to the base region 14 side.
  • the doping concentration Np2 may be higher than the doping concentration Nc.
  • the doping concentration Nc may be higher than the doping concentration Np1. In another example, the doping concentration Nc may be lower than the doping concentration Np1.
  • the second peak P2 may be arranged above the lowermost peak of the accumulation region 16. It is preferable that the second peak P2 is located above the uppermost peak of the accumulation region 16. Thereby, it is possible to suppress the dopant from diffusing into the base region 14 from the peak of the accumulation region 16 arranged below the second peak P2.
  • the intermediate region 102 in this example is provided in a range including the depth position D2 which is a boundary between the base region 14 and the accumulation region 16. That is, the intermediate region 102 is provided in a range overlapping with the depth position D2.
  • a first valley V1 of the doping concentration distribution is arranged at a boundary between the intermediate region 102 and the base region 14.
  • a second valley V2 of the doping concentration distribution is arranged at a boundary between the intermediate region 102 and the accumulation region 16.
  • a depth position D2 may be arranged between the depth position of the first valley V1 and the depth position of the second valley V2.
  • the acceptor concentration and the donor concentration match. Therefore, the net doping concentration of the valley V2 is theoretically 0.
  • the acceptor concentration or the donor concentration of the valley V2 may be higher than the doping concentration (donor concentration in this example) N0 of the drift region 18.
  • the doping concentration distribution in the depth direction of the intermediate region 102 has a predetermined full width at half maximum FWHM with reference to the second peak P2.
  • the full width at half maximum FWHM is a width in a range from a position Z1 where the doping concentration above the second peak P2 is Np2 / 2 to a position Z2 where the doping concentration below the second peak P2 is Np / 2. Point.
  • the depth position D2 may be arranged within the range of the full width at half maximum FWHM based on the second peak P2.
  • At least a part of the intermediate region 102 may be provided above the depth position D2. That is, the depth position Z1 may be arranged above the depth position D2. At least a part of the intermediate region 102 may be provided below the depth position D2. That is, the depth position Z2 may be arranged below the depth position D2.
  • the acceptor concentration at the depth position D2 that is the boundary between the base region 14 and the accumulation region 16 can be increased, and the displacement of the lower end of the base region 14 due to dopant diffusion from the accumulation region 16 can be suppressed. Further, the distance between the first peak P1 and the second peak P2 can be easily secured, and the influence of the second peak P2 on the doping concentration Np1 of the first peak P1 can be reduced. In addition, the portion of the intermediate region 102 that enters the accumulation region 16 can be reduced, and the thickness of the accumulation region 16 in the depth direction can be easily secured. As a result, the IE effect of the storage region 16 can be easily maintained.
  • the depth position of the second peak P2 may be the same as the depth position D2. In another example, the depth position of the second peak P2 may be located within 0.2 ⁇ m from the depth position D2, or may be located within 0.1 ⁇ m.
  • the doping concentration Np2 of the second peak P2 may be higher than the doping concentration Np1 of the first peak P1. Thereby, the diffusion of the dopant from the accumulation region 16 to the base region 14 can be efficiently suppressed.
  • the doping concentration Np2 may be more than twice, more than five times, or more than ten times the doping concentration Np1.
  • the doping concentration Np2 of the second peak P2 may be higher than the doping concentration Nc of the third peak P3. Thereby, the diffusion of the dopant from the accumulation region 16 to the base region 14 can be efficiently suppressed.
  • the doping concentration Np2 may be not less than twice the doping concentration Nc, not less than 5 times, and not less than 10 times.
  • the doping concentration distribution in the depth direction below the second peak P2 of the intermediate region 102 changes steeper than the doping concentration distribution in the depth direction below the first peak P1 of the base region 14. May be. That is, in the doping concentration distribution in the depth direction, the lower tail 112 of the second peak P2 changes more steeply than the lower tail 110 of the first peak P1. Accordingly, the length of the intermediate region 102 entering the storage region 16 can be reduced, and the thickness of the storage region 16 can be maintained.
  • the doping concentration distribution in the depth direction above the second peak P2 of the intermediate region 102 is steeper than the doping concentration distribution in the depth direction below the first peak P1 of the base region 14. May change. That is, in the doping concentration distribution in the depth direction, the bottom 113 above the second peak P2 changes more steeply than the bottom 110 below the first peak P1. Thereby, the distance between the intermediate region 102 and the first peak P1 can be secured.
  • FIG. 5 is an enlarged view of the vicinity of the tails 110, 112, 113 in the doping concentration distribution.
  • the distance from the depth position of the first peak P1 to the depth position where the doping concentration is half of Np1 below the first peak P1 is L1.
  • a distance from the depth position of the second peak P2 to a depth position below the second peak P2 where the doping concentration becomes half of Np2 is defined as L2. That the skirt 112 is steeper than the skirt 110 may indicate that the distance L2 is smaller than the distance L1.
  • the distance L2 may be equal to or less than half of the distance L1, and may be equal to or less than 1/5.
  • the intermediate region 102 having a steep doping concentration distribution can be formed by reducing the thermal history of the dopant implanted in the intermediate region 102.
  • the intermediate region 102 having a steep doping concentration distribution can be formed by implanting the dopant into the intermediate region 102 in a step after the implantation of the dopant into the base region 14 and the annealing process.
  • FIG. 6 is a diagram showing another example of the doping concentration distribution along the line cc in FIG.
  • the doping concentration Np2 of the second peak P2 is different from the examples shown in FIGS.
  • the other structure is the same as the example described in FIG. 4 and FIG.
  • the doping concentration Np2 of this example is lower than the doping concentration Np1 of the first peak P1. This makes it easier for the intermediate region 102 to reduce the effect on the channel. For example, it is possible to suppress the dopant in the intermediate region 102 from diffusing to a position in contact with the gate trench portion 40 or a position of the first peak P1.
  • the doping concentration Np2 may be equal to or less than half of the doping concentration Np1, may be equal to or less than 1/5, and may be equal to or less than 1/10. However, the doping concentration Np2 is higher than the doping concentration of the region corresponding to the intermediate region 102 in the mesa portion 60 where the intermediate region 102 is not provided.
  • the doping concentration Np2 may be smaller than the doping concentration Nc of the third peak P3.
  • the doping concentration Np2 may be equal to or less than half of the doping concentration Nc, may be equal to or less than 1/5, and may be equal to or less than 1/10.
  • the doping concentration Np2 may be equal to at least one of the doping concentrations Np1 and Nc.
  • the doping concentration Np2 may be lower than the doping concentration Np1, and the doping concentration Nc may be lower than the doping concentration Np2.
  • FIG. 7 is a diagram showing another example of the doping concentration distribution along the line cc in FIG.
  • the doping concentration distribution in the present example is different from the examples shown in FIGS. 4 and 5 in that the doping concentration distribution in the intermediate region 102 is different.
  • the other structure is the same as the example described in FIG. 4 and FIG.
  • the doping concentration distribution in the depth direction of the intermediate region 102 in this example has a kink portion 122 whose differential value shows an extreme value 124.
  • the differential value of the doping concentration distribution refers to a value obtained by differentiating the doping concentration distribution at a position in the depth direction. In the present example, the differential value changes from positive to negative at the depth position of the first peak P1, and the differential value shows the minimum value at the depth position of the kink 122.
  • the doping concentration below the kink portion 122 can be increased as compared with the case where the kink portion 122 is not provided.
  • the upper end of the intermediate region 102 in this example is a position where the differential value of the doping concentration distribution shows an extreme value 124 (minimum value).
  • the lower end of the intermediate region 102 is the position of the valley V2 in the doping concentration distribution.
  • Such a kink portion 122 can be formed by implanting a dopant having a concentration at which the second peak P2 is not clearly observed.
  • the position and length of the intermediate region 102 in the depth direction of the present example the position and length of the intermediate region 102 described with reference to FIGS. 4 and 5 may be applied.
  • the position of the extreme value 124 of the kink portion 122 may be provided at the depth position of the second peak P2 described with reference to FIGS.
  • FIG. 8 is a diagram showing an example of an acceptor doping concentration distribution along the line bb in FIG.
  • the bb line is a line extending from one trench portion sandwiching the mesa portion 60 to the other trench portion and parallel to the X axis and passing through the intermediate region 102.
  • the bb line is arranged above the PN junction 106.
  • the horizontal axis represents the position in the width direction (X-axis direction), and the vertical axis represents the doping concentration of the acceptor.
  • the bb line is preferably far from the PN junction 106 to such an extent that the effect of the doping concentration of the donor can be sufficiently reduced.
  • the distance between the bb line and the PN junction 106 is 0.1 ⁇ m or more.
  • the doping concentration distribution in this example is the peak concentration Np at the center position c of the mesa unit 60 in the X-axis direction.
  • the doping concentration distribution may have a constant peak concentration Np in a predetermined range in the X-axis direction.
  • a constant peak concentration may include an error within 10%. In this specification, when terms such as the same or constant are used, an error of 10% or less may be allowed.
  • the width in the X-axis direction of the range showing the constant peak concentration Np may be the same as the width W1 of the contact hole 54 shown in FIG. In another example, the doping concentration distribution may indicate the peak concentration Np in a range shorter than the width W1 of the contact hole 54.
  • the doping concentration N1 of the acceptor at the position in contact with the gate trench portion 40 is lower than the peak concentration Np.
  • the base region 14 may be provided between the intermediate region 102 and the gate trench portion 40.
  • the doping concentration N1 is the same as the doping concentration of the base region 14 at the same depth position as the bb line in the other mesa portions 60 where the intermediate region 102 is not provided.
  • the distance between the intermediate region 102 and the gate trench portion 40 is defined as W3.
  • the distance W3 may be smaller than the width W2 of the intermediate area 102.
  • the distance W3 may be 0.1 ⁇ m or more, and may be 0.2 ⁇ m or more. Thereby, the influence of the intermediate region 102 on the channel can be suppressed.
  • FIG. 9 is a diagram showing an example of the doping concentration distribution along the line dd in FIG.
  • the dd line is a line parallel to the depth direction (Z-axis direction) and passes through the mesa 60 near the gate trench 40.
  • the dd line may pass through the boundary between the gate trench portion 40 and the mesa portion 60.
  • the intermediate region 102 is arranged apart from the gate trench portion 40. Therefore, the intermediate region 102 is not provided in the doping concentration distribution shown in FIG.
  • the doping concentration distribution of the present example has a third valley V3 at the depth position D2 of the boundary between the base region 14 and the accumulation region 16.
  • the gate threshold value depends on the peak concentration Np1 of the base region 14 in contact with the gate trench portion 40. It is preferable that the peak concentration Np1 is as little affected by the dopant (the acceptor in this example) in the intermediate region 102 as possible. As an example, the distance W3 may be as described above. At the valley V3, the acceptor concentration and the donor concentration match. Therefore, the net doping concentration of the valley V3 is theoretically 0. The acceptor concentration or the donor concentration of the valley V3 may be higher than the doping concentration (donor concentration in this example) N0 of the drift region 18. The acceptor concentration or the donor concentration of the valley V3 may be lower than the acceptor concentration or the donor concentration of the valley V2.
  • FIG. 10 is a diagram showing another example of the doping concentration distribution of the acceptor along the line bb in FIG.
  • the intermediate region 102 of this example is provided in contact with the gate trench portion 40.
  • the other structure is the same as any one of the embodiments described with reference to FIGS.
  • the intermediate region 102 may be in contact with the trench portions on both sides of the mesa portion 60.
  • the doping concentration distribution in this example is the peak concentration Np at the center position c of the mesa unit 60 in the X-axis direction.
  • the doping concentration distribution may have a constant peak concentration Np in a predetermined range in the X-axis direction.
  • the peak concentration Np is lower than the doping concentration Np1.
  • the gate threshold can be determined by Np1 while providing the intermediate region 102.
  • the doping concentration N2 of the acceptor at the position in contact with the gate trench portion 40 is lower than the peak concentration Np.
  • the doping concentration is higher than the doping concentration (for example, N1) at the same depth position as the bb line.
  • the doping concentration N2 may be equal to or less than half of the peak concentration Np, may be equal to or less than 1/5, and may be equal to or less than 1/10.
  • FIG. 11 is a diagram showing another example of the doping concentration distribution along the line dd in FIG.
  • the intermediate region 102 is arranged in contact with the gate trench portion 40 as described in FIG.
  • the doping concentration distribution in the depth direction at a position in contact with the gate trench portion 40 has a second peak P2 ′ in the intermediate region 102.
  • the depth position of the second peak P2 ′ is the same as the depth position of the second peak P2 at the center of the mesa unit 60 in the width direction.
  • the doping concentration of the second peak P2 ' is N3.
  • the doping concentration N3 of the second peak P2 ' is lower than the doping concentration Np1 of the first peak P1.
  • the doping concentration N3 may be equal to or less than half of the doping concentration Np1, may be equal to or less than 1/5, and may be equal to or less than 1/10.
  • the base region 14 may have a uniform doping concentration distribution in the width direction (X-axis direction).
  • the doping concentration of the first peak P1 at the center in the width direction of the mesa portion 60 is equal to the doping concentration of the first peak P1 at a position in contact with the gate trench portion 40.
  • the doping concentration distribution of this example can be combined with any of the example shown in FIG. 4 and the example shown in FIG.
  • the doping concentration Np2 of the second peak P2 is higher than the doping concentration Np1 of the first peak P1 at the center in the width direction of the mesa portion 60, and at the position in contact with the gate trench portion 40.
  • the doping concentration N3 of the second peak P2 ' is smaller than the doping concentration Np1 of the first peak P1. This makes it possible to efficiently suppress the diffusion of the dopant from the accumulation region 16 to the base region 14 and suppress the influence of the intermediate region 102 on the channel.
  • the doping concentration Np2 (N3) of the second peak P2 (P2 ′) at both the center of the mesa portion 60 and the position in contact with the gate trench portion 40 is the same as that of the first peak P1. It is smaller than the doping concentration Np1.
  • FIG. 12 is a diagram showing another configuration example of the mesa unit 60. As shown in FIG.
  • the mesa unit 60 of this example has a plurality of accumulation regions 16 in the depth direction.
  • the number of steps in the depth direction of the accumulation region 16 may be two steps, three steps, or another step number.
  • FIG. 13 is a diagram showing an example of a doping concentration distribution along the line ee in FIG.
  • the ee line is a line parallel to the depth direction (Z-axis direction) and passes through the center of the mesa unit 60 in the arrangement direction (X-axis direction).
  • Each storage region 16 has a peak in the doping concentration distribution in the depth direction. At least two peaks of the accumulation region 16 may be arranged below the second peak P2 of the intermediate region 102. This makes it easier for the electron current passing through the base region 14 to flow near the center of the mesa unit 60 in the width direction. By flowing an electron current to the center of the mesa section 60, the distribution of holes continuously distributed from the dummy trench section 30 to the gate trench section 40 below the accumulation region 16 can be divided. Thereby, the displacement current flowing through the gate trench portion 40 when the semiconductor device 100 is turned on can be reduced. The reduction of the displacement current is disclosed, for example, in WO2018 / 030440.
  • FIG. 14 is a diagram showing an example of the arrangement of the intermediate region 102 when viewed from above.
  • one mesa portion 60 arranged in contact with the gate trench portion 40 is partially shown.
  • FIG. 14 shows the intermediate region 102 not in contact with the trench, the intermediate region 102 may be in contact with the trench.
  • the mesa unit 60 is provided on the upper surface of the semiconductor substrate 10 so as to extend in an extending direction (Y-axis direction) orthogonal to the arrangement direction (X-axis direction).
  • the emitter regions 12 and the contact regions 15 are alternately arranged in the extending direction.
  • the intermediate regions 102 of this example are discretely arranged in the stretching direction (Y-axis direction). In the arrangement direction (X-axis direction), the intermediate region 102 is disposed at the center of the mesa unit 60. The plurality of intermediate regions 102 may be arranged at predetermined intervals in the stretching direction. The intermediate region 102 of the present example is arranged so as to correspond to the emitter region 12 on a one-to-one basis. Each intermediate region 102 is arranged so as to overlap with at least a part of the range in the extending direction (Y-axis direction) of the corresponding emitter region 12.
  • each intermediate region 102 in the extending direction is longer than the length of the corresponding emitter region 12 in the extending direction. That is, each intermediate region 102 is provided over the entire range of the corresponding emitter region 12 in the extending direction. In this case, both ends of each intermediate region 102 in the extending direction are arranged at positions overlapping the contact region 15. However, each of the intermediate regions 102 is arranged so as not to overlap at least a part of the region in the extending direction of the contact region 15. That is, the contact region 15 has a portion that does not overlap with the intermediate region 102 at the center position of the mesa portion 60 in the X-axis direction.
  • the arrangement of the intermediate region 102 is not limited to the example of FIG. As shown in FIG. 1, the intermediate region 102 may be provided continuously in the extending direction over one or more emitter regions 12 and one or more contact regions 15.
  • FIG. 15 is a diagram showing an example of the ff section in FIG.
  • the ff section is a YZ plane passing through the intermediate region 102.
  • the intermediate region 102 is provided at a position overlapping the emitter region 12 when viewed from above. That is, the intermediate region 102 and the emitter region 12 are arranged to face each other in the Z-axis direction.
  • Length Y2 may be greater than length Y1.
  • the length Y2 may be at least 1.1 times the length Y1.
  • Length Y2 may be greater than length Y3.
  • the length Y2 may be 1.5 times or more the length Y3, or may be 2 times or more.
  • the contact region 15 and the intermediate region 102 are arranged apart from each other inside the semiconductor substrate 10.
  • the base region 14 is provided between the contact region 15 and the intermediate region 102. Therefore, the movement of holes from the intermediate region 102 to the contact region 15 can be suppressed. Therefore, an increase in the on-voltage of the semiconductor device 100 can be suppressed.
  • the emitter region 12 and the intermediate region 102 are arranged apart from each other.
  • a base region 14 is provided between the emitter region 12 and the intermediate region 102.
  • FIG. 16 is a diagram showing another example of the ff cross section.
  • the intermediate region 102 in this example is arranged continuously in the Y-axis direction, as shown in FIG.
  • the other structure is the same as the example shown in FIG. Even with such a configuration, the short channel effect can be suppressed.
  • FIG. 17 is an enlarged view showing another example of the mesa unit 60.
  • the mesa unit 60 of the present example is different from the example shown in FIG.
  • the structure other than the arrangement of the intermediate region 102 may be the same as any one of the embodiments described with reference to FIGS.
  • the intermediate region 102 in this example is disposed below the PN junction 106 at the boundary between the base region 14 and the accumulation region 16. That is, the entire intermediate region 102 is arranged inside the accumulation region 16.
  • FIG. 18 is a diagram showing an example of the doping concentration distribution on the line gg in FIG.
  • the line gg is a line parallel to the depth direction (Z-axis direction) and passes through the center of the mesa unit 60 in the arrangement direction (X-axis direction).
  • the accumulation area 16 is arranged. It is preferable that the intermediate region 102 is disposed above the third peak P3 of the accumulation region 16.
  • the distance between the PN junction 106 and the second peak P2 of the intermediate region 102 in the Z-axis direction is L3, and the distance between the PN junction 106 and the upper end of the drift region 18 (that is, the lower end of the accumulation region 16) is L4.
  • the distance L3 may be equal to or less than half of the distance L4, and may be equal to or less than 1/3.
  • FIG. 19 is a diagram illustrating an example of a method of manufacturing the semiconductor device 100.
  • FIG. 19 shows a step of forming the base region 14, the accumulation region 16, and the intermediate region 102, and other steps are omitted.
  • the manufacturing method of this example includes a first implantation step S1800 and a first annealing step S1802.
  • a second conductivity type dopant is implanted into the semiconductor substrate 10 having the drift region 18.
  • the dopant of the second conductivity type is implanted into a region where the base region 14 is to be formed.
  • the dopant of the second conductivity type is, for example, an ion such as boron.
  • the dopant is activated by annealing the semiconductor substrate 10 to form the base region 14.
  • the manufacturing method of this example includes a storage region forming step S1804 after the first annealing step S1802.
  • the accumulation region 16 is formed by implanting a first conductivity type dopant into the semiconductor substrate 10 and then annealing the semiconductor substrate 10.
  • the first conductivity type dopant is, for example, an ion such as hydrogen or phosphorus.
  • the manufacturing method of this example includes a second implantation step S1806 and a second annealing step S1808 after the accumulation region forming step S1804.
  • a second conductivity type dopant is implanted into the semiconductor substrate 10.
  • the dopant of the second conductivity type is implanted into a region where the intermediate region 102 is to be formed.
  • the dopant of the second conductivity type is, for example, an ion such as boron.
  • the semiconductor substrate 10 is annealed to activate the dopant and form the intermediate region 102.
  • the intermediate region 102 By forming the intermediate region 102 after the base region 14, the heat history in the intermediate region 102 can be reduced. Therefore, the doping concentration distribution in the depth direction of the intermediate region 102 can be sharpened. Therefore, the influence of the intermediate region 102 on the channel and the like can be reduced while suppressing the short channel effect.
  • the annealing temperature in the second annealing step S1808 is lower than the annealing temperature in the first annealing step S1802.
  • the annealing time in the second annealing step S1808 is preferably shorter than the annealing time in the first annealing step S1802.
  • the doping concentration distribution in the depth direction of the intermediate region 102 can be made steeper.
  • the annealing temperature in the first annealing step S1802 is 1100 ° C or more and 1200 ° C or less
  • the annealing temperature in the second annealing step S1808 is 800 ° C or more and 900 ° C or less.
  • the annealing time in the first annealing step S1802 is 1 hour or more and 3 hours or less
  • the annealing time in the second annealing step S1808 is 5 seconds or more and 1 minute or less.
  • first annealing step S1802 may refer to an annealing step performed at a timing closest to the first implantation step S1800 among the annealing steps performed after the first implantation step S1800.
  • second annealing step S1808 may refer to an annealing step performed at a timing closest to the second implantation step S1806 among the annealing steps performed after the second implantation step S1806.
  • the annealing temperature in the second annealing step S1808 is lower than the annealing temperature in the accumulation region forming step S1804. Further, it is preferable that the annealing time in the second annealing step S1808 is shorter than the annealing time in the accumulation region forming step S1804. As an example, the annealing temperature in the accumulation region forming step S1804 is 900 ° C. to 1100 ° C., and the annealing time is 5 minutes to 1 hour.
  • FIG. 20 is a diagram illustrating an example of the relationship between the depth position of the second peak P2 in the intermediate region 102 and the ON voltage of the semiconductor device 100.
  • the depth position of the PN junction 106 is 2 ⁇ m from the upper surface 21 of the semiconductor substrate 10.
  • the depth position of the third peak P3 in the accumulation region 16 is 2.5 ⁇ m.
  • the on-state voltage when the intermediate region 102 is not provided is 3V.
  • the depth position of the second peak P2 is sufficiently shallower than the depth position (2.5 ⁇ m) of the third peak P3, even if the intermediate region 102 is provided, the IE effect of the accumulation region 16 will not be reduced so much.
  • the on-voltage does not increase so much.
  • the depth position of the second peak P2 is about 0.1 ⁇ m deeper than the depth position (2 ⁇ m) of the PN junction 106, the on-state voltage increases significantly. Then, when the depth position of the second peak P2 becomes the same as the depth position of the third peak P3, the on-voltage becomes a maximum value.
  • the second peak P2 is arranged at a position shallower than the third peak P3.
  • the second peak P2 may be arranged at a position shallower than an intermediate point between the third peak P3 and the PN junction 106 (in this example, a depth of 2.25 ⁇ m).
  • the second peak P2 may be arranged within a range of 0.1 ⁇ m with respect to the depth position of the PN junction 106. Thereby, the second peak P2 can be separated from both the first peak P1 and the third peak P3.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

半導体装置の短チャネル効果を抑制する。 半導体装置においてゲートトレンチ部に接する少なくとも一つのメサ部は、半導体基板の上面に露出して、且つ、ゲートトレンチ部と接して設けられ、ドリフト領域よりもドーピング濃度の高い第１導電型のエミッタ領域と、エミッタ領域の下方に設けられ、且つ、ゲートトレンチ部と接して設けられた第２導電型のベース領域と、ベース領域の下方に設けられ、ドリフト領域よりもドーピング濃度の高い第１導電型の蓄積領域と、ベース領域の上端と蓄積領域の下端との間の深さ位置に設けられた第２導電型の中間領域とを有し、ベース領域は、半導体基板の深さ方向のドーピング濃度分布において第１のピークを有し、中間領域は、深さ方向のドーピング濃度分布において、第１のピークからトレンチ部の下端の深さ位置までに第２のピークおよびキンク部の少なくとも一方を有する半導体装置を提供する。

Description

半導体装置および製造方法
　本発明は、半導体装置および製造方法に関する。
　従来、ゲートトレンチを備える半導体装置が知られている（例えば、特許文献１および２参照）。ゲートトレンチに所定の電圧が印加されると、ゲートトレンチに接するＰ型の領域に、縦方向のチャネルが形成される。
　特許文献１　特開２０１８－１９０４６号公報
　特許文献２　特開２０１７－１８３３４６号公報
解決しようとする課題
　半導体装置においては、実行チャネル長が短くなる短チャネル効果を抑制することが好ましい。
一般的開示
　本発明の第１の態様においては、第１導電型のドリフト領域を有する半導体基板を備える半導体装置を提供する。半導体装置は、半導体基板の上面からドリフト領域まで達して設けられ、且つ、半導体基板の上面において配列方向に複数配列されたトレンチ部を備えてよい。半導体装置は、半導体基板の内部において２つのトレンチ部に挟まれた領域であるメサ部を備えてよい。トレンチ部は、１つ以上のゲートトレンチ部および１つ以上のダミートレンチ部を有してよい。ゲートトレンチ部に接する少なくとも一つのメサ部は、半導体基板の上面に露出して、且つ、ゲートトレンチ部と接して設けられ、ドリフト領域よりもドーピング濃度の高い第１導電型のエミッタ領域を有してよい。メサ部は、エミッタ領域の下方に設けられ、且つ、ゲートトレンチ部と接して設けられた第２導電型のベース領域を有してよい。メサ部は、ベース領域の下方に設けられ、ドリフト領域よりもドーピング濃度の高い第１導電型の蓄積領域を有してよい。メサ部は、ベース領域の上端と蓄積領域の下端との間の深さ位置に設けられた第２導電型の中間領域を有してよい。ベース領域は、半導体基板の深さ方向のドーピング濃度分布において第１のピークを有してよい。中間領域は、深さ方向のドーピング濃度分布において、第１のピークからトレンチ部の下端の深さ位置までに第２のピークおよびキンク部の少なくとも一方を有してよい。
　中間領域が設けられた深さ位置において、メサ部の配列方向中央の第２導電型ドーパントのドーピング濃度が、トレンチ部に接する位置の第２導電型ドーパントのドーピング濃度よりも高くてよい。
　中間領域は第２のピークを有してよい。蓄積領域は、半導体基板の深さ方向のドーピング濃度分布において、１つ以上のピークを有してよい。第２のピークは、蓄積領域の最も下側のピークよりも上側に配置されていてよい。
　第２のピークは、蓄積領域の最も上側のピークよりも上側に配置されていてよい。
　ベース領域と蓄積領域との境界のうち、ゲートトレンチ部と接する部分の深さ位置が、第２のピークの深さ位置を基準とした中間領域のドーピング濃度分布の半値幅の範囲内であってよい。
　中間領域の少なくとも一部は、ベース領域と蓄積領域との境界のうち、ゲートトレンチ部と接する部分の深さ位置よりも上側に設けられていてよい。
　第２のピークのドーピング濃度は、第１のピークのドーピング濃度よりも高くてよい。
　第２のピークのドーピング濃度は、蓄積領域のドーピング濃度よりも高くてよい。
　中間領域の第２のピークよりも下側における深さ方向のドーピング濃度分布は、ベース領域の第１のピークよりも下側における深さ方向のドーピング濃度分布よりも急峻に変化していてよい。
　中間領域は、ゲートトレンチ部と離れて配置されていてよい。
　中間領域は、ゲートトレンチ部と接して配置されていてよい。ゲートトレンチ部と接する位置の第２のピークのドーピング濃度は、第１のピークのドーピング濃度よりも低くてよい。
　メサ部は、半導体基板の上面において配列方向と直交する延伸方向に延伸して設けられていてよい。メサ部は、延伸方向においてエミッタ領域と交互に半導体基板の上面に露出するように配置された、ベース領域よりもドーピング濃度の高い第２導電型のコンタクト領域を有してよい。中間領域は、エミッタ領域の延伸方向における少なくとも一部の範囲と重なって配置されており、且つ、コンタクト領域の延伸方向における少なくとも一部の範囲に重ならずに配置されていてよい。
　一つの中間領域の延伸方向における長さは、一つのエミッタ領域の延伸方向における長さよりも長くてよい。
　半導体基板の内部において、コンタクト領域と中間領域とは離れて配置されていてよい。
　半導体基板の内部において、エミッタ領域と中間領域とは離れて配置されていてよい。
　中間領域の少なくとも一部は、ゲートトレンチ部とダミートレンチ部とに挟まれたメサ部に配置されていてよい。中間領域は、ダミートレンチ部と離れて配置されていてよい。
　本発明の第２の態様においては、第１の態様に係る半導体装置を製造する製造方法を提供する。製造方法は、ドリフト領域を有する半導体基板に第２導電型のドーパントを注入する第１注入段階を備えてよい。製造方法は、半導体基板をアニールすることで、ベース領域を形成する第１アニール段階を備えてよい。製造方法は、第１アニール段階の後に、半導体基板に第２導電型のドーパントを注入する第２注入段階を備えてよい。製造方法は、第１アニール段階よりも低い温度で半導体基板をアニールすることで、中間領域を形成する第２アニール段階を備えてよい。
　第２アニール段階のアニール時間は、第１アニール段階のアニール時間よりも短くてよい。
　製造方法は、第１アニール段階と、第２注入段階との間に、半導体基板に第１導電型のドーパントを注入して、半導体基板をアニールすることで、蓄積領域を形成する段階を備えてよい。
　上記の発明の概要は、本発明の特徴の全てを列挙したものではない。これらの特徴群のサブコンビネーションも発明となりうる。
本発明の実施形態に係る半導体装置１００の上面を部分的に示す図である。 図１におけるａ－ａ断面の一例を示す図である。 ゲートトレンチ部４０に接するメサ部６０の拡大図である。 図３のｃ－ｃ線におけるドーピング濃度分布の一例を示す図である。 ドーピング濃度分布における裾１１０、１１２、１１３の近傍を拡大した図である。 図３のｃ－ｃ線におけるドーピング濃度分布の他の例を示す図である。 図３のｃ－ｃ線におけるドーピング濃度分布の他の例を示す図である。 図３のｂ－ｂ線におけるアクセプタのドーピング濃度分布の一例を示す図である。 図３のｄ－ｄ線におけるドーピング濃度分布の一例を示す図である。 図３のｂ－ｂ線におけるアクセプタのドーピング濃度分布の他の例を示す図である。 図３のｄ－ｄ線におけるドーピング濃度分布の他の例を示す図である。 メサ部６０の他の構成例を示す図である。 図１２のｅ－ｅ線におけるドーピング濃度分布の一例を示す図である。 上面視における中間領域１０２の他の配置例を示す図である。 図１４におけるｆ－ｆ断面の一例を示す図である。 ｆ－ｆ断面の他の例を示す図である。 メサ部６０の他の例を示す拡大図である。 図１７のｇ－ｇ線におけるドーピング濃度分布の一例を示す図である。 半導体装置１００の製造方法の一例を示す図である。 中間領域１０２の第２のピークＰ２の深さ位置と、半導体装置１００のオン電圧との関係の一例を示す図である。
　以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
　本明細書においては半導体基板の深さ方向と平行な方向における一方の側を「上」、他方の側を「下」と称する。基板、層またはその他の部材の２つの主面のうち、一方の面を上面、他方の面を下面と称する。「上」、「下」の方向は重力方向、または、半導体装置の実装時における基板等への取り付け方向に限定されない。
　本明細書では、Ｘ軸、Ｙ軸およびＺ軸の直交座標軸を用いて技術的事項を説明する場合がある。本明細書では、半導体基板の上面と平行な面をＸＹ面とし、半導体基板の上面と垂直な深さ方向をＺ軸とする。
　各実施例においては、第１導電型をＮ型、第２導電型をＰ型とした例を示しているが、第１導電型をＰ型、第２導電型をＮ型としてもよい。この場合、各実施例における基板、層、領域等の導電型は、それぞれ逆の極性となる。また、本明細書においてＰ＋型（またはＮ＋型）と記載した場合、Ｐ型（またはＮ型）よりもドーピング濃度が高いことを意味し、Ｐ－型（またはＮ－型）と記載した場合、Ｐ型（またはＮ型）よりもドーピング濃度が低いことを意味する。
　本明細書においてドーピング濃度とは、ドナーまたはアクセプタ化したドーパントの濃度を指す。本明細書において、ドナーおよびアクセプタの濃度差（すなわちネットドーピング濃度）をドーピング濃度とする場合がある。この場合、ドーピング濃度はＳＲ法で測定できる。また、ドナーおよびアクセプタの化学濃度をドーピング濃度としてもよい。この場合、ドーピング濃度はＳＩＭＳ法で測定できる。特に限定していなければ、ドーピング濃度として、上記のいずれを用いてもよい。特に限定していなければ、ドーピング領域におけるドーピング濃度分布のピーク値を、当該ドーピング領域におけるドーピング濃度としてよい。
　図１は、本発明の実施形態に係る半導体装置１００の上面を部分的に示す図である。本例の半導体装置１００は、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）等のトランジスタを含むトランジスタ部７０、および、還流ダイオード（ＦＷＤ：Ｆｒｅｅ　Ｗｈｅｅｌ　Ｄｉｏｄｅ）等のダイオードを含むダイオード部８０を有する半導体チップである。ダイオード部８０は、半導体基板の上面においてトランジスタ部７０と所定の配列方向に並んで設けられる。本明細書において配列方向はＸ軸方向である。一例としてトランジスタ部７０およびダイオード部８０は、Ｘ軸方向において交互に設けられている。図１においてはチップ端部周辺のチップ上面を示しており、他の領域を省略している。
　ダイオード部８０は、半導体基板の下面側にカソード領域８２が設けられた領域である。カソード領域８２は、半導体基板の下面側に露出しており、半導体基板の下面に設けられた電極と接触している。本明細書では、カソード領域８２とＺ軸方向において重なる領域をダイオード部８０とする。つまり、半導体基板の上面に対して、半導体基板の下面と垂直な方向にカソード領域８２を投影したときの投影領域をダイオード部８０とする。また、当該投影領域を、Ｙ軸方向に活性領域の端まで延長した延長領域もダイオード部８０としてよい。活性領域については後述する。Ｙ軸方向は、Ｘ軸方向およびＺ軸方向の両方に垂直な方向である。ダイオード部８０は、投影領域および延長領域のうち、半導体基板の上面に第２導電型の領域が設けられた領域を指してもよい。
　トランジスタ部７０は、活性領域におけるダイオード部８０以外の領域を指してよい。トランジスタ部７０は、半導体基板の下面に露出した第２導電型のコレクタ領域を有する。トランジスタ部７０は、半導体基板の上面に対してコレクタ領域を投影したときの投影領域であって、且つ、後述するエミッタ領域１２およびコンタクト領域１５を含む所定の単位構成が規則的に配置された領域を指してもよい。
　図１においては半導体装置１００における半導体基板の活性領域を示している。活性領域は、半導体装置１００をオン状態に制御した場合に、半導体基板の上面および下面の間で電流が流れる領域を指す。例えば活性領域は、図１に示したゲート金属層５０に囲まれた領域である。
　半導体装置１００は、活性領域を囲んでエッジ終端構造部を有してもよい。例えばエッジ終端構造部は、図１に示したゲート金属層５０よりも、半導体基板の端部側に設けられている。エッジ終端構造部は、半導体基板の上面側の電界集中を緩和する。エッジ終端構造部は、例えばガードリング、フィールドプレート、リサーフおよびこれらを組み合わせた構造を有する。
　本例の半導体装置１００は、半導体基板の上面側の内部に設けられたゲートトレンチ部４０、ダミートレンチ部３０、ウェル領域１１、エミッタ領域１２、ベース領域１４およびコンタクト領域１５を備える。ゲートトレンチ部４０およびダミートレンチ部３０は、それぞれがトレンチ部の一例である。また、本例の半導体装置１００は、半導体基板の上面の上方に設けられたエミッタ電極５２およびゲート金属層５０を備える。エミッタ電極５２およびゲート金属層５０は互いに分離して設けられる。
　エミッタ電極５２およびゲート金属層５０と、半導体基板の上面との間には層間絶縁膜が設けられるが、図１では省略している。本例の層間絶縁膜には、コンタクトホール５６、コンタクトホール４９およびコンタクトホール５４が、当該層間絶縁膜を貫通して設けられる。図１においては、それぞれのコンタクトホールに斜線のハッチングを付している。
　エミッタ電極５２は、ゲートトレンチ部４０、ダミートレンチ部３０、ウェル領域１１、エミッタ領域１２、ベース領域１４およびコンタクト領域１５の上方に設けられる。エミッタ電極５２は、コンタクトホール５４を通って、半導体基板の上面におけるエミッタ領域１２、コンタクト領域１５およびベース領域１４と接触する。また、エミッタ電極５２は、コンタクトホール５６を通って、ダミートレンチ部３０内のダミー導電部と接続される。エミッタ電極５２とダミー導電部との間には、不純物がドープされたポリシリコン等の、導電性を有する材料で形成された接続部２５が設けられてよい。接続部２５は、半導体基板の上面に設けられる。接続部２５と半導体基板との間には、熱酸化膜等の絶縁膜が設けられる。
　ゲート金属層５０は、トランジスタ部７０にゲート電圧を印加する。ゲート金属層５０は、半導体基板の上面の上方に設けられたゲートパッドに接続されてよい。ゲートパッドは、ワイヤー等により外部の装置と接続される。ゲート金属層５０は、上面視において、活性領域を囲むように設けられてよい。一例としてゲート金属層５０は、上面視において半導体基板の外周に沿って環状に設けられている。
　ゲート金属層５０は、コンタクトホール４９を通って、ゲート配線４８と接触する。ゲート配線４８は、不純物がドープされたポリシリコン等で形成される。ゲート配線４８と半導体基板との間には、熱酸化膜等の絶縁膜が設けられる。ゲート配線４８は、半導体基板の上面において、ゲートトレンチ部４０内のゲート導電部と接続される。ゲート配線４８は、ダミートレンチ部３０内のダミー導電部とは接続されない。本例のゲート配線４８は、コンタクトホール４９と重なる位置から、ゲートトレンチ部４０の先端部４１と重なる位置まで設けられる。先端部４１は、ゲートトレンチ部４０において、最もゲート金属層５０に近い端部である。ゲートトレンチ部４０の先端部４１において、ゲート導電部が半導体基板の上面に露出しており、ゲート配線４８と接触する。
　エミッタ電極５２およびゲート金属層５０は、金属を含む材料で形成される。例えば、各電極の少なくとも一部の領域はアルミニウムまたはアルミニウム‐シリコン合金で形成される。各電極は、アルミニウム等で形成された領域の下層に、チタンやチタン化合物等で形成されたバリアメタルを有してよい。さらにコンタクトホール内において、バリアメタルとアルミニウム等に接するようにタングステン等を埋め込んで形成されたプラグを有してもよい。
　ウェル領域１１は、ゲート金属層５０およびゲート配線４８と重なって設けられている。ウェル領域１１は、ゲート金属層５０およびゲート配線４８と重ならない範囲にも、所定の幅で延伸して設けられている。本例のウェル領域１１は、コンタクトホール５４のＹ軸方向の端から、ゲート金属層５０側に離れて設けられている。ウェル領域１１は、ベース領域１４よりもドーピング濃度の高い第２導電型の領域である。本例のベース領域１４はＰ－型であり、ウェル領域１１はＰ＋型である。
　トランジスタ部７０およびダイオード部８０のそれぞれは、配列方向に複数配列されたトレンチ部を有する。本例のトランジスタ部７０には、配列方向に沿って１以上のゲートトレンチ部４０と、１以上のダミートレンチ部３０とが交互に設けられている。本例のダイオード部８０には、複数のダミートレンチ部３０が、配列方向に沿って設けられている。本例のダイオード部８０には、ゲートトレンチ部４０が設けられていない。
　本例のゲートトレンチ部４０は、配列方向と垂直な延伸方向に沿って延伸する２つの延伸部分３９（延伸方向に沿って直線状であるトレンチの部分）と、２つの延伸部分３９を接続する先端部４１を有してよい。図１における延伸方向はＹ軸方向である。
　先端部４１の少なくとも一部は、上面視において曲線状に設けられることが好ましい。２つの延伸部分３９のＹ軸方向における端部どうしを先端部４１が接続することで、延伸部分３９の端部における電界集中を緩和できる。
　トランジスタ部７０において、ダミートレンチ部３０はゲートトレンチ部４０のそれぞれの延伸部分３９の間に設けられる。それぞれの延伸部分３９の間には、１本のダミートレンチ部３０が設けられてよく、複数本のダミートレンチ部３０が設けられていてもよい。ダミートレンチ部３０は、延伸方向に延伸する直線形状を有してよく、ゲートトレンチ部４０と同様に、延伸部分２９と先端部３１とを有していてもよい。図１に示した半導体装置１００は、先端部３１を有さない直線形状のダミートレンチ部３０と、先端部３１を有するダミートレンチ部３０の両方を含んでいる。
　ウェル領域１１の拡散深さは、ゲートトレンチ部４０およびダミートレンチ部３０の深さよりも深くてよい。ゲートトレンチ部４０およびダミートレンチ部３０のＹ軸方向の端部は、上面視においてウェル領域１１に設けられる。つまり、各トレンチ部のＹ軸方向の端部において、各トレンチ部の深さ方向の底部は、ウェル領域１１に覆われている。本明細書では、深さ方向をＺ軸方向と称する場合がある。これにより、各トレンチ部の当該底部における電界集中を緩和できる。
　配列方向において各トレンチ部の間には、メサ部６０が設けられている。メサ部６０は、半導体基板の内部において、トレンチ部に挟まれた領域を指す。一例としてメサ部の上端は半導体基板の上面である。メサ部の下端の深さ位置は、トレンチ部の下端の深さ位置と同一である。本例のメサ部６０は、半導体基板の上面において、トレンチに沿って延伸方向（Ｙ軸方向）に延伸して設けられている。
　それぞれのメサ部６０には、ベース領域１４が設けられる。メサ部６０において半導体基板の上面に露出したベース領域１４のうち、ゲート金属層５０に最も近く配置された領域をベース領域１４－ｅとする。図１においては、それぞれのメサ部６０の延伸方向における一方の端部に配置されたベース領域１４－ｅを示しているが、それぞれのメサ部６０の他方の端部にもベース領域１４－ｅが配置されている。それぞれのメサ部６０には、上面視においてベース領域１４－ｅに挟まれた領域に、第１導電型のエミッタ領域１２および第２導電型のコンタクト領域１５の少なくとも一方が設けられてよい。本例のエミッタ領域１２はＮ＋型であり、コンタクト領域１５はＰ＋型である。エミッタ領域１２およびコンタクト領域１５は、深さ方向において、ベース領域１４と半導体基板の上面との間に設けられてよい。
　トランジスタ部７０のメサ部６０のうち、ゲートトレンチ部４０に接するメサ部６０は、半導体基板の上面に露出したエミッタ領域１２を有する。エミッタ領域１２は、ゲートトレンチ部４０に接して設けられている。ゲートトレンチ部４０に接するメサ部６０は、半導体基板の上面に露出したコンタクト領域１５が設けられていてよい。
　コンタクト領域１５およびエミッタ領域１２のそれぞれは、Ｘ軸方向における一方のトレンチ部から、他方のトレンチ部まで設けられる。一例として、ゲートトレンチ部４０に接するメサ部６０のコンタクト領域１５およびエミッタ領域１２は、トレンチ部の延伸方向（Ｙ軸方向）に沿って交互に配置されている。
　他の例においては、ゲートトレンチ部４０に接するメサ部６０のコンタクト領域１５およびエミッタ領域１２は、トレンチ部の延伸方向（Ｙ軸方向）に沿ってストライプ状に設けられていてもよい。例えばトレンチ部に接する領域にエミッタ領域１２が設けられ、エミッタ領域１２に挟まれた領域にコンタクト領域１５が設けられる。
　トランジスタ部７０のメサ部６０のうち、２つのダミートレンチ部３０に挟まれたメサ部６０は、エミッタ領域１２が設けられていてよく、設けられていなくてもよい。本例では、トランジスタ部７０において２つのダミートレンチ部３０に挟まれたメサ部６０のうち、ダイオード部８０との境界に配置された境界部９０以外のメサ部６０には、エミッタ領域１２およびコンタクト領域１５が設けられている。２つのダミートレンチ部３０に挟まれたメサ部６０におけるエミッタ領域１２およびコンタクト領域１５の配置と、ゲートトレンチ部４０に接するメサ部６０におけるエミッタ領域１２およびコンタクト領域１５の配置は同一であってよい。
　本明細書では、トランジスタ部７０のうち、配列方向におけるダイオード部８０との境界領域を、境界部９０と称する。境界部９０には、１つ以上のメサ部６０が含まれている。境界部９０のメサ部６０の上面には、コンタクト領域１５が設けられており、エミッタ領域１２が設けられていない。境界部９０の一つのメサ部６０の上面に設けられたコンタクト領域１５の面積は、ゲートトレンチ部４０に接する一つのメサ部６０の上面に設けられたコンタクト領域１５の面積よりも大きい。本例の境界部９０のメサ部６０の上面には、上面視においてベース領域１４－ｅに挟まれた領域全体に、コンタクト領域１５が設けられている。境界部９０のメサ部６０は、トランジスタ部７０のターンオフ時等にホール等のキャリアをエミッタ電極５２側に引き抜く機能を有する。
　ダイオード部８０のメサ部６０には、エミッタ領域１２が設けられていなくてよい。ダイオード部８０のメサ部６０の上面には、ベース領域１４およびコンタクト領域１５が設けられてよい。ダイオード部８０のメサ部６０の上面においてベース領域１４－ｅに挟まれた領域には、それぞれのベース領域１４－ｅに接してコンタクト領域１５が設けられてよい。ダイオード部８０のメサ部６０の上面においてコンタクト領域１５に挟まれた領域には、ベース領域１４が設けられてよい。ベース領域１４は、コンタクト領域１５に挟まれた領域全体に配置されてよい。
　それぞれのメサ部６０の上方には、コンタクトホール５４が設けられている。コンタクトホール５４は、ベース領域１４－ｅに挟まれた領域に配置されている。本例のコンタクトホール５４は、コンタクト領域１５、ベース領域１４およびエミッタ領域１２の各領域の上方に設けられる。コンタクトホール５４は、ベース領域１４－ｅおよびウェル領域１１に対応する領域には設けられない。コンタクトホール５４は、メサ部６０の配列方向（Ｘ軸方向）における中央に配置されてよい。
　ダイオード部８０において、半導体基板の下面と隣接する領域には、Ｎ＋型のカソード領域８２が設けられる。図１においては、カソード領域８２が設けられる領域を点線で示している。半導体基板の下面と隣接する領域においてカソード領域８２が設けられていない領域には、Ｐ＋型のコレクタ領域が設けられてよい。
　トランジスタ部７０の少なくとも一部の領域には、Ｎ＋型の蓄積領域１６が設けられる。図１においては、蓄積領域１６が設けられる領域を点線で示している。蓄積領域１６は、それぞれのメサ部６０において、エミッタ領域１２およびコンタクト領域１５よりも下方に設けられてよい。
　ゲートトレンチ部４０に接する少なくとも一つのメサ部６０は、第２導電型（本例の第２導電型はＰ型）の中間領域１０２を有する。中間領域１０２は、メサ部６０の上面には露出していない。本例の中間領域１０２は、半導体基板の上面を基準として、エミッタ領域１２よりも深い位置に設けられている。
　中間領域１０２は、ゲートトレンチ部４０に接する全てのメサ部６０に設けられてよい。中間領域１０２は、２つのダミートレンチ部３０に挟まれた少なくとも一つのメサ部６０にも設けられてよい。図１の例では、境界部９０およびダイオード部８０のメサ部６０には中間領域１０２が設けられていないが、他の例では、境界部９０およびダイオード部８０の少なくとも一つのメサ部６０にも中間領域１０２が設けられてよい。
　一例として、境界部９０の少なくとも一つのメサ部６０に中間領域１０２が設けられており、ダイオード部８０には中間領域１０２が設けられていなくてよい。一例として、ダイオード部８０の少なくとも一つのメサ部６０に中間領域１０２が設けられており、境界部９０には中間領域１０２が設けられていなくてよい。一例として、半導体装置１００の全てのメサ部６０に中間領域１０２が設けられていてもよい。ただし中間領域１０２の配置は、これらの例に限定されない。
　中間領域１０２は、配列方向（Ｘ軸方向）において、メサ部６０の中央を含む範囲に配置されてよい。中間領域１０２の配列方向における中央と、メサ部６０の中央とは、重なっていてよく、重なっていなくてもよい。中間領域１０２は、コンタクトホール５４と重なって配置されていてよい。中間領域１０２は、延伸方向（Ｙ軸方向）において、コンタクトホール５４とほぼ同一の長さを有して連続的に設けられてよく、コンタクトホール５４よりも短い長さの中間領域１０２が延伸方向に離散的に設けられてもよい。半導体装置１００は、中間領域１０２を備えることで、短チャネル効果を抑制する。短チャネル効果の抑制については後述する。
　図２は、図１におけるａ－ａ断面の一例を示す図である。ａ－ａ断面は、エミッタ領域１２およびカソード領域８２を通過するＸＺ面である。本例の半導体装置１００は、当該断面において、半導体基板１０、層間絶縁膜３８、エミッタ電極５２およびコレクタ電極２４を有する。層間絶縁膜３８は、半導体基板１０の上面に設けられている。層間絶縁膜３８は、ボロンまたはリン等の不純物が添加されたシリケートガラス等の絶縁膜である。層間絶縁膜３８は半導体基板１０の上面に接していてよく、層間絶縁膜３８と半導体基板１０の間に酸化膜等の他の膜が設けられていてもよい。層間絶縁膜３８には、図１において説明したコンタクトホール５４、４９、５６が設けられている。図２においては、コンタクトホール５４を示している。
　エミッタ電極５２は、層間絶縁膜３８の上方に設けられる。エミッタ電極５２は、層間絶縁膜３８のコンタクトホール５４を通って、半導体基板１０の上面２１と接触している。コレクタ電極２４は、半導体基板１０の下面２３に設けられる。エミッタ電極５２およびコレクタ電極２４は、金属等の導電材料で設けられる。本明細書において、エミッタ電極５２とコレクタ電極２４とを結ぶ方向（Ｚ軸方向）を深さ方向と称する。
　半導体基板１０は、シリコン基板であってよく、炭化シリコン基板であってよく、窒化ガリウム等の窒化物半導体基板等であってもよい。本例の半導体基板１０はシリコン基板である。半導体基板１０は、Ｎ－型のドリフト領域１８を有する。ドリフト領域１８は、トランジスタ部７０およびダイオード部８０の両方に設けられている。
　境界部９０以外のトランジスタ部７０において、メサ部６０にはＮ＋型のエミッタ領域１２、Ｐ－型のベース領域１４およびＮ＋型の蓄積領域１６が、半導体基板１０の上面２１側から順番に設けられている。
　エミッタ領域１２は半導体基板１０の上面２１に露出しており、且つ、ゲートトレンチ部４０と接して設けられている。エミッタ領域１２は、メサ部６０の両側のトレンチ部と接していてよい。エミッタ領域１２は、ドリフト領域１８よりもドーピング濃度が高い。
　ベース領域１４は、エミッタ領域１２の下方に設けられている。本例のベース領域１４は、エミッタ領域１２と接して設けられている。ベース領域１４は、メサ部６０の両側のトレンチ部と接していてよい。
　蓄積領域１６は、ベース領域１４の下方に設けられている。本例の蓄積領域１６は、ベース領域１４とドリフト領域１８との間に設けられている。蓄積領域１６は、ドリフト領域１８と同じドーパントが、ドリフト領域１８よりも高濃度に蓄積した領域であり、ドリフト領域１８よりもドーピング濃度が高い。ドリフト領域１８とベース領域１４との間に高濃度の蓄積領域１６を設けることで、キャリア注入促進効果（ＩＥ効果）を高めて、オン電圧を低減できる。蓄積領域１６は、各メサ部６０におけるベース領域１４の下面全体を覆うように設けられてよい。
　境界部９０のメサ部６０には、Ｐ＋型のコンタクト領域１５、Ｐ－型のベース領域１４およびＮ＋型の蓄積領域１６が、半導体基板１０の上面２１側から順番に設けられている。ベース領域１４および蓄積領域１６は、トランジスタ部７０の他のメサ部６０におけるベース領域１４および蓄積領域１６と同一である。
　コンタクト領域１５は半導体基板１０の上面２１に露出して設けられている。コンタクト領域１５は、メサ部６０の両側のトレンチ部と接していてよい。コンタクト領域１５は、ベース領域１４よりもドーピング濃度が高い。ベース領域１４は、コンタクト領域１５と接して設けられてよい。
　ダイオード部８０のメサ部６０には、Ｐ－型のベース領域１４およびＮ＋型の蓄積領域１６が、半導体基板１０の上面２１側から順番に設けられている。ベース領域１４は、半導体基板１０の上面２１に露出して設けられている。蓄積領域１６は、他のメサ部６０における蓄積領域１６と同一である。なお蓄積領域１６は、ダイオード部８０および境界部９０の少なくとも一部のメサ部６０には設けられていなくてもよい。
　ゲートトレンチ部４０に接するメサ部６０には、中間領域１０２が設けられている。一例として中間領域１０２はＰ＋型である。中間領域１０２は、ゲートトレンチ部４０に接しないメサ部６０にも設けられてよい。中間領域１０２は、ベース領域１４の上端と蓄積領域１６の下端との間に設けられた第２導電型の領域である。ただし中間領域１０２の上方にはベース領域１４が残存しており、且つ、中間領域１０２の下方には蓄積領域１６が残存している。図２の例における中間領域１０２は、ベース領域１４と蓄積領域１６との境界と重なる深さ位置に設けられているが、中間領域１０２は、当該境界と重ならない深さ位置に設けられていてもよい。
　トランジスタ部７０およびダイオード部８０の双方において、ドリフト領域１８の下にはＮ＋型のバッファ領域２０が設けられる。バッファ領域２０のドーピング濃度は、ドリフト領域１８のドーピング濃度よりも高い。バッファ領域２０は、ベース領域１４の下端から広がる空乏層が、Ｐ＋型のコレクタ領域２２およびＮ＋型のカソード領域８２に到達することを防ぐフィールドストップ層として機能してよい。バッファ領域２０は、深さ方向のドーピング濃度分布において、複数のピークを有してよく、単一のピークを有してもよい。
　トランジスタ部７０において、バッファ領域２０の下には、Ｐ＋型のコレクタ領域２２が設けられる。ダイオード部８０において、バッファ領域２０の下には、Ｎ＋型のカソード領域８２が設けられる。コレクタ領域２２およびカソード領域８２は、半導体基板１０の下面２３に露出している。
　半導体基板１０の上面２１側には、１以上のゲートトレンチ部４０、および、１以上のダミートレンチ部３０が設けられる。各トレンチ部は、半導体基板１０の上面２１から、ベース領域１４を貫通して、ドリフト領域１８に到達している。エミッタ領域１２、コンタクト領域１５および蓄積領域１６の少なくともいずれかが設けられている領域においては、各トレンチ部はこれらのドーピング領域も貫通して、ドリフト領域１８に到達している。トレンチ部がドーピング領域を貫通するとは、ドーピング領域を形成してからトレンチ部を形成する順序で製造したものに限定されない。トレンチ部を形成した後に、トレンチ部の間にドーピング領域を形成したものも、トレンチ部がドーピング領域を貫通しているものに含まれる。
　ゲートトレンチ部４０は、半導体基板１０の上面２１に設けられたゲートトレンチ、ゲート絶縁膜４２およびゲート導電部４４を有する。ゲート絶縁膜４２は、ゲートトレンチの内壁を覆って設けられる。ゲート絶縁膜４２は、ゲートトレンチの内壁の半導体を酸化または窒化して形成してよい。ゲート導電部４４は、ゲートトレンチの内部においてゲート絶縁膜４２よりも内側に設けられる。つまりゲート絶縁膜４２は、ゲート導電部４４と半導体基板１０とを絶縁する。ゲート導電部４４は、ポリシリコン等の導電材料で形成される。
　ゲート導電部４４は、深さ方向において、ベース領域１４よりも長く設けられてよい。当該断面におけるゲートトレンチ部４０は、半導体基板１０の上面２１において層間絶縁膜３８により覆われる。ゲート導電部４４に所定の電圧が印加されると、ベース領域１４のうちゲートトレンチに接する界面の表層に電子の反転層によるチャネルが形成される。
　ダミートレンチ部３０は、当該断面において、ゲートトレンチ部４０と同一の構造を有してよい。ダミートレンチ部３０は、半導体基板１０の上面２１に設けられたダミートレンチ、ダミー絶縁膜３２およびダミー導電部３４を有する。ダミー絶縁膜３２は、ダミートレンチの内壁を覆って設けられる。ダミー導電部３４は、ダミートレンチの内部に設けられ、且つ、ダミー絶縁膜３２よりも内側に設けられる。ダミー絶縁膜３２は、ダミー導電部３４と半導体基板１０とを絶縁する。ダミー導電部３４は、ゲート導電部４４と同一の材料で形成されてよい。例えばダミー導電部３４は、ポリシリコン等の導電材料で形成される。ダミー導電部３４は、深さ方向においてゲート導電部４４と同一の長さを有してよい。
　本例のゲートトレンチ部４０およびダミートレンチ部３０は、半導体基板１０の上面２１において層間絶縁膜３８により覆われている。なお、ダミートレンチ部３０およびゲートトレンチ部４０の底部は、下側に凸の曲面状（断面においては曲線状）であってよい。
　図３は、ゲートトレンチ部４０に接するメサ部６０の拡大図である。図３においては、エミッタ領域１２の下端の深さ位置をＤ１、ベース領域１４の下端の深さ位置をＤ２、蓄積領域１６の下端の深さ位置をＤ３、ゲートトレンチ部４０の下端１０４の深さ位置をＤ４とする。深さ位置Ｄ１、Ｄ２およびＤ３は、ゲートトレンチ部４０と接する領域における深さ位置であってよい。深さ位置Ｄ２は、ベース領域１４および蓄積領域１６の境界におけるＰＮ接合１０６の、Ｘ軸方向の端部１０８の深さ位置である。端部１０８は、ＰＮ接合１０６においてゲートトレンチ部４０と接する部分を指す。
　中間領域１０２が設けられた領域の第２導電型ドーパント（本例ではアクセプタ）のドーピング濃度は、中間領域１０２が設けられていないメサ部６０において対応する領域の第２導電型ドーパントのドーピング濃度よりも高い。メサ部６０において対応する領域とは、メサ部６０の上面をＺ軸方向の原点位置とし、メサ部６０のＸ軸方向における中央をＸ軸方向の原点位置としたメサ部６０毎の座標系において、同一の座標となる領域を指す。中間領域１０２が設けられていないメサ部６０とは、例えば図１および図２に示したダイオード部８０におけるメサ部６０である。
　また、中間領域１０２が設けられた深さ位置において、メサ部６０の配列方向（Ｘ軸方向）中央のアクセプタのドーピング濃度が、ゲートトレンチ部４０に接する位置のアクセプタのドーピング濃度よりも高い。図３の例における中間領域１０２は、ゲートトレンチ部４０と離れて設けられている。中間領域１０２は、ダミートレンチ部３０とも離れて設けられてよい。つまり、中間領域１０２と各トレンチ部との間には、ベース領域１４および蓄積領域１６の少なくとも一方が配置されている。
　本例によれば、中間領域１０２を設けた領域のアクセプタのドーピング濃度を高くできる。これにより、蓄積領域１６に含まれるＮ型のドーパントがベース領域１４に拡散することを抑制できる。従って、短チャネル効果を抑制し、飽和電流等のバラツキを抑制できる。また、ゲートトレンチ部４０に接する位置のアクセプタのドーピング濃度を低くすることで、中間領域１０２におけるアクセプタが、チャネルの特性に影響を与えることを抑制できる。
　また、ダミートレンチ部３０と中間領域１０２とを離して配置することで、蓄積領域１６をダミートレンチ部３０に接して配置できる。一般にトランジスタ部７０のターンオン時において、ダミートレンチ部３０の近傍には正孔が集まりやすい。正孔が集まることで、ダミートレンチ部３０の近傍の領域がＰ型の領域に反転すると、当該領域を通って、正孔がベース領域１４に抜けてしまう。この場合、ＩＥ効果が低減してしまう。ダミートレンチ部３０に接する蓄積領域１６を残存させることで、ダミートレンチ部３０の近傍の領域がＰ型の領域に反転することを抑制できる。
　中間領域１０２の配列方向（Ｘ軸方向）における幅Ｗ２は、コンタクトホール５４の配列方向における幅Ｗ１と同一であってよく、幅Ｗ１より大きくてもよい。中間領域１０２の幅Ｗ２は、メサ部６０の配列方向の幅より小さくてよい。コンタクトホール５４を介して中間領域１０２のドーパントを注入することで、メサ部６０のＸ軸方向の中央に配置され、且つ、ゲートトレンチ部４０と離れた中間領域１０２を容易に形成できる。なお、中間領域１０２の幅Ｗ２は、コンタクトホール５４の幅Ｗ１より小さくてもよい。
　図４は、図３のｃ－ｃ線におけるドーピング濃度分布の一例を示す図である。ｃ－ｃ線は、深さ方向（Ｚ軸方向）と平行な線であって、メサ部６０の配列方向（Ｘ軸方向）の中央を通過する線である。図４等に示す深さ方向のドーピング濃度分布は、ＳＲ法等で測定できるネットドーピング濃度であるが、ＳＩＭＳ法等で測定できる化学濃度を用いてもよい。本明細書においてドーピング濃度を示す図の横軸は線形軸であり、縦軸は対数軸である。本例では、ドリフト領域１８におけるドーピング濃度をＮ０としている。
　ベース領域１４は、半導体基板１０の深さ方向のドーピング濃度分布において第１のピークＰ１を有する。第１のピークＰ１におけるドーピング濃度をＮｐ１とする。中間領域１０２は、深さ方向のドーピング濃度分布において、ピークまたはキンク部を有する。中間領域１０２のピークまたはキンク部は、第１のピークＰ１の深さ位置から、ゲートトレンチ部４０の下端１０４の深さ位置Ｄ４までに配置されていてよい。
　図４の例では、中間領域１０２は第２のピークＰ２を有している。第２のピークＰ２におけるドーピング濃度をＮｐ２とする。中間領域１０２が、ベース領域１４の第１のピークＰ１とは異なる第２のピークＰ２を有することで、蓄積領域１６からのＮ型ドーパントが、ベース領域１４に拡散することを抑制しやすくなる。
　本例の蓄積領域１６は、半導体基板１０の深さ方向のドーピング濃度分布において、１つ以上のピークを有する。図５の例では、蓄積領域１６は、第３のピークＰ３を有している。第３のピークＰ３のドーピング濃度をＮｃとする。中間領域１０２の第２のピークＰ２は、蓄積領域１６の第３のピークＰ３よりも上側に配置されている。本例において上側とは、ベース領域１４側を指す。このような配置により、比較的に高濃度の第３のピークＰ３のドーパントが、ベース領域１４側に拡散することを抑制できる。ドーピング濃度Ｎｐ２は、ドーピング濃度Ｎｃより高くてよい。ドーピング濃度Ｎｃはドーピング濃度Ｎｐ１より高くてよい。他の例では、ドーピング濃度Ｎｃはドーピング濃度Ｎｐ１より低くてもよい。
　蓄積領域１６の深さ方向のドーピング濃度分布が複数のピークを有する場合、第２のピークＰ２は、蓄積領域１６の最も下側のピークよりも上側に配置されてよい。第２のピークＰ２は、蓄積領域１６の最も上側のピークよりも上側に配置されていることが好ましい。これにより、第２のピークＰ２よりも下側に配置された蓄積領域１６のピークから、ベース領域１４にドーパントが拡散することを抑制できる。
　本例の中間領域１０２は、ベース領域１４と蓄積領域１６の境界となる深さ位置Ｄ２を含む範囲に設けられている。つまり、中間領域１０２は、深さ位置Ｄ２と重なる範囲に設けられている。本例では、中間領域１０２とベース領域１４との境界には、ドーピング濃度分布の第１の谷Ｖ１が配置されている。また、中間領域１０２と蓄積領域１６との境界には、ドーピング濃度分布の第２の谷Ｖ２が配置されている。第１の谷Ｖ１の深さ位置と、第２の谷Ｖ２の深さ位置との間に、深さ位置Ｄ２が配置されてよい。これにより、蓄積領域１６のドーパントがベース領域１４に拡散して、ベース領域１４の下端の深さ位置Ｄ２が変動することを効率よく抑制できる。谷Ｖ２ではアクセプタ濃度とドナー濃度が一致する。このため、谷Ｖ２のネットドーピング濃度は、理論上は０である。谷Ｖ２のアクセプタ濃度もしくはドナー濃度は、ドリフト領域１８のドーピング濃度（本例ではドナー濃度）Ｎ０より高くてよい。
　中間領域１０２の深さ方向のドーピング濃度分布は、第２のピークＰ２を基準として所定の半値全幅ＦＷＨＭを有する。半値全幅ＦＷＨＭは、第２のピークＰ２の上側におけるドーピング濃度がＮｐ２／２となる位置Ｚ１から、第２のピークＰ２の下側におけるドーピング濃度がＮｐ／２となる位置Ｚ２までの範囲の幅を指す。深さ位置Ｄ２は、第２のピークＰ２を基準とした半値全幅ＦＷＨＭの範囲内に配置されていてよい。
　また、中間領域１０２の少なくとも一部は、深さ位置Ｄ２よりも上側に設けられていてよい。つまり深さ位置Ｚ１は、深さ位置Ｄ２よりも上側に配置されていてよい。中間領域１０２の少なくとも一部は、深さ位置Ｄ２よりも下側に設けられていてよい。つまり深さ位置Ｚ２は、深さ位置Ｄ２よりも下側に配置されていてよい。
　このような構成により、ベース領域１４と蓄積領域１６の境界となる深さ位置Ｄ２におけるアクセプタの濃度を高くでき、蓄積領域１６からのドーパント拡散によるベース領域１４の下端の位置ずれを抑制できる。また、第１のピークＰ１と第２のピークＰ２との距離を確保しやすくなり、第２のピークＰ２が、第１のピークＰ１のドーピング濃度Ｎｐ１に与える影響を低減できる。また、蓄積領域１６に入り込む中間領域１０２の部分を小さくでき、蓄積領域１６の深さ方向における厚みを確保しやすくなる。これにより、蓄積領域１６によるＩＥ効果を維持しやすくなる。
　第２のピークＰ２の深さ位置は、深さ位置Ｄ２と同一であってよい。他の例では、第２のピークＰ２の深さ位置は、深さ位置Ｄ２から０．２μｍ以内に配置されていてよく、０．１μｍ以内に配置されていてもよい。
　第２のピークＰ２のドーピング濃度Ｎｐ２は、第１のピークＰ１のドーピング濃度Ｎｐ１より高くてよい。これにより、蓄積領域１６からベース領域１４へのドーパントの拡散を効率よく抑制できる。ドーピング濃度Ｎｐ２は、ドーピング濃度Ｎｐ１の２倍以上であってよく、５倍以上であってよく、１０倍以上であってもよい。
　第２のピークＰ２のドーピング濃度Ｎｐ２は、第３のピークＰ３のドーピング濃度Ｎｃより高くてよい。これにより、蓄積領域１６からベース領域１４へのドーパントの拡散を効率よく抑制できる。ドーピング濃度Ｎｐ２は、ドーピング濃度Ｎｃの２倍以上であってよく、５倍以上であってよく、１０倍以上であってもよい。
　中間領域１０２の第２のピークＰ２よりも下側における深さ方向のドーピング濃度分布は、ベース領域１４の第１のピークＰ１よりも下側における深さ方向のドーピング濃度分布よりも急峻に変化していてよい。つまり、深さ方向のドーピング濃度分布において、第２のピークＰ２の下側の裾１１２は、第１のピークＰ１の下側の裾１１０よりも急峻に変化している。これにより、中間領域１０２が蓄積領域１６に入り込む長さを小さくでき、蓄積領域１６の厚みを維持できる。
　同様に、中間領域１０２の第２のピークＰ２よりも上側における深さ方向のドーピング濃度分布は、ベース領域１４の第１のピークＰ１よりも下側における深さ方向のドーピング濃度分布よりも急峻に変化していてよい。つまり、深さ方向のドーピング濃度分布において、第２のピークＰ２の上側の裾１１３は、第１のピークＰ１の下側の裾１１０よりも急峻に変化している。これにより、中間領域１０２と第１のピークＰ１との距離を確保できる。
　図５は、ドーピング濃度分布における裾１１０、１１２、１１３の近傍を拡大した図である。本例では、第１のピークＰ１の深さ位置から、第１のピークＰ１の下側においてドーピング濃度がＮｐ１の半分となる深さ位置までの距離をＬ１とする。また、第２のピークＰ２の深さ位置から、第２のピークＰ２の下側においてドーピング濃度がＮｐ２の半分となる深さ位置までの距離をＬ２とする。裾１１２が裾１１０よりも急峻とは、距離Ｌ２が距離Ｌ１より小さいことを指してよい。距離Ｌ２は、距離Ｌ１の半分以下であってよく、１／５以下であってもよい。なお図５では、裾１１２について説明したが、裾１１３についても同様である。
　一例として、中間領域１０２に注入したドーパントに対する熱履歴を小さくすることで、急峻なドーピング濃度分布を有する中間領域１０２を形成できる。例えば、ベース領域１４へのドーパントの注入およびアニール処理よりも後の工程で、中間領域１０２にドーパントを注入することで、急峻なドーピング濃度分布を有する中間領域１０２を形成できる。
　図６は、図３のｃ－ｃ線におけるドーピング濃度分布の他の例を示す図である。本例のドーピング濃度分布は、第２のピークＰ２のドーピング濃度Ｎｐ２が、図４および図５に示した例とは異なる。他の構造は、図４および図５において説明した例と同一である。
　本例のドーピング濃度Ｎｐ２は、第１のピークＰ１のドーピング濃度Ｎｐ１よりも小さい。これにより、中間領域１０２が、チャネルに与える影響を低減しやすくなる。例えば、ゲートトレンチ部４０に接する位置、または、第１のピークＰ１の位置まで、中間領域１０２のドーパントが拡散することを抑制できる。ドーピング濃度Ｎｐ２は、ドーピング濃度Ｎｐ１の半分以下であってよく、１／５以下であってよく、１／１０以下であってもよい。ただし、ドーピング濃度Ｎｐ２は、中間領域１０２が設けられていないメサ部６０において、中間領域１０２に対応する領域のドーピング濃度よりも高い。
　ドーピング濃度Ｎｐ２は、第３のピークＰ３のドーピング濃度Ｎｃより小さくてよい。ドーピング濃度Ｎｐ２は、ドーピング濃度Ｎｃの半分以下であってよく、１／５以下であってよく、１／１０以下であってもよい。また、他の例においては、ドーピング濃度Ｎｐ２は、ドーピング濃度Ｎｐ１およびＮｃの少なくとも一方と等しくてもよい。また、他の例においては、ドーピング濃度Ｎｐ２はドーピング濃度Ｎｐ１よりも低く、さらにドーピング濃度Ｎｃはドーピング濃度Ｎｐ２より低くてもよい。
　図７は、図３のｃ－ｃ線におけるドーピング濃度分布の他の例を示す図である。本例のドーピング濃度分布は、中間領域１０２におけるドーピング濃度分布が、図４および図５に示した例とは異なる。他の構造は、図４および図５において説明した例と同一である。
　本例の中間領域１０２の深さ方向のドーピング濃度分布は、微分値が極値１２４を示すキンク部１２２を有する。ドーピング濃度分布の微分値とは、ドーピング濃度分布を深さ方向の位置で微分した値を指す。本例では、第１のピークＰ１の深さ位置で微分値が正から負に変化し、キンク部１２２の深さ位置において微分値が極小値を示す。
　キンク部１２２を設けることで、キンク部１２２よりも下側のドーピング濃度を、キンク部１２２を設けない場合に比べて高めることができる。本例の中間領域１０２の上側の端部は、ドーピング濃度分布の微分値が極値１２４（極小値）を示す位置である。中間領域１０２の下側の端部は、ドーピング濃度分布の谷Ｖ２の位置である。このようなキンク部１２２は、第２のピークＰ２が明瞭に観察されない程度の濃度のドーパントを注入することで形成できる。本例の中間領域１０２の深さ方向の位置および長さは、図４および図５において説明した中間領域１０２の位置および長さを適用してよい。また、キンク部１２２の極値１２４の位置を、図４および図５において説明した第２のピークＰ２の深さ位置に設けてもよい。
　図８は、図３のｂ－ｂ線におけるアクセプタのドーピング濃度分布の一例を示す図である。ｂ－ｂ線は、メサ部６０を挟む一方のトレンチ部から他方のトレンチ部まで伸びるＸ軸と平行な線であって、中間領域１０２を通過する線である。ｂ－ｂ線は、ＰＮ接合１０６より上側に配置されている。図８において、横軸は幅方向（Ｘ軸方向）の位置を示しており、縦軸はアクセプタのドーピング濃度を示している。図８におけるドーピング濃度は、一例としてＳＩＭＳ法等で測定できる化学濃度であるが、ＳＲ法等で測定できるｐ型層およびｎ型層のキャリア濃度であってよく、キャリア濃度から算出したネットドーピング濃度であってもよい。ネットドーピング濃度の場合、ドナーのドーピング濃度の影響を十分低減できる程度に、ｂ－ｂ線はＰＮ接合１０６から離れていることが好ましい。例えばｂ－ｂ線とＰＮ接合１０６との距離は、０．１μｍ以上である。
　本例のドーピング濃度分布は、メサ部６０のＸ軸方向の中央位置ｃにおいて、ピーク濃度Ｎｐとなる。ドーピング濃度分布は、Ｘ軸方向の所定の範囲において、一定のピーク濃度Ｎｐを有してもよい。一定のピーク濃度とは、１０％以内の誤差を含んでよい。本明細書において同一、一定等の用語を用いた場合、１０％以内の誤差を許容してよい。一定のピーク濃度Ｎｐを示す範囲のＸ軸方向における幅は、図３に示したコンタクトホール５４の幅Ｗ１と同一であってよい。他の例では、ドーピング濃度分布は、コンタクトホール５４の幅Ｗ１よりも短い範囲で、ピーク濃度Ｎｐを示してもよい。
　ｂ－ｂ線において、ゲートトレンチ部４０に接する位置のアクセプタのドーピング濃度Ｎ１は、ピーク濃度Ｎｐよりも低い。中間領域１０２とゲートトレンチ部４０との間には、ベース領域１４が設けられてよい。この場合、ドーピング濃度Ｎ１は、中間領域１０２が設けられていない他のメサ部６０において、ｂ－ｂ線と同一の深さ位置のベース領域１４のドーピング濃度と同一である。
　中間領域１０２とゲートトレンチ部４０との距離をＷ３とする。距離Ｗ３は、中間領域１０２の幅Ｗ２より小さくてよい。これにより、ゲートトレンチ部４０の近傍まで中間領域１０２を形成できる。このため、蓄積領域１６からのＮ型ドーパントが、ベース領域１４に拡散することを抑制しやすくなる。距離Ｗ３は、０．１μｍ以上であってよく、０．２μｍ以上であってもよい。これにより、中間領域１０２がチャネルに与える影響を抑制できる。
　図９は、図３のｄ－ｄ線におけるドーピング濃度分布の一例を示す図である。ｄ－ｄ線は、深さ方向（Ｚ軸方向）と平行な線であって、ゲートトレンチ部４０の近傍のメサ部６０を通過する線である。ｄ－ｄ線は、ゲートトレンチ部４０とメサ部６０との境界を通過してよい。本例では、中間領域１０２はゲートトレンチ部４０と離れて配置されている。このため、図９に示すドーピング濃度分布には、中間領域１０２が設けられていない。本例のドーピング濃度分布は、ベース領域１４と蓄積領域１６との境界の深さ位置Ｄ２において、第３の谷Ｖ３を有している。
　ゲート閾値は、ゲートトレンチ部４０に接するベース領域１４のピーク濃度Ｎｐ１に依存する。ピーク濃度Ｎｐ１は、中間領域１０２のドーパント（本例ではアクセプタ）の影響をできるだけ受けないことが好ましい。一例として、距離Ｗ３を上記のようにしてよい。
　谷Ｖ３では、アクセプタ濃度とドナー濃度が一致する。このため、谷Ｖ３のネットドーピング濃度は、理論上は０である。谷Ｖ３のアクセプタ濃度もしくはドナー濃度は、ドリフト領域１８のドーピング濃度（本例ではドナー濃度）Ｎ０より高くてよい。谷Ｖ３のアクセプタ濃度またはドナー濃度は、谷Ｖ２のアクセプタ濃度またはドナー濃度より低くてよい。
　図１０は、図３のｂ－ｂ線におけるアクセプタのドーピング濃度分布の他の例を示す図である。本例の中間領域１０２は、ゲートトレンチ部４０と接して設けられている。他の構造は、図２から図７において説明したいずれかの態様と同一である。中間領域１０２は、メサ部６０の両側のトレンチ部と接していてよい。
　本例のドーピング濃度分布は、メサ部６０のＸ軸方向の中央位置ｃにおいて、ピーク濃度Ｎｐとなる。ドーピング濃度分布は、Ｘ軸方向の所定の範囲において、一定のピーク濃度Ｎｐを有してもよい。ピーク濃度Ｎｐは、ドーピング濃度Ｎｐ１より低い。これにより、中間領域１０２を備えつつ、ゲート閾値はＮｐ１によって決定できる。ｂ－ｂ線において、ゲートトレンチ部４０に接する位置のアクセプタのドーピング濃度Ｎ２は、ピーク濃度Ｎｐよりも低い。ただし、中間領域１０２が設けられていないメサ部６０において、ｂ－ｂ線と同一の深さ位置のドーピング濃度（例えばＮ１）よりも高い。このような構成によっても、蓄積領域１６からベース領域１４へのドーパントの拡散を抑制できる。また、ドーピング濃度Ｎ２をピーク濃度Ｎｐよりも低くすることで、中間領域１０２がチャネルに与える影響を抑制できる。ドーピング濃度Ｎ２は、ピーク濃度Ｎｐの半分以下であってよく、１／５以下であってよく、１／１０以下であってもよい。
　図１１は、図３のｄ－ｄ線におけるドーピング濃度分布の他の例を示す図である。図１１の例においては、図１０において説明したように、中間領域１０２がゲートトレンチ部４０と接して配置されている。
　ゲートトレンチ部４０と接する位置における深さ方向のドーピング濃度分布は、中間領域１０２において第２のピークＰ２'を有する。第２のピークＰ２'の深さ位置は、メサ部６０の幅方向中央における第２のピークＰ２の深さ位置と同一である。第２のピークＰ２'のドーピング濃度はＮ３である。本例では、第２のピークＰ２'のドーピング濃度Ｎ３は、第１のピークＰ１のドーピング濃度Ｎｐ１より低い。これにより、蓄積領域１６からベース領域１４へのドーパントの拡散を抑制しつつ、中間領域１０２のチャネルへの影響を抑制できる。ドーピング濃度Ｎ３は、ドーピング濃度Ｎｐ１の半分以下であってよく、１／５以下であってよく、１／１０以下であってもよい。
　なお、ベース領域１４は、幅方向（Ｘ軸方向）において均一なドーピング濃度分布を有してよい。例えば、メサ部６０の幅方向中央における第１のピークＰ１のドーピング濃度と、ゲートトレンチ部４０に接する位置における第１のピークＰ１のドーピング濃度は等しい。
　本例のドーピング濃度分布は、図４に示した例、および、図６に示した例のいずれとも組み合わせることができる。図４の例と組み合わせた場合、メサ部６０の幅方向中央においては、第２のピークＰ２のドーピング濃度Ｎｐ２は、第１のピークＰ１のドーピング濃度Ｎｐ１より大きく、ゲートトレンチ部４０と接する位置においては、第２のピークＰ２'のドーピング濃度Ｎ３は、第１のピークＰ１のドーピング濃度Ｎｐ１より小さい。これにより、蓄積領域１６からベース領域１４へのドーパントの拡散を効率よく抑制しつつ、中間領域１０２のチャネルへの影響を抑制できる。図６の例と組み合わせた場合、メサ部６０の中央およびゲートトレンチ部４０と接する位置の両方において、第２のピークＰ２（Ｐ２'）のドーピング濃度Ｎｐ２（Ｎ３）は、第１のピークＰ１のドーピング濃度Ｎｐ１より小さい。
　図１２は、メサ部６０の他の構成例を示す図である。本例のメサ部６０は、深さ方向において複数の蓄積領域１６を有する。蓄積領域１６の深さ方向における段数は、２段であってよく、３段であってよく、他の段数であってもよい。
　図１３は、図１２のｅ－ｅ線におけるドーピング濃度分布の一例を示す図である。ｅ－ｅ線は、深さ方向（Ｚ軸方向）と平行な線であって、メサ部６０の配列方向（Ｘ軸方向）の中央を通過する線である。
　それぞれの蓄積領域１６は、深さ方向におけるドーピング濃度分布においてピークを有する。中間領域１０２の第２のピークＰ２よりも下側に、少なくとも２つの蓄積領域１６のピークが配置されていてよい。これにより、ベース領域１４を通過した電子電流を、メサ部６０の幅方向中央近傍に流しやすくなる。メサ部６０の中央に電子電流を流すことで、蓄積領域１６の下方においてダミートレンチ部３０からゲートトレンチ部４０にかけて連続的に分布している正孔の分布を分断できる。これにより、半導体装置１００のターンオン時にゲートトレンチ部４０に流れる変位電流を低減できる。変位電流の低減については、例えば、ＷＯ２０１８／０３０４４０号に開示されている。
　図１４は、上面視における中間領域１０２の配置例を示す図である。図１４においては、ゲートトレンチ部４０に接して配置された一つのメサ部６０を、部分的に示している。図１４においては、トレンチ部に接していない中間領域１０２を示しているが、中間領域１０２はトレンチ部に接していてもよい。図１に示したように、メサ部６０は、半導体基板１０の上面において配列方向（Ｘ軸方向）と直交する延伸方向（Ｙ軸方向）に延伸して設けられている。本例のメサ部６０には、延伸方向においてエミッタ領域１２とコンタクト領域１５とが交互に配置されている。
　本例の中間領域１０２は、延伸方向（Ｙ軸方向）において、離散的に配置されている。なお配列方向（Ｘ軸方向）においては、中間領域１０２は、メサ部６０の中央に配置されている。複数の中間領域１０２は、延伸方向に所定の間隔で配置されていてよい。本例の中間領域１０２は、エミッタ領域１２と一対一に対応して配置されている。それぞれの中間領域１０２は、対応するエミッタ領域１２の延伸方向（Ｙ軸方向）における少なくとも一部の範囲と重なって配置されている。
　図１４に示す例では、それぞれの中間領域１０２の延伸方向における長さは、対応するエミッタ領域１２の延伸方向における長さよりも長い。つまり、それぞれの中間領域１０２は、対応するエミッタ領域１２の延伸方向における全範囲にわたって設けられている。この場合、それぞれの中間領域１０２の延伸方向における両端は、コンタクト領域１５と重なる位置に配置されている。ただし、それぞれの中間領域１０２は、コンタクト領域１５の延伸方向における少なくとも一部の範囲に重ならずに配置されている。つまり、コンタクト領域１５は、メサ部６０のＸ軸方向の中央位置において、中間領域１０２と重ならない部分を有する。
　コンタクト領域１５と中間領域１０２とを重ねて配置すると、正孔が中間領域１０２およびコンタクト領域１５を通って、エミッタ電極５２に過剰に引き抜かれる場合がある。この場合、トランジスタ部７０のオン電圧が上昇してしまう。本例では、中間領域１０２をエミッタ領域１２と重なる位置に選択的に設けているので、短チャネル効果を抑制しつつ、オン電圧の上昇を抑制できる。
　なお、中間領域１０２の配置は、図１４の例に限定されない。図１に示したように、中間領域１０２は、１つ以上のエミッタ領域１２および１つ以上のコンタクト領域１５にまたがって、延伸方向において連続的に設けられていてもよい。
　図１５は、図１４におけるｆ－ｆ断面の一例を示す図である。ｆ－ｆ断面は、中間領域１０２を通過するＹＺ面である。図１４において説明したように、中間領域１０２は、上面視においてエミッタ領域１２と重なる位置に設けられる。つまり、中間領域１０２とエミッタ領域１２とは、Ｚ軸方向において対向して配置されている。
　Ｙ軸方向における、エミッタ領域１２の長さをＹ１、中間領域１０２の長さをＹ２、中間領域１０２の間隔をＹ３とする。長さＹ２は、長さＹ１よりも大きくてよい。長さＹ２は、長さＹ１の１．１倍以上であってよい。長さＹ２は、長さＹ３より大きくてよい。長さＹ２は、長さＹ３の１．５倍以上であってよく、２倍以上であってもよい。
　半導体基板１０の内部において、コンタクト領域１５と中間領域１０２とは離れて配置されている。本例では、コンタクト領域１５と中間領域１０２との間には、ベース領域１４が設けられている。これにより、中間領域１０２からコンタクト領域１５への正孔の移動を抑制できる。このため、半導体装置１００のオン電圧の上昇を抑制できる。
　また、半導体基板１０の内部において、エミッタ領域１２と中間領域１０２とは離れて配置されている。本例では、エミッタ領域１２と中間領域１０２との間には、ベース領域１４が設けられている。これにより、短チャネル効果を抑制できる。
　図１６は、ｆ－ｆ断面の他の例を示す図である。本例における中間領域１０２は、図１に示したように、Ｙ軸方向に連続して配置されている。他の構造は、図１５に示した例と同一である。このような構成によっても、短チャネル効果を抑制できる。
　図１７は、メサ部６０の他の例を示す拡大図である。本例のメサ部６０は、中間領域１０２の配置が、図３に示した例と異なる。中間領域１０２の配置以外の構造は、図１から図１６において説明したいずれかの態様と同一であってよい。
　本例の中間領域１０２は、ベース領域１４と蓄積領域１６の境界のＰＮ接合１０６よりも下側に配置されている。つまり中間領域１０２は、全体が蓄積領域１６の内側に配置されている。
　図１８は、図１７のｇ－ｇ線におけるドーピング濃度分布の一例を示す図である。ｇ－ｇ線は、深さ方向（Ｚ軸方向）と平行な線であって、メサ部６０の配列方向（Ｘ軸方向）の中央を通過する線である。
　中間領域１０２の上側および下側には、蓄積領域１６が配置されている。中間領域１０２は、蓄積領域１６の第３のピークＰ３よりも上側に配置されていることが好ましい。また、ＰＮ接合１０６と、中間領域１０２の第２のピークＰ２とのＺ軸方向における距離をＬ３とし、ＰＮ接合１０６と、ドリフト領域１８の上端（すなわち蓄積領域１６の下端）との距離をＬ４とする。距離Ｌ３は、距離Ｌ４の半分以下であってよく、１／３以下であってもよい。距離Ｌ３を小さくすることで、中間領域１０２の下側における蓄積領域１６の厚みを確保して、ＩＥ効果を維持しやすくなる。
　図１９は、半導体装置１００の製造方法の一例を示す図である。図１９においては、ベース領域１４、蓄積領域１６、中間領域１０２を形成する工程を示しており、他の工程を省略している。
　本例の製造方法は、第１注入段階Ｓ１８００および第１アニール段階Ｓ１８０２を有する。第１注入段階Ｓ１８００では、ドリフト領域１８を有する半導体基板１０に、第２導電型のドーパントを注入する。第２導電型のドーパントは、ベース領域１４を形成すべき領域に注入される。第２導電型のドーパントは、例えばボロン等のイオンである。第１アニール段階Ｓ１８０２では、半導体基板１０をアニールすることで、ドーパントを活性化させてベース領域１４を形成する。
　本例の製造方法は、第１アニール段階Ｓ１８０２の後に、蓄積領域形成段階Ｓ１８０４を有する。蓄積領域形成段階Ｓ１８０４においては、半導体基板１０に第１導電型のドーパントを注入してから、半導体基板１０をアニールすることで、蓄積領域１６を形成する。第１導電型のドーパントは、例えば水素またはリン等のイオンである。
　本例の製造方法は、蓄積領域形成段階Ｓ１８０４の後に、第２注入段階Ｓ１８０６および第２アニール段階Ｓ１８０８を有する。第２注入段階Ｓ１８０６では、半導体基板１０に第２導電型のドーパントを注入する。第２導電型のドーパントは、中間領域１０２を形成すべき領域に注入される。第２導電型のドーパントは、例えばボロン等のイオンである。第２アニール段階Ｓ１８０８では、半導体基板１０をアニールすることで、ドーパントを活性化させて中間領域１０２を形成する。
　ベース領域１４よりも中間領域１０２を後に形成することで、中間領域１０２における熱履歴を小さくできる。このため、中間領域１０２の深さ方向のドーピング濃度分布を急峻にできる。従って、短チャネル効果を抑制しつつ、中間領域１０２がチャネル等に与える影響を小さくできる。
　第２アニール段階Ｓ１８０８におけるアニール温度は、第１アニール段階Ｓ１８０２におけるアニール温度よりも低いことが好ましい。また、第２アニール段階Ｓ１８０８におけるアニール時間は、第１アニール段階Ｓ１８０２におけるアニール時間よりも短いことが好ましい。これにより、中間領域１０２の深さ方向のドーピング濃度分布をより急峻にできる。一例として、第１アニール段階Ｓ１８０２におけるアニール温度は１１００℃以上１２００℃以下であり、第２アニール段階Ｓ１８０８におけるアニール温度は８００℃以上９００℃以下である。また、第１アニール段階Ｓ１８０２におけるアニール時間は１時間以上３時間以下であり、第２アニール段階Ｓ１８０８におけるアニール時間は５秒以上、１分以内である。
　なお、第１アニール段階Ｓ１８０２は、第１注入段階Ｓ１８００の後に行うアニール工程のうち、第１注入段階Ｓ１８００に最も近いタイミングで行うアニール工程を指してよい。同様に、第２アニール段階Ｓ１８０８は、第２注入段階Ｓ１８０６の後に行うアニール工程のうち、第２注入段階Ｓ１８０６に最も近いタイミングで行うアニール工程を指してよい。
　また、第２アニール段階Ｓ１８０８におけるアニール温度は、蓄積領域形成段階Ｓ１８０４におけるアニール温度よりも低いことが好ましい。また、第２アニール段階Ｓ１８０８におけるアニール時間は、蓄積領域形成段階Ｓ１８０４におけるアニール時間よりも短いことが好ましい。一例として、蓄積領域形成段階Ｓ１８０４におけるアニール温度は９００℃以上１１００℃以下であり、アニール時間は５分以上１時間以下である。
　中間領域１０２を形成することで、第２注入段階Ｓ１８０６よりも後のアニール工程において、蓄積領域１６のドーパントがベース領域１４に拡散することを抑制できる。
　図２０は、中間領域１０２の第２のピークＰ２の深さ位置と、半導体装置１００のオン電圧との関係の一例を示す図である。本例では、ＰＮ接合１０６の深さ位置は、半導体基板１０の上面２１から２μｍである。また、蓄積領域１６の第３のピークＰ３の深さ位置は、２．５μｍである。また、中間領域１０２を設けない場合のオン電圧は３Ｖである。
　第２のピークＰ２の深さ位置が、第３のピークＰ３の深さ位置（２．５μｍ）より十分浅ければ、中間領域１０２を設けても蓄積領域１６のＩＥ効果はそれほど低減しないので、オン電圧もそれほど上昇しない。第２のピークＰ２の深さ位置が、ＰＮ接合１０６の深さ位置（２μｍ）よりも０．１μｍ程度深くなると、オン電圧は大幅に増大する。そして、第２のピークＰ２の深さ位置が、第３のピークＰ３の深さ位置と同一になると、オン電圧は極大値となる。
　このため、第２のピークＰ２は、第３のピークＰ３よりも浅い位置に配置されることが好ましい。第２のピークＰ２は、第３のピークＰ３と、ＰＮ接合１０６との中間点（本例では深さ２．２５μｍ）よりも浅い位置に配置されてよい。第２のピークＰ２は、ＰＮ接合１０６の深さ位置に対して、０．１μｍ以内に範囲に配置されてもよい。これにより、第２のピークＰ２を、第１のピークＰ１および第３のピークＰ３の両方から離すことができる。
　以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。
１０・・・半導体基板、１１・・・ウェル領域、１２・・・エミッタ領域、１４・・・ベース領域、１５・・・コンタクト領域、１６・・・蓄積領域、１８・・・ドリフト領域、２０・・・バッファ領域、２１・・・上面、２２・・・コレクタ領域、２３・・・下面、２４・・・コレクタ電極、２５・・・接続部、２９・・・延伸部分、３０・・・ダミートレンチ部、３１・・・先端部、３２・・・ダミー絶縁膜、３４・・・ダミー導電部、３８・・・層間絶縁膜、３９・・・延伸部分、４０・・・ゲートトレンチ部、４１・・・先端部、４２・・・ゲート絶縁膜、４４・・・ゲート導電部、４８・・・ゲート配線、４９・・・コンタクトホール、５０・・・ゲート金属層、５２・・・エミッタ電極、５４・・・コンタクトホール、５６・・・コンタクトホール、６０・・・メサ部、７０・・・トランジスタ部、８０・・・ダイオード部、８２・・・カソード領域、９０・・・境界部、１００・・・半導体装置、１０２・・・中間領域、１０４・・・下端、１０６・・・ＰＮ接合、１０８・・・端部、１１０・・・裾、１１２・・・裾、１１３・・・裾、１２２・・・キンク部、１２４・・・極値

Claims (19)

  1. 　第１導電型のドリフト領域を有する半導体基板と、
    　前記半導体基板の上面から前記ドリフト領域まで達して設けられ、且つ、前記半導体基板の上面において配列方向に複数配列されたトレンチ部と、
    　前記半導体基板の内部において２つの前記トレンチ部に挟まれた領域であるメサ部と
    　を備え、
    　前記トレンチ部は、１つ以上のゲートトレンチ部および１つ以上のダミートレンチ部を有し、
    　前記ゲートトレンチ部に接する少なくとも一つの前記メサ部は、
    　前記半導体基板の上面に露出して、且つ、前記ゲートトレンチ部と接して設けられ、前記ドリフト領域よりもドーピング濃度の高い第１導電型のエミッタ領域と、
    　前記エミッタ領域の下方に設けられ、且つ、前記ゲートトレンチ部と接して設けられた第２導電型のベース領域と、
    　前記ベース領域の下方に設けられ、前記ドリフト領域よりもドーピング濃度の高い第１導電型の蓄積領域と、
    　前記ベース領域の上端と前記蓄積領域の下端との間の深さ位置に設けられた第２導電型の中間領域と
    　を有し、
    　前記ベース領域は、前記半導体基板の深さ方向のドーピング濃度分布において第１のピークを有し、
    　前記中間領域は、前記深さ方向のドーピング濃度分布において、前記第１のピークから前記トレンチ部の下端の深さ位置までに第２のピークおよびキンク部の少なくとも一方を有する半導体装置。
  2. 　前記中間領域が設けられた深さ位置において、前記メサ部の前記配列方向の中央の第２導電型ドーパントのドーピング濃度が、前記トレンチ部に接する位置の第２導電型ドーパントのドーピング濃度よりも高い
    　請求項１に記載の半導体装置。
    半導体装置。
  3. 　前記中間領域は前記第２のピークを有しており、
    　前記蓄積領域は、前記半導体基板の深さ方向のドーピング濃度分布において、１つ以上のピークを有しており、
    　前記第２のピークは、前記蓄積領域の最も下側の前記ピークよりも上側に配置されている
    　請求項２に記載の半導体装置。
  4. 　前記第２のピークは、前記蓄積領域の最も上側の前記ピークよりも上側に配置されている
    　請求項３に記載の半導体装置。
  5. 　前記ベース領域と前記蓄積領域との境界のうち、前記ゲートトレンチ部と接する部分の深さ位置が、前記第２のピークの深さ位置を基準とした前記中間領域のドーピング濃度分布の半値幅の範囲内である
    　請求項３または４に記載の半導体装置。
  6. 　前記中間領域の少なくとも一部は、前記ベース領域と前記蓄積領域との境界のうち、前記ゲートトレンチ部と接する部分の深さ位置よりも上側に設けられている
    　請求項３から５のいずれか一項に記載の半導体装置。
  7. 　前記第２のピークのドーピング濃度は、前記第１のピークのドーピング濃度よりも高い
    　請求項３から６のいずれか一項に記載の半導体装置。
  8. 　前記第２のピークのドーピング濃度は、前記蓄積領域のドーピング濃度よりも高い
    　請求項３から７のいずれか一項に記載の半導体装置。
  9. 　前記中間領域の前記第２のピークよりも下側における深さ方向のドーピング濃度分布は、前記ベース領域の前記第１のピークよりも下側における深さ方向のドーピング濃度分布よりも急峻に変化している
    　請求項３から８のいずれか一項に記載の半導体装置。
  10. 　前記中間領域は、前記ゲートトレンチ部と離れて配置されている
    　請求項１から９のいずれか一項に記載の半導体装置。
  11. 　前記中間領域は、前記ゲートトレンチ部と接して配置されており、
    　前記ゲートトレンチ部と接する位置の前記第２のピークのドーピング濃度は、前記第１のピークのドーピング濃度よりも低い
    　請求項３から９のいずれか一項に記載の半導体装置。
  12. 　前記メサ部は、前記半導体基板の上面において前記配列方向と直交する延伸方向に延伸して設けられており、
    　前記メサ部は、前記延伸方向において前記エミッタ領域と交互に前記半導体基板の上面に露出するように配置された、前記ベース領域よりもドーピング濃度の高い第２導電型のコンタクト領域を有し、
    　前記中間領域は、前記エミッタ領域の前記延伸方向における少なくとも一部の範囲と重なって配置されており、且つ、前記コンタクト領域の前記延伸方向における少なくとも一部の範囲に重ならずに配置されている
    　請求項１から１１のいずれか一項に記載の半導体装置。
  13. 　一つの前記中間領域の前記延伸方向における長さは、一つの前記エミッタ領域の前記延伸方向における長さよりも長い
    　請求項１２に記載の半導体装置。
  14. 　前記半導体基板の内部において、前記コンタクト領域と前記中間領域とは離れて配置されている
    　請求項１２または１３に記載の半導体装置。
  15. 　前記半導体基板の内部において、前記エミッタ領域と前記中間領域とは離れて配置されている
    　請求項１２から１４のいずれか一項に記載の半導体装置。
  16. 　前記中間領域の少なくとも一部は、前記ゲートトレンチ部と前記ダミートレンチ部とに挟まれた前記メサ部に配置されており、
    　前記中間領域は、前記ダミートレンチ部と離れて配置されている
    　請求項１から１５のいずれか一項に記載の半導体装置。
  17. 　請求項１から１６のいずれか一項に記載の半導体装置を製造する製造方法であって、
    　前記ドリフト領域を有する前記半導体基板に第２導電型のドーパントを注入する第１注入段階と、
    　前記半導体基板をアニールすることで、前記ベース領域を形成する第１アニール段階と、
    　前記第１アニール段階の後に、前記半導体基板に第２導電型のドーパントを注入する第２注入段階と、
    　前記第１アニール段階よりも低い温度で前記半導体基板をアニールすることで、前記中間領域を形成する第２アニール段階と
    　を備える製造方法。
  18. 　前記第２アニール段階のアニール時間は、前記第１アニール段階のアニール時間よりも短い
    　請求項１７に記載の製造方法。
  19. 　前記第１アニール段階と、前記第２注入段階との間に、
    　前記半導体基板に第１導電型のドーパントを注入して、前記半導体基板をアニールすることで、前記蓄積領域を形成する段階を備える
    　請求項１７または１８に記載の製造方法。
PCT/JP2019/022804 2018-06-21 2019-06-07 半導体装置および製造方法 WO2019244681A1 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN201980005950.4A CN111418068B (zh) 2018-06-21 2019-06-07 半导体装置及制造方法
JP2020525538A JP6992895B2 (ja) 2018-06-21 2019-06-07 半導体装置および製造方法
US16/882,527 US11139392B2 (en) 2018-06-21 2020-05-24 Semiconductor device and manufacturing method

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2018-117706 2018-06-21
JP2018117706 2018-06-21

Related Child Applications (1)

Application Number Title Priority Date Filing Date
US16/882,527 Continuation US11139392B2 (en) 2018-06-21 2020-05-24 Semiconductor device and manufacturing method

Publications (1)

Publication Number Publication Date
WO2019244681A1 true WO2019244681A1 (ja) 2019-12-26

Family

ID=68983946

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2019/022804 WO2019244681A1 (ja) 2018-06-21 2019-06-07 半導体装置および製造方法

Country Status (4)

Country Link
US (1) US11139392B2 (ja)
JP (1) JP6992895B2 (ja)
CN (1) CN111418068B (ja)
WO (1) WO2019244681A1 (ja)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007266133A (ja) * 2006-03-27 2007-10-11 Toyota Central Res & Dev Lab Inc 半導体装置
JP2010050307A (ja) * 2008-08-22 2010-03-04 Renesas Technology Corp 半導体装置およびその製造方法
JP2018022852A (ja) * 2016-08-05 2018-02-08 国立研究開発法人産業技術総合研究所 半導体装置およびその製造方法
WO2018030440A1 (ja) * 2016-08-12 2018-02-15 富士電機株式会社 半導体装置および半導体装置の製造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6126150B2 (ja) 2015-03-06 2017-05-10 トヨタ自動車株式会社 半導体装置
CN107851666B (zh) * 2016-02-15 2021-11-23 富士电机株式会社 半导体装置
JP6681238B2 (ja) 2016-03-28 2020-04-15 ローム株式会社 半導体装置および半導体装置の製造方法
JP6617657B2 (ja) 2016-07-29 2019-12-11 富士電機株式会社 炭化ケイ素半導体装置および炭化ケイ素半導体装置の製造方法
JP7131003B2 (ja) * 2018-03-16 2022-09-06 富士電機株式会社 半導体装置
CN111247639B (zh) * 2018-05-17 2023-09-05 富士电机株式会社 半导体装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007266133A (ja) * 2006-03-27 2007-10-11 Toyota Central Res & Dev Lab Inc 半導体装置
JP2010050307A (ja) * 2008-08-22 2010-03-04 Renesas Technology Corp 半導体装置およびその製造方法
JP2018022852A (ja) * 2016-08-05 2018-02-08 国立研究開発法人産業技術総合研究所 半導体装置およびその製造方法
WO2018030440A1 (ja) * 2016-08-12 2018-02-15 富士電機株式会社 半導体装置および半導体装置の製造方法

Also Published As

Publication number Publication date
US11139392B2 (en) 2021-10-05
JPWO2019244681A1 (ja) 2020-12-17
CN111418068B (zh) 2023-09-26
CN111418068A (zh) 2020-07-14
JP6992895B2 (ja) 2022-01-13
US20200287031A1 (en) 2020-09-10

Similar Documents

Publication Publication Date Title
JP6724993B2 (ja) 半導体装置および半導体装置の製造方法
JP5787853B2 (ja) 電力用半導体装置
JP6958093B2 (ja) 半導体装置
JP7268330B2 (ja) 半導体装置および製造方法
JP6885101B2 (ja) 半導体装置
WO2017006711A1 (ja) 半導体装置
JP6958011B2 (ja) 半導体装置および半導体装置の製造方法
JP2018046187A (ja) 半導体装置
JP2013258327A (ja) 半導体装置及びその製造方法
JP6863479B2 (ja) 半導体装置およびその製造方法
TW201314868A (zh) 結合高壓元件之方法
JP2024015449A (ja) 半導体装置
TW201314867A (zh) 結合高低壓元件之半導體芯片
JP7456520B2 (ja) 半導体装置
JP7211516B2 (ja) 半導体装置
WO2022239285A1 (ja) 半導体装置
US20230282691A1 (en) Semiconductor device
JP2023040134A (ja) 半導体装置
WO2019098270A1 (ja) 半導体装置
JP2017183625A (ja) 半導体装置およびその製造方法
JP7334407B2 (ja) 半導体装置および半導体装置の製造方法
JP6911373B2 (ja) 半導体装置
JP6996621B2 (ja) 半導体装置
WO2019244681A1 (ja) 半導体装置および製造方法
WO2018154963A1 (ja) 半導体装置

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 19821583

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 2020525538

Country of ref document: JP

Kind code of ref document: A

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 19821583

Country of ref document: EP

Kind code of ref document: A1