CN114762128A - 开关元件 - Google Patents

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片冈惠太
山下侑佑
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Abstract

开关元件具备设置有沟槽的半导体基板、栅极绝缘膜以及栅极电极。半导体基板具有源极区、体区、漂移区、第一电场缓和区以及连接区。漂移区在体区的下侧的沟槽的侧面及沟槽的底面与栅极绝缘膜相接。第一电场缓和区被配置于漂移区的内部，与沟槽的底面隔开间隔地被配置于沟槽的下部，沿着沟槽的底面延伸。连接区以到达第一电场缓和区的方式从体区向下侧突出，在从上方俯视时，在与沟槽交叉的方向上较长地延伸。在将连接区的介电常数设为ε(F/cm)、将连接区的临界电场强度设为Ec(V/cm)、将元电荷设为e(C)、将从上方俯视位于沟槽的下部的连接区时的p型杂质的面密度设为Q(cm‑2)时，满足Q>ε·Ec/e。

Description

开关元件
技术领域
本说明书所公开的技术涉及一种开关元件。
日本公开专利公报第2009-158681号所公开的开关元件具有半导体基板和栅极电极。在半导体基板的上表面设置有沟槽。在沟槽内配置有栅极电极。栅极电极通过栅极绝缘膜而与半导体基板绝缘。半导体基板具有源极区、体区、漂移区以及电场缓和区(底部区)。源极区是在沟槽的侧面与栅极绝缘膜相接的n型区。体区是在源极区的下侧的沟槽的侧面与栅极绝缘膜相接的p型区。漂移区是被配置于体区的下侧、且在体区的下侧的沟槽的侧面及沟槽的底面与栅极绝缘膜相接的n型区。电场缓和区是被配置于漂移区的内部、且与沟槽的底面隔开间隔地被配置于沟槽的下部的p型区。
发明内容
发明要解决的问题
在专利文献1的开关元件中，在发生雪崩击穿的情况下，在电场缓和区附近产生的空穴的一部分在从漂移区流向体区的过程中被注入到栅极绝缘膜。由此，产生栅极绝缘膜的特性发生变化、栅极阈值变动之类的问题。在本说明书中，提出在发生雪崩击穿的情况下能够抑制栅极绝缘膜的特性变化的技术。
用于解决问题的方案
本说明书所公开的开关元件具备：半导体基板，在上表面设置有沟槽；栅极绝缘膜，覆盖所述沟槽的内表面；以及栅极电极，被配置于所述沟槽内，通过所述栅极绝缘膜而与所述半导体基板绝缘。所述半导体基板具有源极区、体区、漂移区、第一电场缓和区以及连接区。所述源极区是在所述沟槽的侧面与所述栅极绝缘膜相接的n型区。所述体区是在所述源极区的下侧的所述侧面与所述栅极绝缘膜相接的p型区。所述漂移区是被配置于所述体区的下侧、且在所述体区的下侧的所述侧面与所述栅极绝缘膜相接、且在所述沟槽的底面与所述栅极绝缘膜相接的n型区。所述第一电场缓和区是被配置于所述漂移区的内部、且与所述沟槽的所述底面隔开间隔地被配置于所述沟槽的下部、且沿着所述沟槽的所述底面延伸的p型区。所述连接区是以到达所述第一电场缓和区的方式从所述体区向下侧突出、且在从上方俯视时在与所述沟槽交叉的方向上较长地延伸的p型区。在将所述连接区的介电常数设为ε(F/cm)、将所述连接区的临界电场强度设为Ec(V/cm)、将元电荷设为e(C)、将从上方俯视位于所述沟槽的下部的所述连接区时的p型杂质的面密度设为Q(cm-2)时，满足Q>ε·Ec/e。
在该开关元件截止时，电场容易集中于连接区与第一电场缓和区相连的部分。因此，在该开关元件中，在连接区与第一电场缓和区相连的部分的附近发生雪崩击穿。由于雪崩击穿而产生的空穴经由连接区流向体区。另外，在该开关元件中，面密度Q满足上式，因此在连接区内扩展的耗尽层不会到达至沟槽的下端。即，在沟槽的下端的周边的连接区内残留非耗尽化区(耗尽层未扩展的区域)。通过非耗尽化区来抑制在连接区中流动的空穴(由于雪崩击穿而产生的空穴)被注入到栅极绝缘膜。因而，在上述的开关元件中，即使在发生雪崩击穿的情况下，也能够抑制栅极绝缘膜的特性变化。
附图说明
图1是实施例1的MOSFET的截面立体图。
图2是图1的平面II上的截面图。
图3是图1的平面III上的截面图。
图4是图1的平面IV上的截面图。
图5是图1的平面V上的截面图。
图6是实施例2的MOSFET的对应于图3的截面图。
图7是实施例2的MOSFET的对应于图4的截面图。
图8是实施例2的MOSFET的平面图。
具体实施方式
以下列举本说明书所公开的技术要素。此外，以下的各技术要素分别独立地有用。
在本说明书所公开的一例的结构中，所述半导体基板也可以由碳化硅构成，满足Q>1.49×1013。
在本说明书所公开的一例的结构中，也可以是：在所述半导体基板的所述上表面设置有多个所述沟槽，设置有多个所述连接区，设置有多个所述第一电场缓和区，还具有p型的多个第二电场缓和区，各所述第一电场缓和区被配置于对应的所述沟槽的下部，各所述连接区以与所述多个沟槽交叉的方式延伸，各所述第二电场缓和区被配置于对应的所述连接区的下部，连接于对应的所述连接区，以与所述多个第一电场缓和区交叉的方式延伸。
在这样的结构中，抑制在开关元件截止的状态下电场集中于连接区的下端附近。并且，第一电场缓和区和第二电场缓和区被配置成在俯视时呈格子状。因此，在开关元件截止时，耗尽层从第一电场缓和区和第二电场缓和区迅速地扩展到被第一电场缓和区和第二电场缓和区包围的漂移区。这样，耗尽层在漂移区内迅速地扩展，因此能够降低开关元件的漏极-源极间的电容。
在本说明书所公开的一例的结构中，所述连接区的p型杂质浓度也可以高于所述第一电场缓和区的p型杂质浓度。
在这样的结构中，电场更容易集中于连接区与第一电场缓和区相连的部分的附近。因此，能够使雪崩击穿在连接区与第一电场缓和区相连的部分的附近发生。
(实施例1)
图1～图5表示实施方式的MOSFET(metal-oxide-semiconductor field effecttransistor：金属氧化物半导体场效应晶体管)10。MOSFET 10具有半导体基板12。以下，将与半导体基板12的上表面12a平行的一个方向称为x方向，与上表面12a平行且与x方向垂直的方向称为y方向，将半导体基板12的厚度方向称为z方向。如图2～图5所示，在半导体基板12的上表面12a上设置有电极、绝缘膜等。此外，在图1中，为了说明，省略了半导体基板12的上表面12a上的结构的图示。
半导体基板12由碳化硅(SiC)构成。在半导体基板12的上表面12a设置有多个沟槽22。如图1所示，多个沟槽22在上表面12a彼此平行地延伸。多个沟槽22沿y方向以直线状较长地延伸。多个沟槽22在x方向上隔开间隔地排列。在各沟槽22的内部配置有栅极绝缘膜24和栅极电极26。
栅极绝缘膜24覆盖沟槽22的内表面。栅极绝缘膜24具有覆盖沟槽22的侧面的侧面绝缘膜24a和覆盖沟槽22的底面的底面绝缘膜24b。栅极绝缘膜24例如由氧化硅构成。
栅极电极26被配置于沟槽22内。栅极电极26通过栅极绝缘膜24而与半导体基板12绝缘。如图2、图3以及图5所示，栅极电极26的上表面被层间绝缘膜28覆盖。
在半导体基板12的上表面12a配置有源极电极70。源极电极70覆盖上表面12a和层间绝缘膜28。源极电极70在未设置层间绝缘膜28的部分与半导体基板12的上表面12a相接。源极电极70通过层间绝缘膜28而与栅极电极26绝缘。在半导体基板12的下表面12b配置有漏极电极72。漏极电极72与半导体基板12的下表面12b相接。
如图1所示，在半导体基板12的内部设置有多个源极区30、体区32、漂移区34、漏极区35、多个第一电场缓和区(electric field relaxation region)36以及多个连接区38。
各源极区30是n型区。如图1和图2所示，在被邻接的沟槽22夹着的各半导体区(以下称为沟槽间区)配置有多个源极区30。如图1和图4所示，在各沟槽间区中，多个源极区30在y方向上隔开间隔地配置。如图2和图4所示，各源极区30被配置于面对半导体基板12的上表面12a的范围，与源极电极70进行欧姆接触。各源极区30与位于沟槽间区的两侧的2个沟槽22相接。各源极区30在沟槽22的上端部与侧面绝缘膜24a相接。
体区32是p型区。体区32具有多个接触区32a和主体区32b。
各接触区32a是p型杂质浓度高的p型区。如图1和图3所示，各接触区32a被设置于沟槽间区。各接触区32a被配置于面对半导体基板12的上表面12a的范围。在各沟槽间区配置有多个接触区32a。如图1和图4所示，在各沟槽间区中，源极区30与接触区32a在y方向上交替地配置。因而，接触区32a被配置于2个源极区30之间。各接触区32a与源极电极70进行欧姆接触。
主体区32b是p型杂质浓度低于各接触区32a的p型区。如图1～图4所示，主体区32b被配置于各源极区30和各接触区32a的下侧。主体区32b与各源极区30及各接触区32a从下侧相接。主体区32b分布在各源极区30和各接触区32a的下侧的整个区域。如图2和图3所示，主体区32b在源极区30的下侧与侧面绝缘膜24a相接。主体区32b的下端被配置于比栅极电极26的下端靠上侧的位置。
如图3和图4所示，在接触区32a的下部设置有从主体区32b向下侧延伸的多个连接区38。各连接区38延伸到比沟槽22的下端靠下侧的位置。如图2和图4所示，在源极区30的下部未设置连接区38。如图3所示，连接区38沿与沟槽22交叉的方向(x方向)延伸。如图1和图4所示，与接触区32a同样地，多个连接区38在y方向上隔开间隔地配置。各连接区38的p型杂质浓度高于主体区32b的p型杂质浓度。
漂移区34是n型杂质浓度低的n型区。如图1～图4所示，漂移区34被配置于体区32(更详细地说，主体区32b)和连接区38的下侧。漂移区34与主体区32b及连接区38从下侧相接。另外，如图4所示，漂移区34还分布在被在y方向上邻接的2个连接区38夹着的区域。即，在图4所示的截面中，漂移区34与连接区38从侧方相接。漂移区34通过主体区32b而从各源极区30分离。如图1和图2所示，漂移区34从各沟槽间区分布到比各沟槽22靠下侧的区域。如图2所示，漂移区34在主体区32b的下侧与侧面绝缘膜24a相接。另外，漂移区34在不存在连接区38的范围与底面绝缘膜24b相接。在比连接区38的下端靠下侧的位置，漂移区34在x方向和y方向上分布在半导体基板12的大致整个区域。
漏极区35是n型杂质浓度高于漂移区34的n型区。如图1～图5所示，漏极区35被配置于漂移区34的下侧。漏极区35与漂移区34从下侧相接。漏极区35被设置于面对半导体基板12的下表面12b的范围，与漏极电极72进行欧姆接触。
各第一电场缓和区36是p型区。各第一电场缓和区36的p型杂质浓度低于连接区38的p型杂质浓度。各第一电场缓和区36被配置于漂移区34的内部。如图1～图3所示，各第一电场缓和区36与对应的沟槽22的底面隔开间隔地被配置于沟槽22的下部。如图1和图5所示，各第一电场缓和区36沿着对应的沟槽22的底面在y方向上较长地延伸。如图2和图5所示，在不存在连接区38的范围内，第一电场缓和区36的周围被漂移区34包围。因此，在沟槽22的底面与第一电场缓和区36之间的间隔处配置有漂移区34。在图2所示的截面中，第一电场缓和区36在其上表面、侧面以及下表面与漂移区34相接。如图3所示，在连接区38的下部，第一电场缓和区36连接于连接区38的下端。即，各连接区38以到达各第一电场缓和区36的方式从主体区32b向下侧突出。各第一电场缓和区36的下端被配置于比各连接区38的下端靠下侧的位置。如上所述，连接区38的上端连接于主体区32b。因而，第一电场缓和区36经由连接区38连接于主体区32b。因此，第一电场缓和区36经由连接区38、主体区32b以及接触区32a连接于源极电极70。因而，第一电场缓和区36的电位与源极电极70的电位大致相等。
本实施例的MOSFET 10构成为满足Q>ε·Ec/e的关系。此外，符号ε表示连接区38的介电常数(F/cm)。符号Ec表示连接区38的临界电场强度(V/cm)。符号e表示元电荷(C)。符号Q表示从上方俯视位于沟槽22的下部的连接区38(即，位于第一电场缓和区36与沟槽22的底面之间的部分的连接区38)时的p型杂质的面密度Q(cm-2)。面密度Q等于将位于沟槽22的下部的连接区38的p型杂质浓度(cm-3)在z方向上进行积分所得到的值。在本实施例中，半导体基板12由碳化硅构成，因此ε＝8.55×10-13(F/cm)，Ec＝2.8×106(V/cm)。另外，e＝1.6×10-19(C)。因而，以满足Q>1.49×1013的方式调整了连接区38的面密度Q。
在使用MOSFET 10时，漏极电极72被施加比源极电极70高的电位。当对栅极电极26施加栅极阈值以上的电压时，在与栅极绝缘膜24相接的范围的主体区32b形成沟道，开关元件10导通。当使施加到栅极电极26的电压下降至小于栅极阈值时，沟道消失，MOSFET 10截止。
在MOSFET 10截止的状态下，漏极电极72的电位远高于源极电极70的电位。在该状态下，漂移区34具有接近漏极电极72的电位。另外，如上所述，第一电场缓和区36具有与源极电极70大致相等的电位。因此，漂移区34与第一电场缓和区36的界面的pn结被施加高的反向电压。因而，耗尽层从第一电场缓和区36向漂移区34大范围地扩展。由此，确保MOSFET10的耐压。
在MOSFET 10截止时，漂移区34被耗尽化，并且耗尽层80(点阴影区域)还在p型区(即，第一电场缓和区36、连接区38、体区32)内扩展。在未设置连接区38的范围内，如图2所示，耗尽层80在第一电场缓和区36的大致整个区域扩展，并且耗尽层80从漂移区34延伸到主体区32b的一部分。如图4所示，耗尽层80顺着p型区(连接区38和主体区32b)与漂移区34的界面向p型区的内部延伸。
在本实施例的MOSFET 10中，连接区38的p型杂质浓度高于第一电场缓和区36的p型杂质浓度。因此，连接区38相比于第一电场缓和区36而言难以被耗尽化。另外，连接区38的p型杂质浓度高，因此与连接区38邻接的范围的第一电场缓和区36相比于其它范围的第一电场缓和区36而言难以被耗尽化。因而，在设置有第一电场缓和区36和连接区38这双方的范围内，如图3和图5所示，耗尽层80弯曲。即，在位于连接区38的下部的第一电场缓和区36内残留非耗尽化区。其结果，在连接区38的下部，等势线弯曲，等势线彼此的间隔变窄。这样，在本实施例的MOSFET 10中，电场集中于连接区38与第一电场缓和区36相连的部分的附近。因此，在连接区38与第一电场缓和区36相连的部分的附近容易发生雪崩击穿。起因于雪崩击穿而产生的空穴经由连接区38和体区32流向源极电极70。在此，在连接区38的面密度Q满足上述的关系式的情况下，在连接区38中扩展的耗尽层80不会到达至沟槽22的下端。即，即使连接区38被施加临界电场强度的电场，耗尽层80也不会到达至沟槽22的下端。因而，在沟槽22的下端的周边的连接区38内残留非耗尽化区。在非耗尽化区中，与耗尽化区相比，空穴的移动速度慢。因此，通过非耗尽化区来抑制在连接区38中流动的空穴(由于雪崩击穿而在连接区38的附近产生的空穴)被注入到栅极绝缘膜24，大部分空穴流向源极电极70。因而，在该MOSFET 10中，即使在发生雪崩击穿的情况下，也能够抑制栅极绝缘膜24的特性变化。
(实施例2)
图6～图8表示实施例2的MOSFET 100。图6表示对应于实施例1的图3的截面，图7表示对应于实施例1的图4的截面。另外，图8表示从上侧俯视半导体基板12的图。以下，对与实施例1同样的结构要素附加同样的符号，省略其说明。在实施例2的MOSFET 10中，在实施例1的结构的基础上，在半导体基板12的内部具有多个第二电场缓和区37。此外，在图8中，用阴影表示第一电场缓和区36和第二电场缓和区37。
如图7所示，各第二电场缓和区37被配置于对应的连接区38的下部。各第二电场缓和区37连接于对应的连接区38。各第二电场缓和区37的上端连接于对应的连接区38的下端。如图6所示，各第二电场缓和区37被配置于与各第一电场缓和区36大致相同的深度。如图6和图8所示，各第二电场缓和区37以与多个第一电场缓和区36交叉的方式延伸。即，各第二电场缓和区37沿着对应的连接区38的下端在x方向上延伸。各第二电场缓和区37将多个第一电场缓和区36相互连接。即，如图8所示，各第一电场缓和区36和各第二电场缓和区37被配置成在俯视时呈格子状。各第二电场缓和区37具有与各第一电场缓和区36大致相同的p型杂质浓度。
在本实施例中，在连接区38的下部配置p型杂质浓度低于连接区38的第二电场缓和区37。因此，在MOSFET 100截止的状态下，第二电场缓和区37被耗尽化，被施加到连接区38的电场得以缓和。并且，第一电场缓和区36和第二电场缓和区37被配置成在俯视时呈格子状。因此，耗尽层从第一电场缓和区36和第二电场缓和区37迅速地扩展到被第一电场缓和区36和第二电场缓和区37包围的漂移区34、位于其上部的沟槽间区的漂移区34。这样，耗尽层在漂移区34内迅速地扩展，因此MOSFET 100的漏极-源极间的电容减少。由此，MOSFET100的输出电容减少，能够降低MOSFET 100中产生的损耗。例如，在使MOSFET 100进行二极管动作的情况下，能够降低恢复损耗。
在上述的各实施例中，连接区38被设置于接触区32a的下部。然而，连接区38也可以不被设置于接触区32a的下部，例如也可以被设置于源极区30的下部。
另外，在上述的各实施例中，半导体基板12由碳化硅构成。然而，半导体基板12也可以由例如硅(Si)、氮化镓(GaN)等其它半导体材料构成。在该情况下，基于所采用的材料的介电常数、临界电场强度适当设定面密度Q即可。
以上，详细地说明了实施方式，但是这些只不过是例示，并不限定权利要求书。权利要求书所记载的技术中包括对以上例示的具体例进行的各种变形、变更。本说明书或图中说明的技术要素单独或者通过各种组合发挥技术有用性，不限定于申请时权利要求所记载的组合。另外，本说明书或图中例示的技术同时达到多个目的，达到其中的一个目的本身具有技术有用性。

Claims (4)

1.一种开关元件，其特征在于，具备：
半导体基板，在上表面设置有沟槽；
栅极绝缘膜，覆盖所述沟槽的内表面；以及
栅极电极，被配置于所述沟槽内，通过所述栅极绝缘膜而与所述半导体基板绝缘，
所述半导体基板具有：
n型的源极区，在所述沟槽的侧面与所述栅极绝缘膜相接；
p型的体区，在所述源极区的下侧的所述侧面与所述栅极绝缘膜相接；
n型的漂移区，被配置于所述体区的下侧，在所述体区的下侧的所述侧面与所述栅极绝缘膜相接，在所述沟槽的底面与所述栅极绝缘膜相接；
p型的第一电场缓和区，被配置于所述漂移区的内部，与所述沟槽的所述底面隔开间隔地被配置于所述沟槽的下部，沿着所述沟槽的所述底面延伸；以及
p型的连接区，以到达所述第一电场缓和区的方式从所述体区向下侧突出，在从上方俯视时，在与所述沟槽交叉的方向上伸长，
在将所述连接区的介电常数设为ε(F/cm)、将所述连接区的临界电场强度设为Ec(V/cm)、将元电荷设为e(C)、将从上方俯视位于所述沟槽的下部的所述连接区时的p型杂质的面密度设为Q(cm-2)时，满足Q>ε·Ec/e。
2.根据权利要求1所述的开关元件，其特征在于，
所述半导体基板由碳化硅构成，
满足Q>1.49×1013。
3.根据权利要求1或2所述的开关元件，其特征在于，
在所述半导体基板的所述上表面设置有多个所述沟槽，
设置有多个所述连接区，
设置有多个所述第一电场缓和区，
还具有p型的多个第二电场缓和区，
各所述第一电场缓和区被配置于对应的所述沟槽的下部，
各所述连接区以与所述多个沟槽交叉的方式延伸，
各所述第二电场缓和区被配置于对应的所述连接区的下部，连接于对应的所述连接区，以与所述多个第一电场缓和区交叉的方式延伸。
4.根据权利要求1～3中的任一项所述的开关元件，其特征在于，
所述连接区的p型杂质浓度高于所述第一电场缓和区的p型杂质浓度。
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