CN105720051A - 半导体元件与其制造方法 - Google Patents

Abstract

本发明揭露一种半导体元件与其制造方法。半导体元件的制造方法包含以下步骤。首先，形成磊晶层于基板上，再形成沟渠于磊晶层中。接着，形成第一介电层与屏蔽层于沟渠中，其中第一介电层包覆屏蔽层。然后，形成间隔层于沟渠中且位于第一介电层上。最后，形成第二介电层与栅极于沟渠中且位于间隔层上，并形成源极于位于沟渠的四周的磊晶层中，其中第二介电层包覆栅极，且源极环绕栅极。通过前述的制造方法，半导体元件具有适当的结构设计，使半导体元件具有较高的崩溃电压与较低的导通电阻。

Description

半导体元件与其制造方法

技术领域

本发明是有关于一种半导体元件与其制造方法。

背景技术

功率半导体仍是许多电力电子系统的主要元件。在现今功率半导体的应用领域中，能源使用效率的提升、耐压能力以及降低导通电阻的表现是非常重要能力指标，其中功率元件特性能力提升与封装寄生电性减少为两大主要改善方向。

为了进一步改善功率半导体的各项特性，相关领域莫不费尽心思开发。如何能提供一种具有较佳特性的功率半导体，实属当前重要研发课题之一，亦成为当前相关领域亟需改进的目标。

发明内容

本发明的一技术方案是在提供一种半导体元件与其制造方法，通过适当的结构设计，使半导体元件具有较高的崩溃电压、较低的导通电阻。

根据本发明一实施方式，一种半导体元件的制造方法，包含以下步骤。首先，形成磊晶层于基板上，再形成沟渠于磊晶层中。接着，形成第一介电层与屏蔽层于沟渠中，其中第一介电层包覆屏蔽层。然后，形成间隔层于沟渠中且位于第一介电层上。最后，形成第二介电层与栅极于沟渠中且位于间隔层上，并形成源极于位于沟渠的四周的磊晶层中，其中第二介电层包覆栅极，且源极环绕栅极。

根据本发明另一实施方式，一种半导体元件的制造方法，包含以下步骤。首先，形成第一沟渠于基板中，并形成第一介电层与屏蔽层于第一沟渠中，其中第一介电层包覆屏蔽层。接着，形成间隔层于第一介电层与基板上。然后，形成磊晶层于间隔层上，再形成第二沟渠于磊晶层中，其中第二沟渠对应于与第一沟渠上。最后，形成第二介电层与栅极于第二沟渠中，并形成源极于位于第二沟渠的四周的磊晶层中，其中第二介电层包覆栅极，且源极环绕栅极。

根据本发明又一实施方式，一种半导体元件，包含基板、磊晶层、第一介电层、屏蔽层、第二介电层、栅极、间隔层以及源极。磊晶层设置于基板上。第一介电层设置于磊晶层中。屏蔽层设置于第一介电层中。第二介电层设置于磊晶层中与第一介电层上方。栅极设置于第二介电层中。间隔层设置于第一介电层与第二介电层之间。源极设置于位于第二介电层的四周的磊晶层中。

根据本发明再一实施方式，一种半导体元件，包含基板、第一介电层、屏蔽层、间隔层、磊晶层、第二介电层、栅极以及源极。第一介电层设置于基板中。屏蔽层设置于第一介电层中。间隔层设置于第一介电层上与基板上。磊晶层设置于间隔层上。第二介电层设置于磊晶层中与对应于第一介电层上方。栅极设置于第二介电层中。源极设置于位于第二介电层的四周的磊晶层中。

本发明上述实施方式通过设置屏蔽层于基板与栅极之间，使半导体元件在逆向偏压操作时屏蔽层会产生电场夹挤效应，因而达成电荷平衡(ChargeBalance)与电场舒缓效果(ReduceSurfaceField，RESURF)的效果，进而使基板与栅极之间形成较和缓的电场分布。于是，基板与栅极之间的距离不用太长即可使半导体元件有较高的崩溃电压，并因而降低半导体元件的导通电阻与体积。

附图说明

图1A至图1J绘示依照本发明一实施方式的半导体元件的制造方法各步骤的剖面图；

图2A至图2F绘示依照本发明另一实施方式的半导体元件的制造方法各步骤的剖面图；

图3A至图3O绘示依照本发明又一实施方式的半导体元件的制造方法各步骤的剖面图；

图4A至图4H绘示依照本发明再一实施方式的半导体元件的制造方法各步骤的剖面图；

图5A至图5G绘示依照本发明再一实施方式的半导体元件的制造方法各步骤的剖面图。

具体实施方式

以下将以附图揭露本发明的多个实施方式，为明确说明起见，许多实务上的细节将在以下叙述中一并说明。然而，应了解到，这些实务上的细节不应用以限制本发明。也就是说，在本发明部分实施方式中，这些实务上的细节是非必要的。此外，为简化附图起见，一些已知惯用的结构与元件在附图中将以简单示意的方式绘示。

图1A至图1J绘示依照本发明一实施方式的半导体元件100的制造方法各步骤的剖面图。具体而言，半导体元件100为功率半导体元件。

如图1A所绘示，首先形成磊晶层120于基板110上，再形成沟渠121于磊晶层120中。接着，形成介电层131于磊晶层120上。然后，形成屏蔽层140于磊晶层120上。部分的介电层131与部分的屏蔽层140形成于沟渠121中。沟渠121的形成方法例如为蚀刻。基板110、磊晶层120与屏蔽层140的材质例如为多晶硅。介电层131的材质例如为二氧化硅或氮氧化硅。另外，基板110的材质可为单晶硅。

如图1B所绘示，首先移除屏蔽层140的上半部分，接着再移除介电层131的上半部分。于是，介电层131包覆屏蔽层140的下半部分。

屏蔽层140与介电层131的移除方法例如为蚀刻，并且在移除介电层131的上半部分时，以屏蔽层140作为遮罩的作用。

如图1C所绘示，首先形成介电层132于磊晶层120、介电层131以及屏蔽层140上。接着，形成阻隔层150于介电层131上，再形成介电层133于阻隔层150上。部分的介电层132、133与部分的阻隔层150形成于沟渠121中。于是，介电层131与介电层132包覆屏蔽层140。

介电层133的形成方法为高密度等离子化学气相沉积(High-DensityPlasmaChemicalVaporDeposition)。因此，介电层133的侧壁部分的厚度小于介电层133的其他部分的厚度。阻隔层150的材质例如为氮化硅。介电层132、133的材质例如为二氧化硅或氮氧化硅。

如图1C到图1D所绘示，移除介电层133的侧壁部分。介电层133的移除方法例如为蚀刻。

如图1D到图1E所绘示，移除阻隔层150的侧壁部分，即移除阻隔层150裸露于介电层133的部分。阻隔层150的移除方法例如为蚀刻。

如图1E到图1F所绘示，移除介电层132的侧壁部分，即移除介电层132裸露于介电层133与阻隔层150的部分。此外，位于沟渠121外的介电层133的上半部分在此过程中亦被部分移除。(整个移除是在图1H)介电层132、133的移除方法例如为蚀刻。

如图1F到图1G所绘示，形成间隔层160于介电层132、133上，再形成硬遮罩层102于间隔层160上。具体而言，硬遮罩层102与部分的间隔层160形成于沟渠121中。

在本实施方式中，间隔层160的材质为多晶硅，且间隔层160的掺杂离子浓度大于磊晶层120的掺杂离子浓度。间隔层160的材质亦可为硅。硬遮罩层102的材质为二氧化硅或氮氧化硅。

如图1G到图1H所绘示，首先移除间隔层160的上半部分，使残留的间隔层160的高度低于硬遮罩层102，间隔层160的上半部分的移除方法为蚀刻。接着，移除硬遮罩层102与位于沟渠121外的介电层133。然后，移除位于沟渠121外的阻隔层150。最后，移除位于沟渠121外的介电层132。

然后，如图1H到图1I所绘示，首先形成牺牲氧化层(未绘示)于磊晶层120与间隔层160的表层，再移除牺牲氧化层，以使沟渠121的上半部分的孔径变大。具体而言，牺牲氧化层的形成方法为加热氧化磊晶层120，牺牲氧化层的材质为二氧化硅。牺牲氧化层的移除方法为蚀刻。

如图1I所绘示，形成介电层135于磊晶层120与间隔层160的表层，部分的介电层135形成于沟渠121中的与间隔层160上。介电层135的形成方法为加热氧化磊晶层120，介电层135的材质为二氧化硅。

然后，栅极180为先形成于介电层135上，再移除栅极180的上半部分，使残留的栅极180设置于沟渠121中。

接着，形成源极190于位于沟渠121的四周的磊晶层120中。于是，源极190环绕栅极180。源极190包含P型区192与N型区194。源极190的形成方法为离子布植(IonImplantation)与驱入扩散(DriveIn)。

最后，形成介电层136于介电层135与栅极180上，使得介电层135、136包覆栅极180。

如图1J所绘示，首先移除部分的介电层136，并裸露源极190的P型区192与N型区194。接着，形成金属接触区196于P型区192中。具体而言，金属接触区196的形成方法为离子布植(IonImplantation)与驱入扩散(DriveIn)。

最后，形成金属层101于金属接触区196与介电层136上。

在半导体元件100中，基板110作为漏极。通过设置屏蔽层140于基板110与栅极180之间，半导体元件100在逆向偏压操作时屏蔽层140会产生电场夹挤效应，因而达成电荷平衡(ChargeBalance)与电场舒缓(ReduceSurfaceField，RESURF)的效果，进而使基板110与栅极180之间形成较和缓的电场分布。于是，基板110与栅极180之间的距离不用太长即可使半导体元件100具有较高的崩溃电压，并因而降低半导体元件100的导通电阻。

此外，通过设置间隔层160于屏蔽层140与栅极180之间，将能进一步降低半导体元件100的导通电阻，而屏蔽层140与栅极180之间的夹挤效应亦有效提高间隔层160的耐压能力。

本制造方法可以相容于传统功率半导体元件的相关制程，因此仅需微调原有制程即可制造半导体元件100。另外，屏蔽层140可以为接地或浮接。屏蔽层140亦可以使半导体元件100具有较佳的电容特性。

图2A至图2F绘示依照本发明另一实施方式的半导体元件100的制造方法各步骤的剖面图。本实施方式与前述实施方式大致相同，以下主要叙述相异处。

如图2A所绘示，首先以如图1A、图1B所绘示的制程分别形成磊晶层120、沟渠121、介电层131以及屏蔽层140于基板110上，然后再形成介电层132于磊晶层120、介电层131以及屏蔽层140上。部分的介电层132形成于沟渠121中，介电层132的形成方式为高密度等离子化学气相沉积。

如图2B所绘示，移除介电层132的上半部分，仅保留介电层132的底层部分。具体而言，介电层132的移除方法为先进行蚀刻再进行化学机械平坦化制程(ChemicalMechanicalPlanarization，CMP)。

如图2C所绘示，形成间隔层160于介电层132上与沟渠121中。具体而言，间隔层160的形成方法为先进行沉积制程再进行化学机械平坦化制程。

如图2D所绘示，移除间隔层160的上半部分，以控制间隔层160的厚度。具体而言，间隔层160的移除方法为蚀刻。此处需要注意的是，为了避免蚀刻时移除到磊晶层120，可以先设置图案化硬遮罩层(未绘示)于磊晶层120上再进行蚀刻，之后再移除图案化硬遮罩层。

如图2E所绘示，形成牺牲氧化层(未绘示)于磊晶层120的表层(即磊晶层120裸露于间隔层160的部分)，再移除牺牲氧化层，以使沟渠121的上半部分的孔径变大。

如图2F所绘示，分别形成介电层135、136、栅极180、源极190以及金属层101。

此实施方式因为没有形成阻隔层150，因此制程步骤比前述实施方式的制程步骤少。

图3A至图3O绘示依照本发明又一实施方式的半导体元件100的制造方法各步骤的剖面图。本实施方式与前述实施方式大致相同，以下主要叙述相异处。

如图3A所绘示，首先形成磊晶层120于基板110上，再形成硬遮罩层103于磊晶层120上。接着，形成沟渠的上半部分121u于磊晶层120与硬遮罩层103中。硬遮罩层103的材质为二氧化硅。

如图3B所绘示，形成硬遮罩层104于磊晶层120上与沟渠的上半部分121u中。硬遮罩层104的材质为二氧化硅或氮氧化硅。

如图3C所绘示，移除硬遮罩层104的底层部分。硬遮罩层104的移除方法例如为蚀刻。

如图3D所绘示，形成沟渠121的下半部分121d。沟渠121的下半部分121d的形成方法例如为蚀刻。

如图3D到图3E所绘示，移除硬遮罩层104。硬遮罩层103的表层部分与硬遮罩层104的移除方法例如为蚀刻。于是，沟渠121的上半部分121u的孔径大于沟渠121的下半部分121d的孔径。

如图3F所绘示，形成介电层131于磊晶层120上。介电层131形成于沟渠121中。如图3G所绘示，形成屏蔽层140于介电层131上。如图3H所绘示，移除介电层131的上半部分与部分的硬遮罩层103，使介电层131的设置高度低于屏蔽层140。介电层131的上半部分与部分的硬遮罩层103的移除方法为蚀刻。

如图3I所绘示，形成介电层132于磊晶层120、介电层131与屏蔽层140上。即介电层132形成于沟渠121中。如图3J所绘示，移除介电层132的上半部分。具体而言，残留的介电层132为设置于沟渠121的下半部分121d。

如图3K所绘示，形成间隔层160于硬遮罩层103、磊晶层120与介电层132上。部分的间隔层160形成于沟渠121中。如图3L所绘示，形成硬遮罩层102于间隔层160上。硬遮罩层102的形成方式为先进行沉积制程再进行蚀刻制程。

如图3M所绘示，移除间隔层160的上半部分，使残留的间隔层160设置于沟渠121的下半部分121d。

如图3M到图3N所绘示，移除硬遮罩层102、103。如图3O所绘示，分别形成介电层135、栅极180、介电层136、源极190以及金属层101。

本实施方式通过两次蚀刻的方式分别形成沟渠121的上半部分121u与下半部分121d，于是将能有效控制沟渠121的上半部分121u与下半部分121d的孔径大小，使得沟渠121的上半部分121u的孔径大于下半部分121d的孔径。

图4A至图4H绘示依照本发明再一实施方式的半导体元件100的制造方法各步骤的剖面图。本实施方式与前述实施方式大致相同，以下主要叙述相异处。

如图4A所绘示，首先进行如图3A至图3E所绘示的制程，接着再形成介电层131于磊晶层120与硬遮罩层103上。然后，形成阻隔层150于介电层131上。

如图4B所绘示，形成介电层132于阻隔层150上，接着再形成屏蔽层140于介电层132上。具体而言，屏蔽层140的形成方法为先进行沉积制程再进行蚀刻制程。屏蔽层140形成于沟渠121的下半部分121d。

如图4C所绘示，移除介电层132的上半部分，使介电层132的设置高度低于屏蔽层140。于是，介电层132包覆屏蔽层140的下半部分。

如第4D所绘示，移除阻隔层150的上半部分。具体而言，残留的阻隔层150设置于介电层131、132之间。

如图4E所绘示，移除介电层131的上半部分。具体而言，残留的介电层131设置于阻隔层150与磊晶层120之间。

如图4F所绘示，形成介电层133于磊晶层120、介电层131、132、屏蔽层140以及阻隔层150上。

如图4G所绘示，移除介电层133的上半部分。残留的介电层133设置于沟渠121的下半部分121d。于是，介电层131、132、133包覆屏蔽层140。

如图4H所绘示，移除硬遮罩层103，并分别形成间隔层160、介电层135、栅极180、介电层136、源极190以及金属层101。

本实施方式相较于图3A至图3Q所绘示的制程，更多了形成阻隔层150于介电层131、132之间。

图5A至图5G绘示依照本发明再一实施方式的半导体元件100的制造方法各步骤的剖面图。本实施方式与前述实施方式大致相同，以下主要叙述相异处。

如图5A所绘示，首先，形成硬遮罩层105于基板110上，然后形成沟渠122于硬遮罩层105与基板110中。硬遮罩层105的材质为二氧化硅。

如图5B所绘示，首先形成介电层131于硬遮罩层105与基板110上，然后再形成屏蔽层140于介电层131上。

如图5C所绘示，形成介电层132于介电层131与屏蔽层140上。

如图5D所绘示，移除硬遮罩层105与介电层131、132的上半部分，并使残留的介电层131、132设置于沟渠122中。具体而言，硬遮罩层105与介电层131、132的上半部分的移除方法为先进行化学机械平坦化制程移除硬遮罩层105与介电层131、132的上半部分，再进行蚀刻制程蚀刻介电层131、132的上半部分。

如图5E所绘示，依序形成间隔层160与磊晶层120于基板110与介电层131、132上。

如图5F所绘示，首先形成硬遮罩层106于磊晶层120上，再形成沟渠123于硬遮罩层106与磊晶层120中，其中沟渠123对应于沟渠122，一般设计上沟渠123至少大于或等于沟渠122。

如图5G所绘示，移除硬遮罩层106，并分别形成介电层135、栅极180、介电层136、源极190以及金属层101。

本实施方式通过分别在磊晶层120下方分形成介电层131、屏蔽层140、介电层132以及间隔层160，在磊晶层120内部或上方形成介电层135、栅极180、介电层136、源极190以及金属层101，因而使制程切分成两个阶段，并使制程变得简单。

本发明再一实施方式提供一种半导体元件100。以图1J所绘示半导体元件100为例，包含基板110，磊晶层120设置于基板110上，第一介电层(例如包括介电层131、132、133的各种组合)设置于磊晶层120中，屏蔽层140设置于第一介电层中，第二介电层(例如介电层135、136的各种组合)设置于磊晶层120中与第一介电层上方，栅极180设置于第二介电层中，间隔层160设置于第一介电层与第二介电层之间，源极190设置于位于第二介电层的四周的磊晶层120中。

具体而言，半导体元件100还包含阻隔层150。阻隔层150设置于位于屏蔽层140与间隔层160之间的第一介电层中。

本发明再一实施方式提供一种半导体元件100，如图4H所绘示，阻隔层150设置于磊晶层120与屏蔽层140之间。

如图3O所绘示，第一介电层(例如为即介电层131、132)与间隔层160的宽度小于第二介电层(例如为介电层135、136的宽度。

本发明再一实施方式提供一种半导体元件100，如图5G所绘示。半导体元件100包含基板110、磊晶层120、第一介电层(例如在此为介电层131、132)、第二介电层(例如为介电层135、136)、屏蔽层140、间隔层160、栅极180以及源极190。第一介电层设置于基板110中。屏蔽层140设置于第一介电层中。间隔层160设置于第一介电层上与基板110上。磊晶层120设置于间隔层160上。第二介电层设置于磊晶层120中与对应于第一介电层上方。栅极180设置于第二介电层中。源极190设置于位于第二介电层的四周的磊晶层120中。

虽然本发明已以实施方式揭露如上，然其并非用以限定本发明，任何熟悉此技艺者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰，因此本发明的保护范围当视所附的权利要求书所界定的范围为准。

Claims (15)

1.一种半导体元件的制造方法，其特征在于，包含：

形成一磊晶层于一基板上；

形成一沟渠于该磊晶层中；

形成一第一介电层与一屏蔽层于该沟渠中，其中该第一介电层包覆该屏蔽层；

形成一间隔层于该沟渠中且位于该第一介电层上；以及

形成一第二介电层与一栅极于该沟渠中且位于该间隔层上，并形成一源极于位于该沟渠的四周的该磊晶层中，其中该第二介电层包覆该栅极，且该源极环绕该栅极。

2.根据权利要求1所述的半导体元件的制造方法，其特征在于，在形成该第一介电层与该屏蔽层的步骤中，亦形成一阻隔层于该屏蔽层与该间隔层之间。

3.根据权利要求2所述的半导体元件的制造方法，其特征在于，该阻隔层的材质为氮化硅。

4.根据权利要求1所述的半导体元件的制造方法，其特征在于，在形成该第一介电层与该屏蔽层的步骤中，亦形成一阻隔层于该屏蔽层与磊晶层之间。

5.根据权利要求1所述的半导体元件的制造方法，其特征在于，该沟渠具有一上半部分与一下半部分，该上半部分的孔径大于该下半部分的孔径，该第一介电层、该屏蔽层与该间隔层设置于该下半部分中，该第二介电层与该栅极设置于该上半部分中。

6.根据权利要求1所述的半导体元件的制造方法，其特征在于，该间隔层的材质为多晶硅，且该间隔层的掺杂离子浓度大于该磊晶层的掺杂离子浓度。

7.一种半导体元件的制造方法，其特征在于，包含：

形成一第一沟渠于一基板中；

形成一第一介电层与一屏蔽层于该第一沟渠中，其中该第一介电层包覆该屏蔽层；

形成一间隔层于该第一介电层与该基板上；

形成一磊晶层于该间隔层上；

形成一第二沟渠于该磊晶层中，其中该第二沟渠对应于该第一沟渠上；以及

形成一第二介电层与一栅极于该第二沟渠中，并形成一源极于位于该第二沟渠的四周的该磊晶层中，其中该第二介电层包覆该栅极，且该源极环绕该栅极。

8.根据权利要求7所述的半导体元件的制造方法，其特征在于，该第二沟渠大于或等于第一沟渠。

9.一种半导体元件，其特征在于，包含：

一基板；

一磊晶层，设置于该基板上；

一第一介电层，设置于该磊晶层中；

一屏蔽层，设置于该第一介电层中；

一第二介电层，设置于该磊晶层中与该第一介电层上方；

一栅极，设置于该第二介电层中；

一间隔层，设置于该第一介电层与该第二介电层之间；以及

一源极，设置于位于该第二介电层的四周的该磊晶层中。

10.根据权利要求9所述的半导体元件，其特征在于，还包含：

一阻隔层，设置于该屏蔽层与该间隔层之间。

11.根据权利要求10所述的半导体元件，其特征在于，该阻隔层的材质为氮化硅。

12.根据权利要求9所述的半导体元件，其特征在于，还包含：

一阻隔层，设置于该屏蔽层与该磊晶层之间。

13.根据权利要求9所述的半导体元件，其特征在于，该第一介电层与该间隔层的宽度小于该第二介电层的宽度。

14.根据权利要求9所述的半导体元件，其特征在于，该间隔层的材质为多晶硅，且该间隔层的掺杂离子浓度大于该磊晶层的掺杂离子浓度。

15.一种半导体元件，其特征在于，包含：

一基板；

一第一介电层，设置于该基板中；

一屏蔽层，设置于该第一介电层中；

一间隔层，设置于该第一介电层上与该基板上；

一磊晶层，设置于该间隔层上；

一第二介电层，设置于该磊晶层中与对应于该第一介电层上方；

一栅极，设置于该第二介电层中；以及

一源极，设置于位于该第二介电层的四周的该磊晶层中。