CN1925157A - 半导体器件 - Google Patents

半导体器件 Download PDF

Info

Publication number
CN1925157A
CN1925157A CNA2006101219134A CN200610121913A CN1925157A CN 1925157 A CN1925157 A CN 1925157A CN A2006101219134 A CNA2006101219134 A CN A2006101219134A CN 200610121913 A CN200610121913 A CN 200610121913A CN 1925157 A CN1925157 A CN 1925157A
Authority
CN
China
Prior art keywords
layer
mentioned
semiconductor
semiconductor device
resistivity
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2006101219134A
Other languages
English (en)
Other versions
CN100593856C (zh
Inventor
山中未来
平冈幸生
石川修
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Publication of CN1925157A publication Critical patent/CN1925157A/zh
Application granted granted Critical
Publication of CN100593856C publication Critical patent/CN100593856C/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/761—PN junctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0921—Means for preventing a bipolar, e.g. thyristor, action between the different transistor regions, e.g. Latchup prevention
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0821—Collector regions of bipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/73—Bipolar junction transistors
    • H01L29/732—Vertical transistors
    • H01L29/7322—Vertical transistors having emitter-base and base-collector junctions leaving at the same surface of the body, e.g. planar transistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Element Separation (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

本发明的目的在于提供一种半导体器件，该半导体器件能够抑制因噪声引起的信号品质的劣化，并且能够减少因闩锁引起的电路误操作，能够确保良好的隔离度。该半导体器件包括：第1层，在半导体衬底内形成，电阻率比10Ωcm大、且比1kΩcm小；第2层，在半导体衬底内的表面侧且位于第1层上方形成；2个半导体元件或半导体电路，在第2层内或第2层之上形成；以及沟槽型绝缘区域，位于2个半导体元件之间，形成在半导体衬底内且从半导体衬底的表面到达上述第1层，将2个半导体元件或半导体电路电分离。

Description

半导体器件
技术领域
本发明涉及一种形成有构成从基带区域到RF(高频)区域的模拟电路、数字电路或模拟数字混载电路的半导体元件及半导体电路的半导体器件，特别涉及一种防止元件之间、以及元件组之间的信号干扰的半导体器件。
背景技术
近年来，对于在便携式电话、便携式信息终端等中使用的模块的小型化、低成本化的要求越来越强烈。为了应对此要求，正在不断推进芯片布图的面积缩小、高频及基带的单芯片化、以及数字模拟混载芯片化。但是，在具有这种结构的半导体器件中，由于增大了元件之间、元件组之间或芯片之间的信号干扰、并阻碍了信号处理，所以必须采取良好的隔离对策。
作为以这样的确保隔离为目的被报道的有关元件分离的现有技术，有记载在非专利文献1中的半导体器件。如图1所示，在此半导体器件中，在p型硅衬底1000上形成的、电阻率比该p型硅衬底低的n型半导体层中，形成有由基极1001、集电极1003及发射极1002构成的双极晶体管。此外，在半导体层内形成有相对于半导体层表面垂直的深度方向上的沟槽1004，该沟槽1004之间隔着该双极晶体管，并且在沟槽1004中埋入绝缘物。此外，此沟槽1004形成为到达硅衬底1000。
在具有这样结构的半导体器件中，利用沟槽1004来防止相对于半导体层表面向平行的横方向上的信号干扰。此外，在形成了双极晶体管的区域、即由2个沟槽1004夹着的元件区域的下方，设有由pn结耗尽层形成的电容，因此还能够防止向深度方向的信号干扰。其结果，可确保隔离度。
此外，作为有关元件分离的其它现有技术，有在非专利文献2中记载的半导体器件。如图2所示，此半导体器件中，在电阻率为1kΩcm以上的硅衬底1101内，形成了用于形成半导体元件的阱区域1102。
在具有这种结构的半导体器件中，由于在半导体元件的周围设有由pn结耗尽层形成的电容，所以，能够防止在衬底内设置的两个半导体元件之间的信号干扰。此外，由于半导体元件周围的衬底的电阻率高，所以能够使在衬底中传播的信号衰减。其结果，能够确保隔离度。
此外，作为有关元件分离的其它现有技术，有记载在专利文献1中的半导体器件。如图3所示，在该半导体器件中，在硅衬底1200内形成在内部埋入绝缘物的沟槽1203、电阻率为1kΩcm以上的高电阻层1201和电阻率比高电阻层1201小的低电阻层1202，在由沟槽1203夹着的低电阻层1202内，形成了半导体元件1204。
在具有这样结构的半导体器件中，由于在半导体元件之间形成了1个沟槽，所以可防止在相对于硅衬底表面平行的横方向上的信号干扰。此外，由于半导体元件下方的衬底的电阻率高，所以传播到沟槽下方、即比规定深度更深的位置且在横方向传播的信号衰减。其结果，就可确保隔离度。
非专利文献1：MIKE GOLIO The RF AND MICROWAVE HANDBOOK CRC Press2000 7-51，Figure 7.43。
非专利文献2：小坂大辅、永田 真(神户大学)、平冈幸生、今西郁夫、前田昌克(松下电器产业株式会社)、村坂佳隆、岩田 穆((株)エイアルテック)，CMOSミックストシグナル/RF回路にぉける基板结合对策，集積回路研究会(ICD)，一般講演(実験)。
专利文献1：日本特开2004-253633号公报
但是，通常在模拟电路和数字电路中，从形成有半导体元件的元件区域产生的信号，通过衬底、衬底表面或形成于衬底表面附近的寄生电容和电阻，传播到其它的元件区域。此信号对于信号产生元件以外的元件、电路或芯片来说就成为噪声，使其它部位的信号质量劣化。特别地，此问题随模块的布图面积缩小、模拟数字混载芯片化及RF(高频)区域的单一芯片化的推进而变得更加显著。
但是，在非专利文献1记载的半导体器件中，利用由pn结耗尽层引起的电容来防止向元件区域下方的信号传播，所以，在信号中使用例如800MHz以上的RF信号的情况下，就不能确保足够高的阻抗。其结果，通过沟槽下方的衬底区域信号容易在横方向进行传输，此传播信号再度向上方传输而产生串扰。因此，在此半导体器件中不能确保良好的隔离度。
此外，在非专利文献2记载的半导体器件中也同样，利用由pn结耗尽层引起的电容来防止向其它半导体元件的信号传播，所以，在信号中使用800MHz以上的RF信号的情况下，同样不能确保足够高的阻抗。其结果，就会产生串扰，在此半导体器件中也不能实现良好的隔离度。
再者，在非专利文献2及专利文献1中记载的半导体器件中，在衬底内的半导体元件周围形成高电阻率的区域，就会使从半导体元件泄漏并在衬底中传播的信号衰减，抑制串扰，但是，如果越提高衬底电阻率，则从衬底产生的热噪声也增大。而且，在半导体衬底表面形成的半导体元件，会通过衬底寄生电容来拾取此热噪声，所以半导体元件的信号品质会劣化。此外，如果衬底电阻率高则容易形成晶体缺陷，因此，容易引起因pn结漏电流引起的闩锁，所以电路工作不稳定。
此外，虽然在专利文献1记载的半导体器件中，还通过在半导体衬底内的多个半导体元件之间形成1个沟槽来抑制信号干扰，但是，在需要更加良好的隔离度的情况下，此布图仍存在不足。
发明内容
因此，本发明鉴于上述问题点而提出，其第1目的在于提供一种半导体器件，可抑制噪声引起的信号品质的劣化，并且降低因闩锁引起的电路误操作，同时能确保良好的隔离度。
此外，本发明的第2目的在于，提供一种能提高隔离度的半导体器件。
为了实现上述目的，本发明的半导体器件包括：第1层，在半导体衬底内形成，电阻率比10Ωcm大、且比1kΩcm小；第2层，在上述半导体衬底内的表面侧且位于上述第1层上方形成；2个半导体元件或半导体电路，在上述第2层内或上述第2层之上形成；以及分离区域，位于上述2个半导体元件或半导体电路之间，形成在上述半导体衬底内、且从上述半导体衬底的表面到达上述第1层，将上述2个半导体元件或半导体电路电分离。在此，上述半导体元件也可以是数字电路元件。
由此，通过分离区域及高电阻的第1层来防止在半导体元件或半导体电路产生的噪声的扩散，所以，即使对于800MHz以上的RF信号来说，也能够确保良好的隔离度。此外，由于规定第1层的电阻率为大于10Ωcm、小于1kΩcm的电阻率，所以能够抑制热噪声及闩锁的发生。其结果，能够降低电路的误操作并抑制信号品质劣化，因此，能够抑制信号品质的劣化，并且既降低电路误操作，同时确保了良好的隔离度。
此外，也可以是，上述两个半导体元件或半导体电路之间形成2个上述分离区域。
由此，通过2个分离区域能够抑制半导体元件或半导体电路间的信号干扰，所以能够提高隔离度。
此外，也可以是，还具有在上述第2层内的上述2个分离区域之间形成的、电阻率比上述第2层大的高电阻区域。
由此，通过高电阻区域能够抑制半导体元件或半导体电路间的信号干扰，所以能够提高隔离度。
此外，也可以是，还具有在上述第2层内的上述2个分离区域之间形成的、电位固定且电阻率比上述第2层小的低电阻区域。
由此，能够通过低电阻区域向外部排出噪声，所以能够提高隔离度。
此外，也可以是，作为上述2个分离区域中的一个的第1分离区域包围着1个上述半导体元件或半导体电路形成；作为上述2个分离区域中的另一个的第2分离区域包围着上述第1分离区域形成。
由此，能够增加邻接的半导体元件或半导体电路间的距离，所以能够提高由高电阻率的第1层引起的信号衰减效果，能够提高隔离度。
此外，也可以是，还具有与上述第2层连接地形成在上述第1层内、且与上述第1层不同导电型的埋入层。
由此，在半导体元件或半导体电路的下方形成pn结耗尽层，所以能够提高隔离度。
此外，也可以是，还具有与上述第2层连接地形成在上述第1层内、且电阻率比上述第1层小的埋入区域。
由此，能够通过低电阻率的埋入区域向外部排出噪声，并且能够提高隔离度。
发明效果
根据本发明的半导体器件，能够抑制因噪声引起的信号品质的劣化，且降低电路的误操作的同是，又确保良好的隔离度。此外，既可以抑制芯片面积的增大，又能够降低因闩锁导致的电路的误操作。即，既能够维持稳定的电路工作，又能够使半导体器件小型化。再有，这些效果不受频带、使用器件或系统的限定。
附图说明
图1是表示非专利文献1中记载的现有半导体器件的结构的剖面图。
图2是表示非专利文献2中记载的现有半导体器件的结构的立体图。
图3是表示专利文献1中记载的现有半导体器件的结构的剖面图。
图4是本发明的第1实施方式的半导体器件的剖面图。
图5是表示对于频率为100MHz的RF信号的隔离度与电阻率(第1层的电阻率)之间依赖关系的曲线图。
图6是表示对于频率为1GHz的RF信号的隔离度与电阻率(第1层的电阻率)之间依赖关系的曲线图。
图7是表示热噪声与电阻率(第1层的电阻率)之间依赖关系的曲线图。
图8是表示本发明的第2实施方式的半导体器件结构的剖面图。
图9(a)是本发明的第3实施方式半导体器件的平面图。
图9(b)是同一实施方式的半导体器件的剖面图(沿图9(a)的A-A′线的剖面图)。
图10(a)是本发明的第4实施方式的半导体器件的平面图。
图10(b)是同一实施方式的半导体器件的剖面图(沿图10(a)的A-A′线的剖面图)。
图11(a)是本发明的第5实施方式的半导体器件的平面图。
图11(b)是同一实施方式的半导体器件的剖面图(图11(a)的A-A′线的剖面图)。
图12是表示实验中使用的第1测试类型的结构的剖面图。
图13是表示实验中使用的第2测试类型的结构的剖面图。
图14是表示实验中使用的第3测试类型的结构的剖面图。
图15是表示第1层电阻率为10Ωcm时的第1、第2、第3测试类型的隔离度与频率之间依赖关系的曲线图。
图16是表示第1层电阻率为100Ωcm时的第1、第2、第3测试类型的隔离度与频率之间依赖关系的曲线图。
图17是表示第1层电阻率为1kΩcm时的第1、第2、第3测试类型的隔离度与频率之间依赖关系的曲线图。
图18是表示第1层电阻率为2kΩcm时的第1、第2、第3测试类型的隔离度与频率之间依赖关系的曲线图。
附图标记说明
51  S1端口                     53  S2端口
100  半导体衬底                103  第1层
105  第2层                     109、1204  半导体元件
111  沟槽型绝缘区域            213  第1埋入层
215  第2埋入层                 311  第1沟槽型绝缘区域
321  第2沟槽型绝缘区域         417  高电阻区域
511  第3沟槽型绝缘区域         521  第4沟槽型绝缘区域
1000、1101、1200  硅衬底       1001  基极
1002  发射极                   1003  集电极
1004、1203  沟槽               1102  阱区
1201  高电阻层                 1202  低电阻层
具体实施方式
下面，参照附图说明本发明的实施方式的半导体器件。
(第1实施方式)
图4是表示第1实施方式的半导体器件结构的剖面图。
此半导体器件中，在半导体衬底100内形成有第1层103、第2层105及沟槽型绝缘区域111。
第1层103是在半导体衬底100内形成的、具有大于10Ωcm、且小于1kΩcm的高电阻率的第1导电型的高电阻衬底。
第2层105是在半导体衬底100的表面侧且位于第1层103的上方形成的、具有比第1层103小的低电阻率例如1Ωcm的低电阻率的第2导电型的低电阻衬底。在第2层105的规定部位内，形成有多个半导体元件或半导体电路(以下，单称为半导体元件)109。再有，作为半导体元件109，例如可以是模拟电路、数字电路或RF电路等的集成电路，双极晶体管、或MOS晶体管等有源元件，或者电阻、电感或电容器等无源元件。
此时，第1层103及第2层105既可以通过外延生长法形成，也可以通过向衬底内的离子注入来形成。
沟槽型绝缘区域111处于包围半导体元件109的位置，将两个半导体元件109电隔离。沟槽型绝缘区域111由具有从半导体衬底100的表面横切第2层105并在相对于半导体衬底100表面垂直的深度方向上延伸而分断第2层105的、到达第1层103的深度例如3微米(μm)的深度，并且在内部埋入绝缘物的沟槽构成。
在具有上述这种结构的半导体器件中，由于半导体器件109工作，产生信号(对其他元件或电路来说是噪声)或者因信号引起的噪声，如果不采取任何对策，此信号或其引起的噪声就会向与半导体衬底100的表面平行的横方向和深度方向扩散。
但是，在上述半导体器件中，由于包围半导体元件109形成沟槽型绝缘区域111，所以能够抑制信号或其引起的噪声向横方向的传播。此外，不能通过沟槽型绝缘区域111向横方向传播的信号或其引起的噪声，只能通过向深度方向的路径，但由于沟槽型绝缘区域111形成为从衬底表面到达第1层103，所以，在深度方向的信号路径中存在高电阻率(大于10Ωcm、且小于1kΩcm的电阻率)的第1层103，向深度方向传播的信号或其引起的噪声就通过第1层103被衰减。因此，利用此结构，就能够确保良好的隔离度。
但是，虽然电路误操作的原因之一是存在闩锁，但其原因是pn结的漏电电流流过衬底电阻，将衬底电压提高提升ΔV(＝衬底电阻×漏电流)。此时，硅衬底的电阻率越高，则具有越大的晶体缺陷，因此衬底的高电阻化就成为漏电流增加的原因。因此，在为确保良好的隔离度而使衬底成为高电阻化的情况下，由于规定上述ΔV的衬底电阻及漏电流的两个值增大，所以就容易引起闩锁，容易引起电路误操作。
此时，在上述半导体器件中，由于布图中固定衬底电位的部位的位置越远离半导体元件，则漏电流流过的路径变长，所以衬底电阻就会增大。此外，如果此部位的面积小，寄生电阻就会增加。因此，作为抑制产生闩锁方法，考虑在半导体元件附近设置固定足够大面积的衬底电位的部位的方法。但是，此方法结果会导致芯片面积增大。
此外，电阻是产生热噪声的原因，噪声电压VT由VT＝(4kTBR)1/2决定。在此，k表示玻耳兹曼常数(J/K)，B表示噪声带宽(Hz)，T表示绝对温度(K)，R表示电阻值(Ω)。并且，衬底电阻引起的热噪声通过衬底的寄生电容附加在半导体元件上。因此，在为了确保良好的隔离度而使衬底高电阻化的情况下，如上式所示，衬底电阻率越高，则热噪声就越大，由于在半导体元件上附加了大量的噪声，所以信号品质的劣化就会增大。
因此，为了减少电路的误操作并抑制信号的品质劣化，就必须使衬底电阻不增大到必要值以上。
在上述半导体器件中，从表示对于频率为100MHz的RF信号的隔离度与电阻率(第1层103的电阻率)之间依赖关系的图5的实验结果曲线图可知，对于频率100MHz的RF信号来说，隔离度与衬底电阻率成正比地增加，但在电阻率为1kΩcm以上时就会饱和。此外，从表示对于频率1GHz的RF信号的隔离度与电阻率(第1层103的电阻率)之间依赖关系的图6的实验结果曲线图可知，随着RF信号的频率增大，使隔离度饱和的电阻率就会降低，在具有电阻率100Ωcm的衬底和具有电阻率1kΩcm的衬底中，隔离效果没有差别。即，在上述半导体器件中，对于频率为100MHz以上的RF信号来说，以比电阻率1kΩcm小的规定电阻值为界，即电阻率进一步增大，隔离度也不会有改善。
此外，从表示热噪声与电阻率(第1层103)之间依赖关系的图7的实验结果曲线图可知，由衬底电阻引起的热噪声电压与衬底电阻率成正比地增大。因此，当衬底电阻率设定为1kΩcm以上时，隔离度就会饱和，并且会产生仅噪声增大这样的不良。此外，如前所述，还会使电路误操作的主要因素增加。再有，在图7中，热噪声表示以第1层103的电阻率为10Ωcm时的热噪声为基准的、偏离该基准的热噪声的劣化量。
此外，从图5、图6的实验结果曲线图可知，在第1层103的电阻率为通常的半导体衬底的电阻率即10Ωcm附近的情况下，电阻越高，就越能提高隔离效果。
如果考虑以上结果，通过将高电阻衬底即第1层103的电阻率的下限设为通常半导体衬底的电阻率即10Ωcm、上限设定为1kΩcm，就可以对频率100MHz以上的RF信号确保良好的隔离度，同时能够减少电路的误操作，抑制信号的品质劣化。
此时，即使对于大于频率1GHz的RF信号，隔离度在约100Ωcm的电阻率下饱和，所以，也可以将第1层103的电阻率下限设为100Ωcm，由此，能够进一步实现良好的隔离度。
如上所述，根据本实施方式的半导体器件，能够抑制因噪声引起的信号品质的劣化，并且既能够降低因闩锁引起的电路的误操作，同时能够确保良好的隔离度。此外，既能够抑制芯片面积的增大，又能够降低因闩锁引起的电路的误操作。
再有，在本实施方式的半导体器件中，在第2层105内形成了半导体元件109，但也可以在第2层105之上形成半导体元件109。
(第2实施方式)
图8是表示第2实施方式的半导体器件结构的剖面图。
此半导体器件与第1实施方式的半导体器件不同之处在于，包括在第1层103内形成的第1埋入层213、和在第2层105内形成的第2埋入层215。
第1埋入层213是与第2层105连接地形成、且电阻率比第1埋入层103低的第2导电型的低电阻层。
第2埋入层215是位于沟槽型绝缘区域111和半导体元件109之间并包围着半导体元件109、且电阻率比第1层103低的第2导电型的低电阻率层。第2埋入层215具有从半导体衬底100的表面横切第2层105并在深度方向延伸而分断第2层105、并且到达第1埋入层213的深度。
此时，通过在第1层103及第2层105内埋入例如P型杂质(硼(B)、铝(Al)、钙(Ga)及铟(In)等)的离子而形成第1埋入层213及第2埋入层215。
如上所述，根据本实施方式的半导体器件，半导体元件109被低电阻的第1埋入层213及第2埋入层215包围。因此，通过将第1埋入层213及第2埋入层215连接到外部的地线(未图示)，将噪声向外部排出，因此，能够提高隔离度。
此外，根据本实施方式的半导体器件，由于在半导体元件109下方的第1埋入层213和第1层103之间形成pn结耗尽层，所以就能够提高隔离度。
(第3实施方式)
图9(a)是第3实施方式的半导体器件的平面图，图9(b)是该半导体器件的剖面图(沿图9(a)的A-A′线的剖面图)。
此半导体器件与第1实施方式的半导体器件不同之处在于，在两个半导体元件109之间形成了多个沟槽型绝缘区域，即第1沟槽型绝缘区域311及第2沟槽型绝缘区域321。
第1沟槽型绝缘区域311及第2沟槽型绝缘区域321位于分别包围不同的半导体元件109的位置，将包围的半导体元件109与其它的半导体元件109电隔离。第1沟槽型绝缘区域311及第2沟槽型绝缘区域321由从半导体衬底100的表面横切第2层105并在深度方向延伸来分断第2层105、且具有到达第1层103的深度例如3微米(μm)深度的内部埋入绝缘物的沟槽构成。
如上所述，根据本实施方式的半导体器件，分别用不同的沟槽型绝缘区域包围多个半导体元件109，因此，能够可靠地抑制元件间的信号干扰，所以能够提高隔离度。
(第4实施方式)
图10(a)是第4实施方式的半导体器件的平面图，图10(b)是该半导体器件的剖面图(沿图10(a)的A-A′线的剖面图)。
此半导体器件与第3实施方式的半导体器件不同之处在于，在包围不同的半导体元件109的2个沟槽型绝缘区域之间形成有高电阻区域417。
高电阻区域417是在第2层105内位于第1沟槽型绝缘区域311及第2沟槽型绝缘区域321之间而形成的、电阻率比第1层103及第2层105高的高电阻层(例如，氧化层)。此时，高电阻区域417也可以具有从半导体衬底100的表面开始横切第2层105并在深度方向上延伸来分断第2层105、并达到第1层103的深度。
如上所述，根据本实施方式的半导体器件，在分别包围两个半导体元件109的第1沟槽型绝缘区域311和第2沟槽型绝缘区域321之间的第2层105内，形成具有比第1层103和第2层105高的电阻率的高电阻区域417。因此，能够可靠地抑制元件间的信号干扰，所以能够提高隔离度。
而且，在本实施方式的半导体器件中，在2个沟槽型绝缘区域间的第2半导体层105内形成了高电阻区域417。但是，例如也可以通过向第2层105高浓度掺杂第2导电型的杂质、或者在第2层105上方形成金属层，在2个沟槽型绝缘区域间的第2层105内，同高电阻区域417一起、或者替代高电阻区域417而形成电阻率比第2层105低且电位固定的低电阻区域。由此，能够向外部排出噪声，就能够与形成有高电阻区域的情况相同地提高隔离度。
(第5实施方式)
图11(a)是第5实施方式的半导体器件的平面图，图11(b)是该半导体器件的剖面图(沿图11(a)的A-A′线的剖面图)。
此半导体器件与第1实施方式的半导体器件不同之处在于，形成有双重包围半导体元件109的多个沟槽型绝缘区域，即第3沟槽型绝缘区域511及第4沟槽型绝缘区域521。
第3沟槽型绝缘区域511位于包围半导体元件109的位置，将包围的半导体元件109与其它的半导体元件109电隔离。第3沟槽型绝缘区域511由具有从半导体衬底100的表面开始横切第2层105并在深度方向上延伸而分断第2层105到达第1层103的深度例如3微米(μm)深度、且在内部埋入绝缘物的沟槽构成。
第4沟槽型绝缘区域521位于包围第3沟槽型绝缘区域511的位置，将由第3沟槽型绝缘区域511包围的半导体元件109与其它半导体元件109电隔离。第4沟槽型绝缘区域521由具有从半导体衬底100的表面开始横切第2层105并在深度方向上延伸而分断第2层105到达第1层103的深度例如3微米(μm)深度、且在内部埋入绝缘物的沟槽构成
如上所述，根据本实施方式的半导体器件，对于一部分半导体元件，双重以上地设置了包围半导体元件109的沟槽型绝缘区域。因此，能够使邻接的半导体元件间的距离增大，提高高电阻率的第1层引起的信号衰减效果，所以能够提高隔离度。
(实验例)
下面，表示第1、第3及第4实施方式中的半导体器件的实验例。
作为测试类型，准备了如下3个测试类型：与第1实施方式的半导体器件对应的第1测试类型，与第3实施方式的半导体器件对应的第3测试类型，及与第4实施方式的半导体器件对应的第3测试类型。
第1测试类型具有如图12所示的剖面结构。即，第1测试类型具有用沟槽型绝缘区域111仅包围与S1端口51及S2端口53连接的两个半导体元件(光电二极管)109中的、同S1端口51连接的半导体元件(光电二极管)109的剖面结构。
第2测试类型具有如图13所示的剖面结构。即，第2测试类型具有用第1沟槽型绝缘区域311及第2沟槽型绝缘区域321分别包围与S1端口51及S2端口53连接的两个半导体元件(光电二极管)109的双方的剖面结构。
第3测试类型具有如图14所示的剖面结构。即，第3测试类型具有用第1沟槽型绝缘区域311及第2沟槽型绝缘区域321分别包围与S1端口51及S2端口53连接的两个半导体元件(光电二极管)109的双方、且在第1沟槽型绝缘区域311与第2沟槽型绝缘区域321之间形成了高电阻区域417的剖面结构。
此时，作为晶片，使用以标准的0.25μm CMOS混合信号工艺试制的厚度300μm的晶片，为了与标准的公称电阻率10Ωcm的高电阻衬底相比较，将第1层103的电阻率设为100Ωcm、1kΩcm及2kΩcm，第2层105的电阻率设为1Ωcm，沟槽型绝缘区域111、第1沟槽型绝缘区域311及第2沟槽型绝缘区域321的深度设为3μm进行了实验。
图15～18是表示对各测试类型进行的隔离度与频率之间依赖关系的实验结果。图15表示第1层103的电阻率为10Ωcm时的各测试类型的S1端口51和S2端口53之间的隔离度与频率之间依赖关系。此外，图16表示第1层103的电阻率为100Ωcm时的各测试类型的S1端口51和S2端口53之间的隔离度与频率之间依赖关系。此外，图17表示第1层103的电阻率为1kΩcm时的各测试类型的S1端口51和S2端口53之间的隔离度与频率之间依赖关系。此外，图18表示第1层103的电阻率为2kΩcm时的各测试类型的S1端口51和S2端口53之间的隔离度与频率之间依赖关系。
从图15～图18可知，由于第2测试类型及第3测试类型比第1测试类型隔离度提高5dB～20dB以上，所以，通过在多个半导体元件之间形成多个沟槽型绝缘区域，就能够获得更高的隔离效果。此外，对于频率1GHz以上的RF信号，第3测试类型比第2测试类型其隔离度提高5dB左右，所以通过在沟槽性绝缘区域之间形成高电阻区域，对于1GHz以上的信号，可知能够获得更高的隔离效果。
如上所述，虽然根据实施方式说明了本发明的半导体器件，但本发明并不限定于此实施方式。在没有脱离本发明的宗旨的范围内，本领域技术人员所构思的各种变化实施方式也应包含在本发明的范围内。
工业上的可利用性
本发明能够利用于半导体器件，特别是能够利用于构成从基带区域到RF区域的模拟电路、数字电路或模拟数字混载电路的半导体元件及半导体电路的半导体器件。

Claims (12)

1、一种半导体器件，其特征在于，包括：
第1层，在半导体衬底内形成，电阻率比10Ωcm大、且比1kΩcm小；
第2层，在上述半导体衬底内的表面侧且位于上述第1层上方形成；
2个半导体元件或半导体电路，在上述第2层内或上述第2层之上形成；以及
分离区域，位于上述2个半导体元件或半导体电路之间，形成在上述半导体衬底内、且从上述半导体衬底的表面到达上述第1层，将上述2个半导体元件或半导体电路电分离。
2、根据权利要求1所述的半导体器件，其特征在于，
在上述2个半导体元件或半导体电路之间形成2个上述分离区域。
3、根据权利要求2所述的半导体器件，其特征在于，
还具有在上述第2层内的上述2个分离区域之间形成的、电阻率比上述第2层大的高电阻区域。
4、根据权利要求3所述的半导体器件，其特征在于，
还具有在上述第2层内的上述2个分离区域之间形成的、电位固定且电阻率比上述第2层小的低电阻区域。
5、根据权利要求4所述的半导体器件，其特征在于，
上述半导体元件是数字电路元件。
6、根据权利要求3所述的半导体器件，其特征在于，
上述半导体元件是数字电路元件。
7、根据权利要求2所述的半导体器件，其特征在于，
作为上述2个分离区域中的一个的第1分离区域包围着1个上述半导体元件或半导体电路形成；
作为上述2个分离区域中的另一个的第2分离区域包围着上述第1分离区域形成。
8、根据权利要求2所述的半导体器件，其特征在于，
还具有在上述第2层内的上述2个分离区域之间形成的、电位固定且电阻率比上述第2层小的低电阻区域。
9、根据权利要求2所述的半导体器件，其特征在于，
上述半导体元件是数字电路元件。
10、根据权利要求1所述的半导体器件，其特征在于，
还具有与上述第2层连接地形成在上述第1层内、且与上述第1层不同导电型的埋入层。
11、根据权利要求1所述的半导体器件，其特征在于，
还具有与上述第2层连接地形成在上述第1层内、且电阻率比上述第1层小的埋入区域。
12、根据权利要求1所述的半导体器件，其特征在于，
上述半导体元件是数字电路元件。
CN200610121913A 2005-08-29 2006-08-28 半导体器件 Expired - Fee Related CN100593856C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP248269/2005 2005-08-29
JP2005248269A JP2007067012A (ja) 2005-08-29 2005-08-29 半導体装置

Publications (2)

Publication Number Publication Date
CN1925157A true CN1925157A (zh) 2007-03-07
CN100593856C CN100593856C (zh) 2010-03-10

Family

ID=37802891

Family Applications (1)

Application Number Title Priority Date Filing Date
CN200610121913A Expired - Fee Related CN100593856C (zh) 2005-08-29 2006-08-28 半导体器件

Country Status (3)

Country Link
US (2) US20070045768A1 (zh)
JP (1) JP2007067012A (zh)
CN (1) CN100593856C (zh)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7825488B2 (en) * 2006-05-31 2010-11-02 Advanced Analogic Technologies, Inc. Isolation structures for integrated circuits and modular methods of forming the same
JP2007103417A (ja) * 2005-09-30 2007-04-19 Asahi Kasei Microsystems Kk 半導体装置及びその製造方法
JP5131814B2 (ja) * 2007-02-27 2013-01-30 ルネサスエレクトロニクス株式会社 半導体装置
US7923808B2 (en) 2007-11-20 2011-04-12 International Business Machines Corporation Structure of very high insertion loss of the substrate noise decoupling
EP2211381A1 (fr) * 2009-01-23 2010-07-28 STMicroelectronics (Tours) SAS Caisson isolé à faible capacité parasite pour composants électroniques
JP2010251522A (ja) * 2009-04-15 2010-11-04 Panasonic Corp 半導体装置及びその製造方法
JP2010278258A (ja) * 2009-05-28 2010-12-09 Panasonic Corp 高耐圧半導体装置及びそれを用いた電流制御装置
WO2011086612A1 (ja) * 2010-01-15 2011-07-21 パナソニック株式会社 半導体装置
JP5898464B2 (ja) * 2011-11-09 2016-04-06 ルネサスエレクトロニクス株式会社 半導体装置
JP2013143532A (ja) * 2012-01-12 2013-07-22 Toshiba Corp 半導体装置
JP6057779B2 (ja) * 2013-02-28 2017-01-11 パナソニック株式会社 半導体装置
KR20220167549A (ko) 2021-06-14 2022-12-21 삼성전자주식회사 웰 영역을 포함하는 반도체 장치

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0353561A (ja) * 1989-07-21 1991-03-07 Fujitsu Ltd 半導体集積回路装置
JPH07109860B2 (ja) * 1990-01-19 1995-11-22 株式会社東芝 電荷転送デバイスを含む半導体装置およびその製造方法
JP2735407B2 (ja) * 1990-08-30 1998-04-02 株式会社東芝 半導体装置およびその製造方法
JP2608513B2 (ja) * 1991-10-02 1997-05-07 三星電子株式会社 半導体装置の製造方法
JP2828244B2 (ja) * 1995-09-26 1998-11-25 シャープ株式会社 受光素子
JP3077592B2 (ja) * 1996-06-27 2000-08-14 日本電気株式会社 デジタル回路とアナログ回路が混在する半導体集積回路装置およびその製造方法
JP2998662B2 (ja) * 1996-11-15 2000-01-11 日本電気株式会社 半導体装置
US5767561A (en) * 1997-05-09 1998-06-16 Lucent Technologies Inc. Integrated circuit device with isolated circuit elements
JP2000101028A (ja) * 1998-09-28 2000-04-07 Oki Electric Ind Co Ltd 半導体装置
JP3560480B2 (ja) * 1998-10-05 2004-09-02 シャープ株式会社 スタティック・ランダム・アクセスメモリ
KR100275500B1 (ko) * 1998-10-28 2000-12-15 정선종 집적화된 고전압 전력 소자 제조방법
US6225674B1 (en) * 1999-04-02 2001-05-01 Motorola, Inc. Semiconductor structure and method of manufacture
JP4765157B2 (ja) * 1999-11-17 2011-09-07 株式会社デンソー 半導体基板の製造方法
KR100697405B1 (ko) * 2000-02-15 2007-03-20 코닌클리즈케 필립스 일렉트로닉스 엔.브이. 전자 디바이스
KR100741039B1 (ko) * 2000-06-21 2007-07-20 히다치 막셀 가부시키가이샤 반도체칩 및 이것을 사용한 반도체장치
JP3377786B2 (ja) * 2000-06-21 2003-02-17 日立マクセル株式会社 半導体チップ
JP2002064181A (ja) * 2000-08-17 2002-02-28 Fujitsu Ltd 半導体集積回路
JP3963071B2 (ja) * 2000-09-12 2007-08-22 日産自動車株式会社 半導体装置
US6635550B2 (en) * 2000-12-20 2003-10-21 Texas Instruments Incorporated Semiconductor on insulator device architecture and method of construction
US6909150B2 (en) * 2001-07-23 2005-06-21 Agere Systems Inc. Mixed signal integrated circuit with improved isolation
JP2003229502A (ja) * 2002-02-01 2003-08-15 Mitsubishi Electric Corp 半導体装置
JP3939195B2 (ja) * 2002-05-13 2007-07-04 ローム株式会社 半導体装置の製造方法および半導体装置
JP2004040735A (ja) * 2002-07-08 2004-02-05 Toyota Industries Corp 半導体集積回路及び半導体集積回路の製造方法
JP2004153175A (ja) * 2002-10-31 2004-05-27 Nec Electronics Corp 半導体集積回路及びその半導体基板

Also Published As

Publication number Publication date
US20070045768A1 (en) 2007-03-01
CN100593856C (zh) 2010-03-10
US20100102414A1 (en) 2010-04-29
JP2007067012A (ja) 2007-03-15

Similar Documents

Publication Publication Date Title
CN1925157A (zh) 半导体器件
CN1303689C (zh) 半导体器件
CN1228858C (zh) 电力半导体器件
CN1271720C (zh) 耐高压的绝缘体上的硅型半导体器件
CN1776899A (zh) 半导体器件
CN1521840A (zh) 绝缘体上硅衬底和半导体集成电路器件
CN1691349A (zh) 反向导通型半导体元件及其制造方法
CN1864270A (zh) 绝缘栅型半导体器件及其制造方法
CN1710711A (zh) 标准单元、标准单元库和半导体集成电路
CN1755945A (zh) 半导体器件
CN1898801A (zh) 纵型栅极半导体装置及其制造方法
CN1638144A (zh) 半导体器件及其制造方法
CN101060133A (zh) 半导体装置及其制造方法
CN1459870A (zh) 半导体装置及其制造方法
CN1700430A (zh) 半导体装置的制造方法
CN1669151A (zh) 半导体器件及其制造方法
CN1761071A (zh) 半导体器件及其制造方法
CN1485919A (zh) 半导体器件
CN1822394A (zh) 半导体装置及其制造方法
CN1841775A (zh) 高耐压半导体装置及其制造方法
CN1265465C (zh) 半导体器件
CN1677692A (zh) 超级结半导体元件及其制造方法
CN1161842C (zh) 带有微波双极晶体管的半导体器件
CN1541416A (zh) 半导体装置
CN1741280A (zh) 具有嵌入的半导体区的半导体器件

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20100310

Termination date: 20120828