JPWO2011089837A1 - 複合型半導体装置 - Google Patents

Abstract

この複合型半導体装置は、第１および第２の端子（Ｔ１，Ｔ２）間にノーマリーオン型の第１の電界効果トランジスタ（１）とノーマリーオフ型の第２の電界効果トランジスタ（２）を直列接続し、第１および第２の電界効果トランジスタ（１，２）のゲートをそれぞれ第２および第３の端子（Ｔ２，Ｔ３）に接続し、第２の電界効果トランジスタ（２）のドレインおよびソース間にＮ個のダイオード（３）を順方向に直列接続したものである。したがって、第２の電界効果トランジスタ（２）のドレイン−ソース間電圧（Ｖｄｓ）を第２の電界効果トランジスタ（２）の耐圧以下の電圧に制限できる。

Description

この発明は複合型半導体装置に関し、特に、直列接続されたノーマリーオン型電界効果トランジスタおよびノーマリーオフ型電界効果トランジスタを備えた複合型半導体装置に関する。

現在の半導体装置において主に使用されているＳｉ（シリコン）系の電界効果トランジスタはノーマリーオフ型である。ノーマリーオフ型電界効果トランジスタは、ゲート−ソース間に正電圧を印加した場合に導通し、ゲート−ソース間に正電圧が印加されていない場合に非導通になるトランジスタである。

また、高耐圧、低損失、高速スイッチング、高温動作などの特徴を有するために実用化の研究が進められているＧａＮ（ガリウム窒素）系の電界効果トランジスタはノーマリーオン型である。ノーマリーオン型電界効果トランジスタは、負のしきい値電圧を有し、ゲート−ソース間電圧がしきい値電圧よりも低い場合に非導通になり、ゲート−ソース間電圧がしきい値電圧よりも高い場合に導通する。

このようなノーマリーオン型の電界効果トランジスタを半導体装置において使用すると、従来のゲート駆動回路を使用できないことなどの様々な問題が発生する。そこで、ノーマリーオン型の第１の電界効果トランジスタとノーマリーオフ型の第２の電界効果トランジスタを直列接続して、ノーマリーオフ型の複合型半導体装置を構成することが提案された。

また、ノーマリーオフ型の第２の電界効果トランジスタのドレイン−ソース間電圧が高くなって第２の電界効果トランジスタが破壊されるのを防止するため、第２の電界効果トランジスタのドレイン−ソース間にツェナーダイオードを接続し、ドレイン−ソース間電圧を第２の電界効果トランジスタの耐圧以下の電圧に制限する方法もある（たとえば、特開２００６−３２４８３９号公報（特許文献１）参照）。

特開２００６−３２４８３９号公報

しかし、従来の複合型半導体装置では、ツェナーダイオードの動作速度が遅いので、第２の電界効果トランジスタのドレイン−ソース間電圧が耐圧よりも高くなり、第２の電界効果トランジスタが破壊される恐れがあった。

それゆえに、この発明の主たる目的は、ノーマリーオフ型電界効果トランジスタが破壊されるのを防止することが可能な複合型半導体装置を提供することである。

この発明に係る複合型半導体装置は、第１の電圧を受ける第１の端子と、第１の電圧よりも低い第２の電圧を受ける第２の端子と、第３の電圧と該第３の電圧よりも高い第４の電圧とのうちのいずれか一方の電圧が選択的に与えられる第３の端子と、ドレインが第１の端子に接続され、ゲートが第２の端子に接続されたノーマリーオン型の第１の電界効果トランジスタと、ドレインが第１の電界効果トランジスタのソースに接続され、ソースが第２の端子に接続され、ゲートが第３の端子に接続され、第３の端子に第３の電圧が与えられた場合は非導通になり、第３の端子に第４の電圧が与えられた場合は導通するノーマリーオフ型の第２の電界効果トランジスタと、第２の電界効果トランジスタのドレインおよびソース間に順方向に直列接続され、第２の電界効果トランジスタのドレインおよびソース間の電圧が第２の電界効果トランジスタの耐圧以下の予め定められた電圧を超えた場合に導通するＮ個（ただし、Ｎは自然数である）のユニポーラ型整流素子とを備えたものである。

好ましくは、第３の端子の電圧が第４の電圧から第３の電圧に変化した場合において、第２の電界効果トランジスタのドレインおよびソース間の電圧が上昇を開始してからＮ個のユニポーラ型整流素子が導通するまでの時間は、第２の電界効果トランジスタのドレインおよびソース間の電圧が上昇を開始してから第２の電界効果トランジスタが非導通になるまでの時間の２分の１以下に設定されている。

また好ましくは、Ｎ個のユニポーラ型整流素子の各々はショットキーダイオードである。

また好ましくは、Ｎ個のユニポーラ型整流素子の各々は、エネルギーバンドギャップがＳｉよりも大きな材料を用いて形成されている。

また好ましくは、材料は、Ａｌ_ｘＧａ_１−ｘＮ（０≦ｘ≦１）、ＳｉＣ、ダイヤモンド、Ａｌ_ｘＧａ_１−ｘＡｓ（０≦ｘ≦１）、Ｉｎ_ｘＧａ_１−ｘＰ（０≦ｘ≦１）、またはＡｌ_ｘＩｎ_ｙＧａ_{１−ｘ―ｙ}Ｎ（０≦ｘ≦１、０≦ｙ≦１、０≦ｘ＋ｙ≦１）である。

また好ましくは、第１の半導体基板上に順次積層された第１および第２の窒化物系半導体層を含む第１の半導体チップを備える。Ｎ個のショットキーダイオードは第１の半導体チップの表面のＮ個の領域にそれぞれ形成され、各領域には、対応のショットキーダイオードのアノード電極およびカソード電極が互いに離間して設けられている。各領域には、第２の窒化物系半導体層を貫通して第１の窒化物系半導体層に到達するリセス部が形成され、アノード電極はリセス部に形成され、カソード電極は第２の窒化物系半導体層の表面に形成されている。

また好ましくは、第２の半導体基板上に順次積層された第３および第４の窒化物系半導体層を含む第２の半導体チップを備える。第１の電界効果トランジスタは第２の半導体チップの表面に形成され、第１の電界効果トランジスタのゲート電極、ソース電極およびドレイン電極は第２の窒化物系半導体層の表面に形成され、ゲート電極は、ソース電極およびドレイン電極の間に設けられている。

また好ましくは、第３の窒化物系半導体層はＧａＮで形成され、第４の窒化物系半導体層はＡｌ_ｘＧａ_１−ｘＮ（０＜ｘ≦１）で形成されている。

また好ましくは、半導体基板上に順次積層された第１および第２の窒化物系半導体層を含む半導体チップを備える。Ｎ個のショットキーダイオードは半導体チップの表面のＮ個の第１領域にそれぞれ形成され、第１の電界効果トランジスタは半導体チップの表面の第２領域に形成される。各第１領域には、対応のショットキーダイオードのアノード電極およびカソード電極が互いに離間して設けられ、各第１領域には、第２の窒化物系半導体層を貫通して第１の窒化物系半導体層に到達するリセス部が形成され、アノード電極はリセス部に形成され、カソード電極は第２の窒化物系半導体層の表面に形成される。第２の領域の第２の窒化物系半導体層の表面には、第１の電界効果トランジスタのゲート電極、ソース電極およびドレイン電極が形成され、ゲート電極は、ソース電極およびドレイン電極の間に設けられている。

また好ましくは、第１の窒化物系半導体層はＧａＮで形成され、第２の窒化物系半導体層はＡｌ_ｘＧａ_１−ｘＮ（０＜ｘ≦１）で形成されている。

また好ましくは、さらに、第１の電界効果トランジスタのゲートと第２の端子との間に介挿された第１の抵抗素子を備える。

また好ましくは、さらに、第１の端子と第１の電界効果トランジスタのドレインとの間に介挿された第２の抵抗素子を備える。

この発明に係る複合型半導体装置では、ノーマリーオフ型の第２の電界効果トランジスタのドレインおよびソース間にＮ個のダイオードを順方向に直列接続し、第２の電界効果トランジスタのドレインおよびソース間の電圧を第２の電界効果トランジスタの耐圧以下の電圧に制限する。したがって、ダイオードの動作速度はツェナーダイオードの動作速度よりも十分に速いので、第２の電界効果トランジスタが破壊されるのを防止することができる。

この発明の実施の形態１による複合型半導体装置の構成を示す回路図である。 図１に示したノーマリーオン型電界効果トランジスタのドレイン−ソース間電圧を示すタイムチャートである。 実施の形態１の比較例を示す回路図である。 図３に示したノーマリーオン型電界効果トランジスタのドレイン−ソース間電圧を示すタイムチャートである。 実施の形態１の変更例を示すタイムチャートである。 この発明の実施の形態２による複合型半導体装置の構成を示す回路図である。 図６に示したノーマリーオン型電界効果トランジスタを搭載した半導体チップの構造を示す断面図である。 本願発明の効果を説明するための図である。 図６に示したダイオード１３を搭載した半導体チップの構造を示す断面図である。 図９に示したアノード電極の製造方法を示す断面図である。 図６に示したトランジスタ１１およびダイオード１３を搭載した半導体チップの構造を示す断面図である。 図６に示した複数のダイオード１３を搭載した半導体チップの構造を示す断面図である。 図６に示した複数のダイオード１３を搭載した半導体チップの他の構造を示す断面図である。 図６に示した複数のダイオード１３を搭載した半導体チップのさらに他の構造を示す断面図である。 実施の形態２の比較例を示す回路図である。 本願発明と比較例の動作を比較する図である。 本願発明と比較例の動作を比較する他の図である。 本願発明と比較例の動作を比較するさらに他の図である。

[実施の形態１]
本願の実施の形態１による複合型半導体装置は、図１に示すように、ドレイン端子Ｔ１、ソース端子Ｔ２、ゲート端子Ｔ３、ノーマリーオン型電界効果トランジスタ１、ノーマリーオフ型電界効果トランジスタ２、およびＮ個（ただし、Ｎは自然数である）のダイオード３を備える。

ドレイン端子Ｔ１には電源電圧Ｖ１が印加され、ソース端子Ｔ２には、電源電圧Ｖ１よりも低い電源電圧Ｖ２（たとえば接地電圧）が印加される。ゲート端子Ｔ３には、「Ｌ」レベルの電圧Ｖ３と、「Ｈ」レベルの電圧Ｖ４（＞Ｖ３）とのうちのいずれか一方の電圧が選択的に印加される。

ノーマリーオン型電界効果トランジスタ１のドレインはドレイン端子Ｔ１に接続され、そのゲートはソース端子Ｔ２に接続される。トランジスタ１は、たとえばＧａＮで形成されており、負のしきい値電圧ＶＴＨ１を有する。トランジスタ１は、ゲート−ソース間電圧がＶＴＨ１よりも低い場合に非導通になり、ゲート−ソース間電圧がＶＴＨ１よりも高い場合に導通する。

ノーマリーオフ型電界効果トランジスタ２のドレインはトランジスタ１のソースに接続され、そのソースはソース端子Ｔ２に接続され、そのゲートはゲート端子Ｔ３に接続される。トランジスタ２は、たとえばＳｉで形成されたＮチャネルＭＯＳトランジスタであり、正のしきい値電圧ＶＴＨ２を有する。トランジスタ２は、ゲート−ソース間電圧がＶＴＨ２よりも低い場合に非導通になり、ゲート−ソース間電圧がＶＴＨ２よりも高い場合に導通する。

ゲート端子Ｔ３に印加される「Ｌ」レベルの電圧Ｖ３とソース端子Ｔ２に印加される電源電圧Ｖ２との差（Ｖ３−Ｖ２）は、トランジスタ２のしきい値電圧ＶＴＨ２よりも低い電圧に設定されている。したがって、「Ｌ」レベルの電圧Ｖ３がゲート端子Ｔ３に印加された場合、トランジスタ２は非導通になる。

また、ゲート端子Ｔ３に印加される「Ｈ」レベルの電圧Ｖ４とソース端子Ｔ２に印加される電源電圧Ｖ２との差（Ｖ４−Ｖ２）は、トランジスタ２のしきい値電圧ＶＴＨ２よりも高い電圧に設定されている。したがって、「Ｈ」レベルの電圧Ｖ４がゲート端子Ｔ３に印加された場合、トランジスタ２は導通する。なお、トランジスタ１，２の各々にダイオードを逆並列に接続してもよい。

Ｎ個のダイオード３は、トランジスタ２のドレインとソースの間に、順バイアス方向に直列接続されている。各ダイオード３のしきい値電圧をＶＴＨ３とすると、Ｎ個のダイオード３のしきい値電圧の和（Ｎ×ＶＴＨ３）は、トランジスタ２の耐圧以下の所定の電圧Ｖｃに設定されている。したがって、トランジスタ２のドレイン−ソース間電圧Ｖｄｓが所定の電圧Ｖｃを超えると、Ｎ個のダイオード３がともに導通する。このため、トランジスタ２のドレインーソース間電圧Ｖｄｓは、トランジスタ２の耐圧以下の所定の電圧Ｖｃ以下に維持され、トランジスタ２が破壊されることが防止される。

次に、この複合型半導体装置の動作について説明する。ドレイン端子Ｔ１には電源電圧Ｖ１が印加され、ソース端子Ｔ２には電源電圧Ｖ２が印加されているものとする。ゲート端子Ｔ３に「Ｈ」レベルの電圧Ｖ４が印加されている場合、トランジスタ２が導通している。このため、トランジスタ１のゲート−ドレイン電圧は、略０Ｖとなり、負のしきい値電圧ＶＴＨ１よりも高くなり、トランジスタ１が導通する。したがって、トランジスタ１，２がともに導通し、ソース端子Ｔ１およびドレイン端子Ｔ２間が導通する。

図２は、図１のゲート端子Ｔ３の電圧が「Ｈ」レベルの電圧Ｖ４から「Ｌ」レベルの電圧Ｖ３に切り換えられた場合におけるトランジスタ２のドレイン−ソース間電圧Ｖｄｓを示すタイムチャートである。時刻ｔ０において、ゲート端子Ｔ３の電圧が「Ｈ」レベルの電圧Ｖ４から「Ｌ」レベルの電圧Ｖ３に切り換えられると、所定時間だけ遅延してトランジスタ２が非導通になる（時刻ｔ１）。

トランジスタ２が非導通になった瞬間では、まだトランジスタ１は導通しており、トランジスタ１に電流が流れる。このため、トランジスタ１のドレイン−ソース間電圧Ｖｄｓは、急に上昇する。トランジスタ２のドレイン−ソース間電圧Ｖｄｓが所定の電圧Ｖｃに到達すると、Ｎ個のダイオード３が導通し、Ｖｄｓ＝Ｖｃとなる（時刻ｔ２）。

−Ｖｃ＜ＶＴＨ１に設定されているので、−Ｖｄｓ＜ＶＴＨ１になったときから所定時間だけ遅延してトランジスタ１が非導通になる（時刻ｔ３）。したがって、トランジスタ１，２がともに非導通になり、ソース端子Ｔ１およびドレイン端子Ｔ２間が非導通になる。トランジスタ２のドレイン−ソース間電圧Ｖｄｓは、端子Ｔ１，Ｔ２間の電圧（Ｖ１−Ｖ２）をトランジスタ１，２の抵抗値で分圧した電圧Ｖｄになる。このようにして、複合型半導体装置は、ノーマリーオフ型のスイッチング素子として動作する。

図３は、実施の形態１の比較例を示す回路図であって、図１と対比される図である。図３の複合型半導体装置が図１の複合型半導体装置と異なる点は、Ｎ個のダイオード３がツェナーダイオード４で置換されている点である。ツェナーダイオード４のカソードおよびアノードは、それぞれトランジスタ２のドレインおよびソースに接続されている。ツェナーダイオード４のツェナー電圧は上記所定の電圧Ｖｃに設定されている。

したがって、図３の複合型半導体装置は、図１の複合型半導体装置と同様に動作するとも考えられる。しかし、ツェナーダイオード４の応答速度はダイオード３の応答速度よりもかなり遅い。このため、トランジスタ２のドレイン−ソース間電圧Ｖｄｓが急に上昇して所定の電圧Ｖｃを超えてもツェナーダイオード４が導通せず、トランジスタ２が破壊される恐れがある。

図４は、図３のゲート端子Ｔ３の電圧が「Ｈ」レベルの電圧Ｖ４から「Ｌ」レベルの電圧Ｖ３に切り換えられた場合におけるトランジスタ２のドレイン−ソース間電圧Ｖｄｓを示すタイムチャートであって、図２と対比される図である。時刻ｔ０において、ゲート端子Ｔ３の電圧が「Ｈ」レベルの電圧Ｖ４から「Ｌ」レベルの電圧Ｖ３に切り換えられると、所定時間だけ遅延してトランジスタ２が非導通になる（時刻ｔ１）。

トランジスタ２が非導通になった瞬間では、まだトランジスタ１は導通しており、トランジスタ１に電流が流れる。このため、トランジスタ１のドレイン−ソース間電圧Ｖｄｓは、急に上昇する。トランジスタ２のドレイン−ソース間電圧Ｖｄｓが所定の電圧Ｖｃに到達しても、まだツェナーダイオード４は動作せず、トランジスタ２のドレイン−ソース間電圧Ｖｄｓは所定の電圧Ｖｃを超えてしまう（時刻ｔ２）。

−Ｖｃ＜ＶＴＨ１に設定されているので、−Ｖｄｓ＜ＶＴＨ１になったときから所定時間だけ遅延してトランジスタ１が非導通になる（時刻ｔ３）。したがって、トランジスタ１，２がともに非導通になり、ソース端子Ｔ１およびドレイン端子Ｔ２間が非導通になる。この後、ツェナーダイオード４が動作し（時刻ｔ４）、トランジスタ２のドレイン−ソース間電圧Ｖｄｓは、端子Ｔ１，Ｔ２間の電圧（Ｖ１−Ｖ２）をトランジスタ１，２の抵抗値で分圧した電圧Ｖｄになる。

したがって、図３の複合型半導体装置では、ツェナーダイオード４の応答速度が遅いので、トランジスタ２のドレイン−ソース間電圧Ｖｄｓが所定の電圧Ｖｃを超えてしまい、トランジスタ２が破壊される恐れがある。これに対して本願発明では、ダイオード３の応答速度が速いので、トランジスタ２のドレイン−ソース間電圧Ｖｄｓが所定の電圧Ｖｃ以下に制限され、トランジスタ２が破壊されることはない。

なお、図５に示すように、トランジスタ２のドレイン−ソース間電圧Ｖｄｓが上昇を開始してからＮ個のダイオード３が導通するまでの時間（ｔ２−ｔ１）を、トランジスタ２のドレイン−ソース間電圧Ｖｄｓが上昇を開始してからトランジスタ１が非導通になるまでの時間（ｔ３−ｔ１）の２分の１以下に設定することが好ましい。これは、たとえば所定の電圧Ｖｃ、すなわちＮ個のダイオード３のしきい値電圧の和（Ｎ×ＶＴＨ３）を調整することにより可能となる。このように設定すれば、トランジスタ２のドレイン−ソース間電圧Ｖｄｓがトランジスタ２の耐圧を超えてトランジスタ２が破壊されるのを確実に防止することができる。

[実施の形態２]
本願の実施の形態２による複合型半導体装置は、図６に示すように、ドレイン端子Ｔ１１、ソース端子Ｔ１２、ゲート端子Ｔ１３、ノーマリーオン型電界効果トランジスタ１１、ノーマリーオフ型電界効果トランジスタ１２、Ｎ個（ただし、Ｎは自然数であり、たとえば４である）のダイオード１３、および抵抗素子１４，１５を備える。

ドレイン端子Ｔ１１には電源電圧Ｖ１１（１５０Ｖ）が印加され、ソース端子Ｔ１２には接地電圧Ｖ１２（０Ｖ）が印加される。ゲート端子Ｔ３には、「Ｌ」レベルの電圧Ｖ１３（０Ｖ）と、「Ｈ」レベルの電圧Ｖ１４（１０Ｖ）のうちのいずれか一方の電圧が選択的に印加される。

ノーマリーオン型電界効果トランジスタ１１のドレインは抵抗素子（負荷抵抗）１４の一方電極に接続され、抵抗素子１４の他方電極はドレイン端子Ｔ１１に接続される。抵抗素子１４の抵抗値は、１４１Ωである。トランジスタ１１のゲートは、抵抗素子（ゲート抵抗）１５を介してソース端子Ｔ１２に接続される。抵抗素子１５の抵抗値は、１０Ωである。トランジスタ１１は、負のしきい値電圧ＶＴＨ１１（−３Ｖ）を有する。トランジスタ１１は、ゲート−ソース間電圧がＶＴＨ１１よりも低い場合に非導通になり、ゲート−ソース間電圧がＶＴＨ１１よりも高い場合に導通する。

ノーマリーオフ型電界効果トランジスタ１２のソースはソース端子Ｔ１２に接続され、そのドレインはトランジスタ１１のソースに接続され、そのゲートはゲート端子Ｔ１３に接続される。トランジスタ１２は、正のしきい値電圧ＶＴＨ１２（＋２Ｖ）を有する。トランジスタ１２は、ゲート−ソース間電圧がＶＴＨ１２よりも低い場合に非導通になり、ゲート−ソース間電圧がＶＴＨ１２よりも高い場合に導通する。したがって、「Ｌ」レベルの電圧Ｖ１３がゲート端子Ｔ１３に印加された場合、トランジスタ１２は非導通になる。また、「Ｈ」レベルの電圧Ｖ１４がゲート端子Ｔ１３に印加された場合、トランジスタ１２は導通する。なお、トランジスタ１２は、寄生ダイオードを内蔵している。図６では寄生ダイオードは、トランジスタ１２のソースとドレインの間に接続されたダイオード１２ａとして表示されている。

Ｎ個のダイオード１３は、トランジスタ１２のドレインとソースの間に、順バイアス方向に直列接続されている。各ダイオード１３のしきい値電圧をＶＴＨ１３とすると、Ｎ個のダイオード１３のしきい値電圧の和（Ｎ×ＶＴＨ１３＝４．１Ｖ）は、トランジスタ１２の耐圧以下の所定の電圧Ｖｃ１に設定されている。したがって、トランジスタ１２のドレイン−ソース間電圧Ｖｄｓが所定の電圧Ｖｃ１を超えると、Ｎ個のダイオード１３がともに導通する。このため、トランジスタ１２のドレインーソース間電圧Ｖｄｓは、トランジスタ１２の耐圧以下の所定の電圧Ｖｃ１以下に維持され、トランジスタ１２が破壊されることが防止される。

ここで、トランジスタ１２の耐圧をＶａとすると、トランジスタ１２の破壊を防止するためには、Ｎ≦Ｖａ／ＶＴＨ１３であることが必須である。また、Ｖａ／ＶＴＨ１３≦２Ｎであることが望ましい。これは、トランジスタ１２の耐圧とオン抵抗値とはトレードオフの関係にあるので、トランジスタ１２の耐圧を必要以上に大きくすると、複合型半導体装置の特性低下に繋がるからである。

次に、この複合型半導体装置の動作について説明する。ドレイン端子Ｔ１１には電源電圧Ｖ１１が印加され、ソース端子Ｔ１２には接地電圧Ｖ１２が印加されているものとする。ゲート端子Ｔ１３に「Ｈ」レベルの電圧Ｖ１４が印加されている場合、トランジスタ１２が導通している。このため、トランジスタ１１のゲート−ドレイン電圧は、略０Ｖとなり、負のしきい値電圧ＶＴＨ１１よりも高くなり、トランジスタ１１が導通する。したがって、トランジスタ１１，１２がともに導通し、ソース端子Ｔ１１から抵抗素子１４およびトランジスタ１１，１２を介してドレイン端子Ｔ１２に電流が流れる。

次いで、ゲート端子Ｔ１３の電圧が「Ｈ」レベルの電圧Ｖ１４から「Ｌ」レベルの電圧Ｖ１３に切り換えられると、所定時間だけ遅延してトランジスタ１２が非導通になる。トランジスタ１２が非導通になった瞬間では、まだトランジスタ１１は導通しており、トランジスタ１１に電流が流れる。このため、トランジスタ１２のドレイン−ソース間電圧Ｖｄｓは、急に上昇する。トランジスタ１２のドレイン−ソース間電圧Ｖｄｓが所定の電圧Ｖｃ１に到達すると、Ｎ個のダイオード１３が導通し、Ｖｄｓ＝Ｖｃ１となる。

−Ｖｃ１＜ＶＴＨ１１に設定されているので、−Ｖｄｓ＜ＶＴＨ１１になったときから所定時間だけ遅延してトランジスタ１１が非導通になる。したがって、トランジスタ１１，１２がともに非導通になり、ソース端子Ｔ１１およびドレイン端子Ｔ１２間が非導通になる。トランジスタ１２のドレイン−ソース間電圧Ｖｄｓは、端子Ｔ１１，Ｔ１２間の電圧（Ｖ１１−Ｖ１２）を抵抗素子１４およびトランジスタ１１，１２の抵抗値で分圧した電圧Ｖｄになる。このようにして、複合型半導体装置は、ノーマリーオフ型のスイッチング素子として動作する。

次に、トランジスタ１１，１２およびダイオード１３について、より詳細に説明する。本実施の形態２では、ノーマリーオン型電界効果トランジスタ１１として、ヘテロ接合電界効果ＧａＮトランジスタを用いた。トランジスタ１１は、図７に示すような半導体チップ２０の表面に形成されている。半導体チップ２０は、半導体基板２１と、その表面上に順次積層されたバッファ層２２、チャネル層２３、および障壁層２４と、障壁層２４の表面に形成されたゲート電極２５、ソース電極２６、およびドレイン電極２７とを備える。ゲート電極２５は、ソース電極２６とドレイン電極２７の間に設けられている。

半導体基板２１は、結晶シリコン（Ｓｉ）基板である。バッファ層２２は、ＡｌＧａＮで形成されている。チャネル層２３は、ＧａＮで形成されている。障壁層２４は、Ａｌ_０．２５Ｇａ_０．７５Ｎで形成されている。チャネル層２３と障壁層２４のヘテロ接合面のチャネル層２３側には、２次元電子ガスによるチャネルが形成される。ゲート電極２５は、障壁層２４の表面に順次積層されたＷＮ層およびＷ層を含む。ゲート電極２５と障壁層２４によってショットキー接合が形成されている。すなわち、ゲート電極２５および障壁層２４に跨ってショットキーバリアダイオードが形成されている。

ソース電極２６およびドレイン電極２７の各々は、障壁層２４の表面に順次積層されたＨｆ層、Ａｌ層、Ｈｆ層、およびＡｕ層を含む。ソース電極２６およびドレイン電極２７の各々と障壁層２４によって抵抗接合が形成されている。ゲート電極２５とソース電極２６の間の電圧が負のしきい値電圧ＶＴＨ１１よりも高い場合は、ドレイン電極２７とソース電極２６の間に電流が流れる。ゲート電極２５とソース電極２６の間の電圧が負のしきい値電圧ＶＴＨ１１よりも低い場合は、ドレイン電極２７とソース電極２６の間に電流が流れない。

また、ノーマリーオフ型電界効果トランジスタ１２としては、Ｓｉで形成されたＮチャネル型のＭＯＳ電界効果トランジスタを用いた。

また、ダイオード１３に求められる性能は、アノードとカソードの間の電圧がしきい値電圧ＶＴＨ１３を超えたときに、素早くオンすることである。さらに、ダイオード１３は、低コストである必要がある。そこで、本実施形態２ではダイオード１３としてショットキーバリアダイオードを使用した。

ショットキーバリアダイオードはユニポーラ整流素子であるので、リカバリーチャージが少なく、スイッチング時の損失が低減される。また、ショットキーバリアダイオードは動作時間が短いので、スイッチングが速い場合でも確実にリーク電流を抑制することができ、中間電圧（トランジスタ１２のドレイン電圧）の上昇を抑えることができる。

また、ショットキーバリアダイオード構成材料のエネルギーバンドギャップが一般的に多く使用されているＳｉのエネルギーバンドギャップよりも大きければ大きい程、ダイオード１３の直列部品数Ｎが少なくて済み、ｄＩ／ｄＶを大きく保つことができる。これは、エネルギーバンドギャップが広い半導体を使用すると、半導体と電極との仕事関数の差がより増大し、電流が流れ始める順方向電圧がより増大するためである。

また、ノーマリーオフ型の電界効果トランジスタのソースとゲートを接続することにより、ダイオードすなわちユニポーラ型整流素子として機能させることもできる。この場合、電界効果トランジスタは低耐圧素子であってもよく、数１０Ｖ程度以上の耐圧ノーマリオフ型のＧａＮＦＥＴを使用すれば低損失あるいは高速のスイッチングが可能となる。また、ノーマリオン型のＧａＮＦＥＴとユニポーラ型整流素子とを同一構造あるいは同一プロセスで作製することができるなので、集積化も可能となる。

図８（ａ）は、通常の材料を用いて形成されたショットキーバリアダイオードのＶ−Ｉ特性を示す図であり、図８（ｂ）は、ワイドバンドギャップ半導体材料を用いて形成されたショットキーバリアダイオードのＶ−Ｉ特性を示す図である。図８（ａ）では、直列接続されたダイオードの数Ｎを１〜６まで変えた場合のＶ−Ｉ特性が示され、図８（ｂ）では、直列接続されたダイオード１３の数Ｎを１〜４まで変えた場合のＶ−Ｉ特性が示されている。

図８（ａ）（ｂ）から分かるように、ある電圧Ｖｏｎでオンさせるためには、通常の材料で形成されたダイオードを使用すると、６つのダイオードを直列接続する必要があるのに対し、ワイドバンドギャップ材料で形成されたダイオード１３を使用すると、４つのダイオード１３を直列接続すれば足りる。

また、通常の材料で形成された６つのダイオードの直列接続体に所定の電圧Ｖ１（Ｖ１＞Ｖｏｎ）を印加した場合に流れる電流をＩ１とし、ワイドバンドギャップ材料で形成された４つのダイオード１３の直列接続体に所定の電圧Ｖ１を印加した場合に流れる電流をＩ２とすると、Ｉ２＞Ｉ１となる。したがって、ワイドバンドギャップ材料で形成されたダイオード１３は、通常の材料で形成されたダイオードよりも大きな電流を流せると言う利点を有する。また、ダイオードの個数を少なくすることができ、低コスト化を図ることができる。

エネルギーバンドギャップが大きい材料としては、たとえば、Ａｌ_ｘＧａ_１−ｘＮ（０≦ｘ≦１）、ＳｉＣ、ダイヤモンド、ＺｎＯ、Ａｌ_ｘＧａ_１−ｘＡｓ（０≦ｘ≦１）、Ｉｎ_ｘＧａ_１−ｘＰ（０≦ｘ≦１）などの材料がある。また、Ａｌ_ｘＩｎ_ｙＧａ_{１−ｘ―ｙ}Ｎ（０≦ｘ≦１、０≦ｙ≦１、０≦ｘ＋ｙ≦１）は、組成を調整することでエネルギーバンドギャップをＳｉよりも大きくすることが可能である。なお、上記に限らずエネルギーバンドギャップがＳｉよりも大きければ材料であれば、どのような材料を用いてもよい。

ワイドバンドギャップ材料は、トランジスタ１１と同じ材料であればさらに好ましい。たとえば、トランジスタ１１の材料がＧａＮであれば、ダイオード１３の材料もＧａＮであることが好ましい。また、トランジスタ１１の材料がＡｌＧａＮ／ＧａＮヘテロ材料であれば、ダイオード１３の材料もＡｌＧａＮ／ＧａＮヘテロ材料であることが好ましい。トランジスタ１１とダイオード１３を同じ材料で形成することができれば、トランジスタ１１とダイオード１３の原材料や基板、製造装置の共用が可能となり、材料費や製造費の低減に繋がる。

本実施形態２では、トランジスタ１１としてヘテロ接合電界効果ＧａＮトランジスタを使用したので、ダイオード１３としては、リセス構造を有するＧａＮショットキーバリアダイオード（以下、リセスＧａＮショットキーバリアダイオードと称す）を使用することが好ましい。

図９は、そのようなダイオード１３の構成を示す断面図である。図９において、ダイオード１３は、半導体チップ３０の表面に形成されている。半導体チップ３０は、半導体基板３１と、その表面上に順次積層されたバッファ層３２、チャネル層３３、および障壁層３４と、半導体チップ３０の表面に互いに離間して設けられたカソード電極３５およびアノード電極３６とを備える。

半導体基板３１は、結晶シリコン（Ｓｉ）基板である。バッファ層３２は、ＡｌＧａＮで形成されている。チャネル層３３は、ＧａＮで形成されている。障壁層３４は、Ａｌ_０．２５Ｇａ_０．７５Ｎで形成されている。チャネル層３３と障壁層３４のヘテロ接合面のチャネル層３３側には、２次元電子ガスによるチャネルが形成される。カソード電極３５は、障壁層３４の表面に順次積層されたＨｆ層、Ａｌ層、Ｈｆ層、およびＡｕ層を含む。カソード電極３５と障壁層３４によって抵抗接合が形成されている。

アノード電極３６は、半導体チップ３０の表面のうちの所定の領域に所定の深さで形成されたリセス部（凹部）３７内に形成されている。ここで、アノード電極３６の形成方法について簡単に説明する。半導体基板３１の表面上にバッファ層３２、チャネル層３３および障壁層３４を形成した後、図１０に示すように、所定の領域において、障壁層３４の表面からチャネル層３３の途中まで所定の深さだけ掘り下げてリセス部３７を形成する。次に、リセス部３７の底面および側面を覆うようにＷＮ層を形成し、ＷＮ層の上にＷ層を積層する。アノード電極３６は、積層されたＷＮ層およびＷ層を含む。アノード電極３６と障壁層３４およびチャネル層３３によってショットキー接合が形成されている。すなわち、アノード電極３６と障壁層３４に跨ってショットキーバリアダイオードが形成されている。また、アノード電極３６とチャネル層３３が接触しているので、障壁層３４とチャネル層３３の界面に形成される２元電子ガスとアノード電極３６との間の抵抗値が低減され、ダイオード１３のオン抵抗値が低減される。

また、図１１は、トランジスタ１１とダイオード１３を搭載した半導体チップ４０の構成を示す断面図である。図１１において、半導体チップ４０は、半導体基板４１と、その表面上に順次積層されたバッファ層４２、チャネル層４３、および障壁層４４を含む。半導体基板４１、バッファ層４２、チャネル層４３、および障壁層４４の各々の材料は、図７および図９で説明した通りである。

半導体チップ４０の表面は、溝４５によってトランジスタ領域とダイオード領域に分割されている。溝４５は、障壁層４４とチャネル層４３の界面に形成される二次元電子ガスを２つに分断し、かつ半導体基板４１を２分割しないように形成される。図１１に示すように、溝４５の底を半導体基板４１に到達させれば、トランジスタ１１とダイオード１３の間のリーク電流を低減することができるので、より好ましい。

図１１中の左側のトランジスタ領域では、障壁層４４の表面に、トランジスタ１１のゲート電極４６、ソース電極４７、およびドレイン電極４８が互いに離間して設けられる。ゲート電極４６は、ソース電極４７とドレイン電極４８の間に設けられる。ゲート電極４６、ソース電極４７、およびドレイン電極４８の各々の材料は、図７で説明した通りである。

図１１中の右側のダイオード領域では、半導体チップ４０の表面に、ダイオード１３のカソード電極４９とアノード電極５０とが互いに離間して設けられる。カソード電極４９は、障壁層４９の表面に形成される。アノード電極５０は、障壁層４４の表面からチャネル層４３の途中まで掘り下げられたリセス部５１に設けられる。カソード電極４９とアノード電極５０の各々の材料は、図９で説明した通りである。

このように、同じ半導体チップ４０にトランジスタ１１とダイオード１３を混載することにより、基板面積の有効利用、製造工程の低減などに伴う材料費や製造費の低減が可能となる。また、配線距離の短縮に伴う抵抗低減やインダクタンスの低減にも繋がる。

図１１では、１個のトランジスタ１１と１個のダイオード１３を示したが、１個のトランジスタ１１と４個のダイオード１３を同じ半導体チップ４０に搭載可能であることは言うまでもない。

図１２は、半導体チップ４０の表面に搭載された２つのダイオード１３を示す断面図である。図１２では、図面の簡単化のため、トランジスタ１１および残りの２つのダイオード１３の図示は省略されている。半導体チップ４０の表面には、それぞれ複数のダイオード１３を形成するための複数のダイオード領域に分割される。隣接する２つのダイオード領域は、溝５２によって分割される。溝５２の底は半導体基板４１内に到達している。障壁層４４とチャネル層４４の界面の下にできるチャネル（２次元電子ガス）４３ａは、溝５２によって分断される。

図１２中の左側のダイオード領域では、半導体チップ４０の表面に、第１のダイオード１３のアノード電極５０とカソード電極４９とが互いに離間して左右に設けられる。図１２中の右側のダイオード領域では、半導体チップ４０の表面に、第２のダイオード１３のアノード電極５０とカソード電極４９とが互いに離間して左右に設けられる。

第１のダイオード１３のカソード電極４９の溝５２側の端部と、第２のダイオード１３のアノード電極５０の溝５２側の端部との間の領域を覆うようにして絶縁膜５３が形成される。第１のダイオード１３のカソード電極４９と、絶縁膜５３と、第２のダイオード１３のアノード電極５０との上にメタル配線５４が形成される。メタル配線５４は、カソード電極４９と同じ材料で形成されていてもよいし、アノード電極５０と同じ材料で形成されていてもよいし、他の金属材料で形成されていてもよい。これにより、２つのダイオード１３が直列接続される。４つのダイオード１３を直列接続する場合も同様である。

なお、図１３に示すように、溝５２および絶縁膜５３を設けることなく、第１のダイオード１３のカソード電極４９から第２のダイオード１３のアノード電極５０までメタル配線５４を形成して、２つのダイオード１３を直列接続してもよい。

また、図１４に示すように、さらにメタル配線５４も省略し、２つのダイオード１３を近接させて配置し、第１のダイオード１３のカソード電極４９の端部からリセス部５１に架けて第２のダイオード１３のアノード電極５０を形成してもよい。これにより、第１のダイオード１３のカソード電極４９と、第２のダイオード１３のアノード電極５０とが直接接続される。

また、半導体チップ４０からトランジスタ１１を除去し、半導体チップ４０にＮ個のダイオード１３だけを搭載してもよい。

また、図７〜図１４の例では、トランジスタ１１およびダイオード１３の障壁層をＡｌ_０．２５Ｇａ_０．７５Ｎで形成したが、これに限るものではなく、ＡｌＧａＮ、ＧａＮ、ＩｎＧａＮ、またはＡｌＧａＩｎＮを障壁層を形成してもよい。また、ＡｌＧａＮ層およびＡｌＮ層を積層して多層構造の障壁層を形成してもよい。

また、トランジスタ１１およびダイオード１３のチャネル層をＧａＮで形成したが、これに限るものではなく、ＡｌＧａＮ、ＧａＮ、ＩｎＧａＮ、またはＡｌＧａＩｎＮでチャネル層を形成してもよい。また、ＧａＮ層およびＡｌＧａＮ層を積層して多層構造のチャネル層を形成してもよい。

また、トランジスタ１１のソース電極とドレイン電極、ダイオード１３のカソード電極をＨｆ／Ａｌ／Ｈｆ／Ａｕ（Ｈｆ層、Ａｌ層、Ｈｆ層、およびＡｕ層の積層体）で形成したが、Ｔｉ／Ａｌ、Ｔｉ／Ａｕ、Ｎｉ／Ａｕなどの他の電極材料で形成してもよいことは言うまでもない。

また、トランジスタ１のゲート電極、ダイオード３のアノード電極をＷＮ／Ｗ（ＷＮ層およびＷ層の積層体）で形成したが、Ｎｉ／Ａｕ、Ｔｉ／Ａｕ、Ｔｉ／Ａｌ、Ｐｄ／Ａｕ、Ｐｔ／Ａｕ、ＷＳｉｘなどの他の電極材料で形成してもよいことは言うまでもない。

図１５は、実施の形態２の比較例を示す回路図であって、図６と対比される図である。図１５の複合型半導体装置が図６の複合型半導体装置と異なる点はＮ個のダイオード１３がツェナーダイオード６０で置換されている点である。ツェナーダイオード６０のカソードおよびアノードは、それぞれトランジスタ１２のドレインおよびソースに接続されている。ツェナーダイオード６０のツェナー電圧は上記所定の電圧Ｖｃ１に設定されている。

図１６は、図６の複合型半導体装置の動作と図１５の複合型半導体装置の動作を比較するタイムチャートである。ダイオード１３としては、リセスＧａＮショットキーバリアダイオードを使用した。各複合型半導体装置において、電源電圧Ｖ１１として１５０Ｖを印加し、ゲート端子Ｔ１３の電圧を「Ｈ」レベルの電圧Ｖ１４＝１０Ｖから「Ｌ」レベルの電圧Ｖ１３＝０Ｖに切り換えた場合におけるトランジスタ１２のドレイン−ソース間電圧Ｖｄｓを測定した。

図１６から分かるように、リセスＧａＮショットキーバリアダイオードを用いた複合型半導体装置では、ツェナーダイオードを用いた複合型半導体装置と比較して、Ｖｄｓのピーク電圧が小さく抑えられている。また、Ｖｄｓが立ち上がり始めてから定常状態に落ち着くまでの時間（以下、動作時間と呼ぶ）が著しく短縮されている。

また、ドレイン端子Ｔ１１に電源電圧Ｖ１１として１００Ｖ、２００Ｖを印加し、１５０Ｖと同様の測定を行なった。電源電圧Ｖ１１とＶｄｓのピーク値との関係を図１７に示し、電源電圧Ｖ１１と動作時間の関係を図１８に示す。これらの図１７および図１８から、リセスＧａＮショットキーバリアダイオードを用いた複合型半導体装置では、ツェナーダイオードを用いた複合型半導体装置と比較して、Ｖｄｓピーク値、動作時間ともに低く抑えられていることが分かる。これは、リセスＧａＮショットキーバリアダイオードの応答速度がツェナーダイオードの応答速度よりも速いことを示している。

したがって、リセスＧａＮショットキーバリアダイオードを用いた複合型半導体装置では、トランジスタ１２のドレイン−ソース間電圧Ｖｄｓが急に上昇してトランジスタ１２が破壊されるのを確実に防止することができ、また、長時間高い電圧がトランジスタ１２のドレイン−ソース間にかかることによりトランジスタ１２が破壊されるのを確実に防止することができる。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明でなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

Ｔ１，Ｔ１１ ドレイン端子、Ｔ２，Ｔ１２ ソース端子、Ｔ３，Ｔ１３ ゲート端子、１，１１ ノーマリーオン型電界効果トランジスタ、２，１２ ノーマリーオフ型電界効果トランジスタ、３，１２ａ，１３ ダイオード、４，６０ ツェナーダイオード、２０，３０，４０ 半導体チップ、２１，３１，４１ 半導体基板、２２，３２，４２ バッファ層、２３，３３，４３ チャネル層、４３ａ チャネル、２４，３４，４４ 障壁層、２５，４６ ゲート電極、２６，４７ ソース電極、２７，４８ ドレイン電極、３５，４９ カソード電極、３６，５０ アノード電極、３７，５１ リセス部、４５，５２ 溝、５３ 絶縁膜、５４ メタル配線。

また好ましくは、第２の半導体基板上に順次積層された第３および第４の窒化物系半導体層を含む第２の半導体チップを備える。第１の電界効果トランジスタは第２の半導体チップの表面に形成され、第１の電界効果トランジスタのゲート電極、ソース電極およびドレイン電極は第４の窒化物系半導体層の表面に形成され、ゲート電極は、ソース電極およびドレイン電極の間に設けられている。

次に、この複合型半導体装置の動作について説明する。ドレイン端子Ｔ１には電源電圧Ｖ１が印加され、ソース端子Ｔ２には電源電圧Ｖ２が印加されているものとする。ゲート端子Ｔ３に「Ｈ」レベルの電圧Ｖ４が印加されている場合、トランジスタ２が導通している。このため、トランジスタ１のゲート−ドレイン電圧は、略０Ｖとなり、負のしきい値電圧ＶＴＨ１よりも高くなり、トランジスタ１が導通する。したがって、トランジスタ１，２がともに導通し、ドレイン端子Ｔ１およびソース端子Ｔ２間が導通する。

−Ｖｃ＜ＶＴＨ１に設定されているので、−Ｖｄｓ＜ＶＴＨ１になったときから所定時間だけ遅延してトランジスタ１が非導通になる（時刻ｔ３）。したがって、トランジスタ１，２がともに非導通になり、ドレイン端子Ｔ１およびソース端子Ｔ２間が非導通になる。トランジスタ２のドレイン−ソース間電圧Ｖｄｓは、端子Ｔ１，Ｔ２間の電圧（Ｖ１−Ｖ２）をトランジスタ１，２の抵抗値で分圧した電圧Ｖｄになる。このようにして、複合型半導体装置は、ノーマリーオフ型のスイッチング素子として動作する。

−Ｖｃ＜ＶＴＨ１に設定されているので、−Ｖｄｓ＜ＶＴＨ１になったときから所定時間だけ遅延してトランジスタ１が非導通になる（時刻ｔ３）。したがって、トランジスタ１，２がともに非導通になり、ドレイン端子Ｔ１およびソース端子Ｔ２間が非導通になる。この後、ツェナーダイオード４が動作し（時刻ｔ４）、トランジスタ２のドレイン−ソース間電圧Ｖｄｓは、端子Ｔ１，Ｔ２間の電圧（Ｖ１−Ｖ２）をトランジスタ１，２の抵抗値で分圧した電圧Ｖｄになる。

−Ｖｃ１＜ＶＴＨ１１に設定されているので、−Ｖｄｓ＜ＶＴＨ１１になったときから所定時間だけ遅延してトランジスタ１１が非導通になる。したがって、トランジスタ１１，１２がともに非導通になり、ドレイン端子Ｔ１１およびソース端子Ｔ１２間が非導通になる。トランジスタ１２のドレイン−ソース間電圧Ｖｄｓは、端子Ｔ１１，Ｔ１２間の電圧（Ｖ１１−Ｖ１２）を抵抗素子１４およびトランジスタ１１，１２の抵抗値で分圧した電圧Ｖｄになる。このようにして、複合型半導体装置は、ノーマリーオフ型のスイッチング素子として動作する。

アノード電極３６は、半導体チップ３０の表面のうちの所定の領域に所定の深さで形成されたリセス部（凹部）３７内に形成されている。ここで、アノード電極３６の形成方法について簡単に説明する。半導体基板３１の表面上にバッファ層３２、チャネル層３３および障壁層３４を形成した後、図１０に示すように、所定の領域において、障壁層３４の表面からチャネル層３３の途中まで所定の深さだけ掘り下げてリセス部３７を形成する。次に、リセス部３７の底面および側面を覆うようにＷＮ層を形成し、ＷＮ層の上にＷ層を積層する。アノード電極３６は、積層されたＷＮ層およびＷ層を含む。アノード電極３６と障壁層３４およびチャネル層３３によってショットキー接合が形成されている。すなわち、アノード電極３６と障壁層３４に跨ってショットキーバリアダイオードが形成されている。また、アノード電極３６とチャネル層３３が接触しているので、障壁層３４とチャネル層３３の界面に形成される２次元電子ガスとアノード電極３６との間の抵抗値が低減され、ダイオード１３のオン抵抗値が低減される。

図１１中の右側のダイオード領域では、半導体チップ４０の表面に、ダイオード１３のカソード電極４９とアノード電極５０とが互いに離間して設けられる。カソード電極４９は、障壁層４４の表面に形成される。アノード電極５０は、障壁層４４の表面からチャネル層４３の途中まで掘り下げられたリセス部５１に設けられる。カソード電極４９とアノード電極５０の各々の材料は、図９で説明した通りである。

図１２は、半導体チップ４０の表面に搭載された２つのダイオード１３を示す断面図である。図１２では、図面の簡単化のため、トランジスタ１１および残りの２つのダイオード１３の図示は省略されている。半導体チップ４０の表面には、それぞれ複数のダイオード１３を形成するための複数のダイオード領域に分割される。隣接する２つのダイオード領域は、溝５２によって分割される。溝５２の底は半導体基板４１内に到達している。障壁層４４とチャネル層４３の界面の下にできるチャネル（２次元電子ガス）４３ａは、溝５２によって分断される。

Claims (12)

1. 第１の電圧を受ける第１の端子（Ｔ１）と、
   前記第１の電圧よりも低い第２の電圧を受ける第２の端子（Ｔ２）と、
   第３の電圧と該第３の電圧よりも高い第４の電圧とのうちのいずれか一方の電圧が選択的に与えられる第３の端子（Ｔ３）と、
   ドレインが前記第１の端子（Ｔ１）に接続され、ゲートが前記第２の端子（Ｔ２）に接続されたノーマリーオン型の第１の電界効果トランジスタ（１，１１）と、
   ドレインが前記第１の電界効果トランジスタ（１，１１）のソースに接続され、ソースが前記第２の端子（Ｔ２）に接続され、ゲートが前記第３の端子（Ｔ３）に接続され、前記第３の端子（Ｔ３）に前記第３の電圧が与えられた場合は非導通になり、前記第３の端子（Ｔ３）に前記第４の電圧が与えられた場合は導通するノーマリーオフ型の第２の電界効果トランジスタ（２，１２）と、
   前記第２の電界効果トランジスタ（２，１２）のドレインおよびソース間に順方向に直列接続され、前記第２の電界効果トランジスタ（２，１２）のドレインおよびソース間の電圧が前記第２の電界効果トランジスタ（２，１２）の耐圧以下の予め定められた電圧を超えた場合に導通するＮ個（ただし、Ｎは自然数である）のユニポーラ型整流素子（３，１３）とを備える、複合型半導体装置。
2. 前記第３の端子（Ｔ３）の電圧が前記第４の電圧から前記第３の電圧に変化した場合において、前記第２の電界効果トランジスタ（２，１２）のドレインおよびソース間の電圧が上昇を開始してから前記Ｎ個のユニポーラ型整流素子（３，１３）が導通するまでの時間は、前記第２の電界効果トランジスタ（２，１２）のドレインおよびソース間の電圧が上昇を開始してから前記第２の電界効果トランジスタ（２，１２）が非導通になるまでの時間の２分の１以下に設定されている、請求項１に記載の複合型半導体装置。
3. 前記Ｎ個のユニポーラ型整流素子（１３）の各々はショットキーダイオードである、請求項１に記載の複合型半導体装置。
4. 前記Ｎ個のユニポーラ型整流素子（１３）の各々は、エネルギーバンドギャップがＳｉよりも大きな材料を用いて形成されている、請求項３に記載の複合型半導体装置。
5. 前記材料は、Ａｌ_ｘＧａ_１−ｘＮ（０≦ｘ≦１）、ＳｉＣ、ダイヤモンド、Ａｌ_ｘＧａ_１−ｘＡｓ（０≦ｘ≦１）、Ｉｎ_ｘＧａ_１−ｘＰ（０≦ｘ≦１）、またはＡｌ_ｘＩｎ_ｙＧａ_{１−ｘ―ｙ}Ｎ（０≦ｘ≦１、０≦ｙ≦１、０≦ｘ＋ｙ≦１）である、請求項４に記載の複合型半導体装置。
6. 第１の半導体基板（４１）上に順次積層された第１および第２の窒化物系半導体層（４３，４４）を含む第１の半導体チップ（４０）を備え、
   前記Ｎ個のショットキーダイオード（１３）は前記第１の半導体チップ（４０）の表面のＮ個の領域にそれぞれ形成され、
   各領域には、対応のショットキーダイオード（１３）のアノード電極（５０）およびカソード電極（４９）が互いに離間して設けられ、
   各領域には、前記第２の窒化物系半導体層（４４）を貫通して前記第１の窒化物系半導体層（４３）に到達するリセス部（５１）が形成され、
   前記アノード電極（５０）は前記リセス部（５１）に形成され、
   前記カソード電極（４９）は前記第２の窒化物系半導体層（４４）の表面に形成されている、請求項３に記載の複合型半導体装置。
7. 第２の半導体基板（２１）上に順次積層された第３および第４の窒化物系半導体層（２３，２４）を含む第２の半導体チップ（２０）を備え、
   前記第１の電界効果トランジスタ（１１）は前記第２の半導体チップ（２０）の表面に形成され、
   前記第１の電界効果トランジスタ（１１）のゲート電極（２５）、ソース電極（２６）およびドレイン電極（２７）は前記第４の窒化物系半導体層（２４）の表面に形成され、
   ゲート電極（２５）は、ソース電極（２６）およびドレイン電極（２７）の間に設けられている、請求項６に記載の複合型半導体装置。
8. 前記第３の窒化物系半導体層（２３）はＧａＮで形成され、前記第４の窒化物系半導体層（２４）はＡｌ_ｘＧａ_１−ｘＮ（０＜ｘ≦１）で形成されている、請求項７に記載の複合型半導体装置。
9. 半導体基板（４１）上に順次積層された第１および第２の窒化物系半導体層（４３，４４）を含む半導体チップ（４０）を備え、
   前記Ｎ個のショットキーダイオード（１３）は半導体チップ（４０）の表面のＮ個の第１領域にそれぞれ形成され、
   前記第１の電界効果トランジスタ（１１）は前記半導体チップ（４０）の表面の第２領域に形成され、
   各第１領域には、対応のショットキーダイオード（１３）のアノード電極（５０）およびカソード電極（４９）が互いに離間して設けられ、
   各第１領域には、前記第２の窒化物系半導体層を貫通して前記第１の窒化物系半導体層に到達するリセス部（５１）が形成され、
   前記アノード電極（５０）は前記リセス部（５１）に形成され、
   前記カソード電極（４９）は前記第２の窒化物系半導体層（４４）の表面に形成され、
   前記第２の領域の前記第２の窒化物系半導体層（４４）の表面には、前記第１の電界効果トランジスタ（１１）のゲート電極（４６）、ソース電極（４７）およびドレイン電極（４８）が形成され、
   ゲート電極（４６）は、ソース電極（４７）およびドレイン電極（４８）の間に設けられている、請求項３に記載の複合型半導体装置。
10. 前記第１の窒化物系半導体層（４３）はＧａＮで形成され、前記第２の窒化物系半導体層（４４）はＡｌ_ｘＧａ_１−ｘＮ（０＜ｘ≦１）で形成されている、請求項９に記載の複合型半導体装置。
11. さらに、前記第１の電界効果トランジスタ（１１）のゲートと前記第２の端子（Ｔ２）との間に介挿された第１の抵抗素子（１５）を備える、請求項１に記載の複合型半導体装置。
12. さらに、前記第１の端子（Ｔ１）と前記第１の電界効果トランジスタ（１１）のドレインとの間に介挿された第２の抵抗素子（１４）を備える、請求項１に記載の複合型半導体装置。

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