KR20140042871A - 전류 애퍼쳐 수직 전자 트랜지스터들 - Google Patents

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스라반티 초우더리
람야 예룰리
크리스토퍼 후르니
우메시 케이. 미시라
일란 벤-야코브
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Abstract

전류 저지층(CBL)으로서 암모니아(NH3) 기반 분자빔 에피택시(MBE) 성정된 p-형 갈륨 질화물(p-GaN)을 갖는 전류 애퍼쳐 수직 전자 트랜지스터(CAVET). 특히 상기 CAVET는 전류 저지 목적을 위해 활성적인 매립된 마그네슘(Mg) 도핑된 GaN 층을 특징으로 한다. 이 구조는 고전력 스위칭 응용들 및 그것의 기능성을 위해 매립된 활성 p-GaN 층을 요구하는 어떠한 소자에 대하여 매우 유리하다.

Description

전류 애퍼쳐 수직 전자 트랜지스터들{Current aperture vertical electron transistors}
< 관련 출원들에 대한 상호 참조>
본 출원은 이하의 공동 계류중이며 공통으로 양도된 미국 예비 출원들의 35 U.S.C Section 119(e) 하의 이익을 향유한다:
Srabanti Chowdhury, Ramya Yeluri, Christopher Hurni, Umesh K.Mishra, 및 Iland Ben-Yaacov에 의해, 대리인 도켓 번호 30794.417-US-P1(2011-831-1)의 "CURRENT APERTURE VERTICAL ELECTRON TRANSISTORS WITH AMMONIA MOLECULAR BEAM EPITAXY GROWN P-TYPE GALLIUM NITRIDE AS A CURRENT BLOCKING LAYER"라는 명칭으로 2011년 6월 20일 출원된 미국 예비 특허출원 시리얼 번호 61/499.076호; 및
Srabanti Chowdhury, Ramya Yeluri, Christopher Hurni, Umesh K.Mishra, 및 Iland Ben-Yaacov에 의해, 대리인 도켓 번호 30794.417-US-P2(2011-831-1)의 "CURRENT APERTURE VERTICAL ELECTRON TRANSISTORS WITH AMMONIA MOLECULAR BEAM EPITAXY GROWN P-TYPE GALLIUM NITRIDE AS A CURRENT BLOCKING LAYER"라는 명칭으로 2012년 1월 4일 출원된 미국 예비 특허출원 시리얼 번호 61/583.015호,
상기 출원들 모두는 참조로서 본 명세서에 결합된다.
본 발명은 일반적으로 전자 소자들 분야에 관한 것으로서, 보다 상세하게는 전류 저지층(CBL; current blocking layer)으로서 암모니아(NH3) 분자빔 에피택시(MBE; molecular beam epitaxy) 성장된 p-형 갈륨 질화물(GaN)을 갖는 전류 애퍼쳐 수직 전자 트랜지스터들(CAVETs; current aperture vertical electron transistors)에 관한 것이다.
(주의: 본 출원은 명세서에 걸쳐 괄호들, 예를 들어, [X] 내의 하나 또는 그 이상의 참조문헌 번호들을 통해 표시되는 다수의 다른 공개문헌들을 참조한다. 이러한 참조문헌 번호들에 따라 배열된 이러한 다른 공개문헌들의 리스트는 아래의 "참조문헌들(References)"로 명명된 섹션에서 찾을 수 있다. 이러한 공개문헌들 각각은 그 전체로써 본 명세서에 참조로서 결합된다.)
도 1은 고농도(higher/heavily) n-형 도핑된 갈륨 질화물(n+-GaN, 102), 저농도(lower or lightly) n-형 도핑된 GaN(n--GaN, 104), 애퍼쳐(106), 전류 저지층(CBL), 비고의적으로(unintentionally) 도핑된(UID) GaN(108), 알루미늄 갈륨 질화물(AlGaN, 110), 소오스(112), 게이트(114) 및 드레인(116)을 포함하는 CAVET(100)의 개략도이다. 상기 CAVET(100)는 전압 유지를 위한 n-형 도핑된 드리프트 영역(118)과, 플래너 게이트(114) 아래에서 상기 소오스(112)로부터 흐르는 전류를 이어서 애퍼쳐(106)를 통하여 드레인(116)으로 향하는 수직 방향으로 운반하기 위한 수평적 2-차원의 전자 가스(2DEG, 120)로 구성된 수직 소자이다.
도 1에서 보여지는 바와 같이, 전자들이 상기 2DEG(파선들, 120)를 통하여 상기 소오스(112)로부터 수평적으로 흐르고, 이어서 상기 드레인(116)으로 상기 애퍼쳐(106)을 통하여 수직으로 흐르며, 상기 게이트(114)에 의해 조절된다. CAVET의 핵심 부분은 상기 CBL이며, 이것은 전류의 흐름을 저지하며, 온-상태(on-state) 전류가 상기 애퍼쳐(106)를 통하여 흐르게 한다.
사전에, 상기 CBL이 이온 주입에 의해 제조된다. 예를 들어, CAVET에서 CBL의 두가지 종래의 설계들은 아래에 설명된다:
1. CBL로서 알루미늄 이온 주입된 GaN을 갖는 AlGaN/GaN CAVET들[1]; 및
2. CBL로서 마그네슘 이온 주입된 GaN을 갖는 AlGaN/GaN CAVET들[2].
양쪽 종래의 설계들에서, 이온 주입된 GaN층을 CBL 영역으로 사용하여 상기 CBL 영역을 통하여 전류가 흐르는 것을 연속적으로 저지함으로써 기능성 소자들(functioning devices)이 얻어졌다. 손상된(트랩-충전된) CBL 영역은 상기 소오스로부터 투입된 전자들에 장벽을 도입하였으며, 따라서 상기 전자들이 상기 게이트 아래로 통과하지 않고 상기 드레인으로 직접 흐르는 것을 방지해준다.
그럼에도 불구하고, 종래에는 CAVET 설계들에서 개선들을 위한 요구가 존재한다. 본 발명은 이 요구를 만족시켜준다.
본 발명이 해결하려는 과제는 종래 기술의 제한들을 극복한 전류 애퍼쳐 수직 전자 트랜지스터들(CAVETs)을 제공하는 것이다.
전술한 종래 기술의 제한들을 극복하기 위하여, 그리고 본 명세서를 읽고 이해함에 따라 명백해질 다른 제한들을 극복하기 위하여, 본 발명은 Ⅲ-질화물 전류 저지층 내에 애퍼쳐 영역을 포함하는 CAVET를 개시하며, 여기서 Ⅲ-질화물 CBL를 통과하는 전자 흐름에 대한 장벽은 적어도 1 또는 2 전자볼트이다.
상기 Ⅲ-질화물 CBL은, 활성 p-형 GaN 층 또는 활성 마그네슘 도핑층과 같은 활성 p-형 도핑된 Ⅲ-질화물층일 수 있다. 상기 애퍼쳐 영역은 n-형 GaN을 포함할 수 있다.
상기 CBL은 상기 애퍼쳐 영역을 통과하여 흐르는 온-상태 전류를 유발시킬 수 있다.
상기 CBL의 두께(예를 들어, 적어도 10 나노미터(nm)), 홀 농도 및 조성은, 상기 전자 흐름에 대한 장벽이 원하는 값(예를 들어, 적어도 1 전자볼트)을 갖도록 구성될 수 있다.
상기 소자는 AlGaN 장벽층에 의하여 GaN층 내에 가두어진 2차원의 전자 가스; 상기 GaN 및 상기 AlGaN층에 대한 소오스 콘택; 하나 또는 그 이상의 n-형 GaN층들을 포함하는 드리프트 영역으로서, 상기 CBL이 상기 드리프트 영역과 상기 활성 영역 사이에 위치하는, 상기 드리프트 영역; 상기 드리프트 영역에 대한 드레인 콘택; 및 상기 소오스 및 상기 드레인 사이에서 전류를 조절하기 위해 상기 활성 영역 및 상기 애퍼쳐 상에 또는 그 위에 위치한 게이트를 더 포함할 수 있다.
상기 n-형 Ⅲ-질화물 드리프트 영역은 상기 애퍼쳐 영역과 상기 드레인 사이에 있을 수 있다. 상기 드리프트 영역에서 n-형 도핑 농도는 상기 애퍼쳐 영역에서 n-형 도핑 농도보다 작을 수 있다.
상기 소오스 및 상기 CBL은, 동작시 상기 소오스 및 상기 CBL 사이에 바이어스가 없도록 전기적으로 연결될 수 있다.
본 발명은 전류 저지층을 포함하는 Ⅲ-질화물 CAVET를 더 개시하며, 상기 CBL은, 상기 CAVET가 약 400V 또는 400V 미만의 소오스-드레인 전압으로 오프 상태에서 바이어스될 때 상기 CAVET가 0.4 A/㎠보다 작은 전류 밀도가 상기 CBL을 통하여 흐르는 것을 방지하기 위해 동작할 수 있도록 구성된다.
본 발명은 전자 소자를 제조하는 방법을 더 개시하고 있으며, 제1 Ⅲ-질화물층에 애퍼쳐 영역 및 희생 영역을 정의하는 단계; 상기 희생 영역에서 상기 제1 Ⅲ-질화물층을 제거하는 단계; 상기 애퍼쳐 영역 주위로 Ⅲ-질화물 CBL을 형성하는 단계; 및 상기 제1 Ⅲ-질화물층 및 상기 Ⅲ-질화물 전류 저지층 상에 하나 또는 그 이상의 제2 Ⅲ-질화물층들을 형성하는 단계를 포함한다. 마스크가 상기 희생 영역에서 상기 제1 Ⅲ-질화물층을 제거하기에 앞서서 상기 애퍼쳐 영역 위로 형성될 수 있다. 상기 마스크는 상기 제2 Ⅲ-질화물층들을 형성하기에 앞서서 제거될 수 있다.
상기 CBL은 암모니아(NH3)계 분자빔 에피택시(MBE)를 사용하여 성장될 수 있다.
상기 CBL은 마그네슘 도펀트들을 갈륨 질화물층에 도핑함에 의한 금속 유기 화학기상증착(MOCVD) 성장 기술에 의해 성장될 수 있으며, 여기서 상기 Ⅲ-질화물 전류 저지층은 상기 Ⅲ-질화물 CBL을 p-형 Ⅲ-질화물 전류 저지층으로 만들기 위해 수소 없는 분위기에서 700℃ 위의 온도에서 어닐링함으로써 활성화될 수 있다. 이어서 AlGaN/GaN층들을 포함하는 상기 제2 Ⅲ-질화물층들은 상기 Mg 억셉터들을 부동태화(passivate)하지 않는 암모니아-MBE에서 재성장될 수 있으며, 따라서 상기 Ⅲ-질화물 CBL의 p-형 거동을 유지하게 한다.
본 발명에 따르면 전류 저지층에 의해 개선된 전류 애퍼쳐 수직 전자 트랜지스터들을 얻을 수 있다.
동일한 참조 번호들이 전체를 통해 대응하는 부품들을 나타내는 도면들을 참조하면:
도 1은 CAVET의 개략적인 단면도이다.
도 2(a) 내지 도 2(i)는 본 발명의 하나의 실시예에 따라 CAVET를 제조하기 위해 사용된 단계들의 개략적인 단면도들이다.
도 3은 도 2(a)-(i)의 방법에 따라 제조된 CAVET의 밴드 구조를 도시한다.
도 4(a)는 이차 이온 질량 분광기(SIMS)에 의해 측정된 CAVET 구조를 관통하는 추정 깊이 대 Mg 농도를 도시한다.
도 4(b)는 제로 애퍼쳐와 활성 p-형 GaN CBL을 갖는 CAVET를 위한 드레인-소오스 전압(Vds)의 함수로서의 전류 밀도를 도시한다.
도 5(a)는 CAVET 내의 p-GaN CBL의 CBL 저지 능력을 측정하기 위한 구조의 개략적인 단면도이다.
도 5(b)는 도 5(a) 구조의 순방향 바이어스 전류-전압(I-V) 특성 그래프이며, 도 5(c)는 도 5(a) 구조의 역방향 바이어스 I-V 특성 그래프이다.
도 5(d)는 도 5(a)에서 보여지는 것과 유사한 구조의 I-V 특성 그래프로서, 도 2(i)의 구조를 갖는 CAVET의 I-V 특성을 반영하며, 전압의 함수로서 전류(Amps, A) 및 전류 밀도(A/㎠)를 도시하며, 후위(back) p-n 다이오드는 400V의 역방향 바이어스 전압에서 140 ㎂ 또는 0.35 A/㎠의 누설 전류를 갖는다.
도 6은 CAVET의 직류 전류(DC) I-V 특성의 그래프이며, 애퍼쳐 길이 Lap=15㎛, 30㎛ x 75㎛ 소자 면적을 갖는 소자에 대한 Vds의 함수로서의 드레인-소오스 전류(Ids)를 도시하며, 각 커브는 게이트 소오스 전압(Vgs)이 0V에서 -10V로 경사짐(최상부 커브로부터 최하부 커브로 가면서 Vgs= 0V, -2V, -4V, -6V, -8V, -10V)에 따라 다른 Vgs에 대한 것이다.
도 7은 애퍼쳐 길이 Lap=15㎛ 및 게이트와 애퍼쳐 중첩 길이 Lgo=4㎛를 갖는 CAVET에 대한 전달 특성(게이트 전압 Vg의 함수로서 Ids) 및 gm을 도시한 그래프이다.
도 8은 DC 및 펄스 동작에 대하여 상기 CAVET에 대한 Vds의 함수로서의 Ids를 도시한 그래프이며, Lap=15㎛ 및 Lgo=4㎛에서, 80㎲ 펄스를 사용하고, Vstep=-2V의 단계(최상부에서 최하부 커브까지)를 사용하여 Vgs= 0V에서 Vgs=-10V에 대하여, 전류 붕괴가 없음을 보여준다.
도 9는 Lgo=2㎛ 및 Lgo=4㎛를 갖는 CAVET에 대하여 Vds의 함수로서의 Ids를 도시한 것이며, 여기서 Vgs=0V에서 -10V(최상부 커브로부터 최하부 커브까지 Vgs=0V, -2V,-4V, -6V, -8V, -10V)이며, Lap=3㎛이고, Lgo가 감소함에 따라 증가된 누설 전류를 보여준다.
도 10은 본 발명의 하나 또는 그 이상의 실시예들에 따른 CAVET 제조 방법을 보여주는 플로우차트이다.
바람직한 실시예에 대한 이하의 설명에서, 이것의 일부를 형성하는 첨부하는 도면들에 대해 참조가 이루어지며, 본 발명이 실행될 수 있는 특정 실시예가 도해에 의해 보여진다. 다른 실시예들이 활용될 수 있으며, 본 발명의 사상으로부터 벗어남이 없이 구조적인 변경이 이루어질 수 있다는 것도 이해되어야 할 것이다.
< 개요 >
CAVET는 전압 유지를 위한 n-형 도핑된 드리프트 영역과, 소오스로부터, 플래너 게이트 아래에서는 수평적으로 그리고 이어서 애퍼쳐를 통과하여 드레인까지 수직적으로 흐르는 전류를 운반하기 위한 수평적 2DEG로 구성된다. CAVET의 근본적적인 부분은 CBL이며, 이것은 전류 흐름을 저지하며, 어떤 온-상태 소자 전류가 상기 애퍼쳐를 통하여 흐르도록 한다. 이전에, 상기 CBL은 금속-유기 화학기상증착(MOCVD) 반응기 또는 이온 주입에 의한 성장 동안에 인시튜 도핑에 의해 얻어질 수 있다. 그러나 본 발명은 CBL로서 암모니아계 MBE 성장된 p-GaN 층을 갖는 CAVET를 설명한다. 특히, 본 발명의 실시예는 CAVET에서 전류 저지 목적들을 위해 활성 매립된 Mg-도핑된 p-GaN층에 집중한다. 이 구조는 고 전력 스위칭 응용들에 대하여 매우 유익하며, 그것의 기능성을 위해 매립된 활성 p-GaN층을 필요로 하는 어떤 소자들을 위해 매우 유익하다.
상기 p-형 도펀트들이 이온주입되는 p-형 전류 저지 GaN층을 채용하는 CAVET들에서, 상기 주입 공정에 의해 유발된 손상이 전류 흐름에 대하여 보다 낮은 장벽을 초래하기 때문에 상기 결과적인 p-형 CBL은 전형적으로 활성 p-형 층은 아니다. 즉, 상기 층에서 홀들의 수는 동일한 밀도의 p-형 도펀트들을 갖는 활성 p-형 층에서의 것보다 본질적으로 적다. 나중에, 비활성 p-형 CBL을 통한 전류 흐름에 대한 장벽은 활성 p-형 전류 저지층에 대한 것보다 작으며, 비활성 p-형 전류 저지층을 통한 보다 높은 누설 전류를 초래한다. 예를 들어, 활성 p-형 CBL은 적어도 2 또는 적어도 3 전자볼트(eV)인 상기 층을 통한 전류 흐름에 대한 장벽을 가질 수 있다. 많은 이온주입된 CBL들, 또는 Mg 외의 도펀트들로 GaN을 도핑함으로써 형성된 CBL들, 예를 들어 Fe-도핑된 CBL들은 1eV 보다 작은 전류 흐름에 대한 장벽을 갖는다. 여기서 사용된 바와 같이, 활성 p-형 CBL은 상기 홀 농도가 상기 층을 통한 전류 흐름에 대한 장벽이 적어도 1eV가 되도록 충분히 큰 것이다. 즉, 상기 p-형 도핑 농도와 활성적인(즉, 밸런스 밴드에 존재하는 홀을 야기하는) 도펀트들의 퍼센트의 곱은, 전류 흐름에 대한 장벽이 적어도 1eV임을 보장할 수 있도록 충분히 크다. 적당히 또는 심하게 손상된 p-형 Ⅲ-N 층들에서, 예를 들어, Mg로 이온주입된 Ⅲ-N 층들, 또는 수소로 부동태화된 Mg-도핑된 Ⅲ-N 층들, 예를 들어 MOCVD 성장된 Mg-도핑된 Ⅲ-N 층들에서, 상기 홀 농도는 전형적으로 상대적으로 작으며, 따라서 전류 흐름에 대한 결과적인 장벽은 1eV 보다 작다.
< 기술적인 설명 >
CAVET에 대한 기본적인 구조는 두껍고, 저농도로 도핑된 n-형 드리프트 영역 상에 성장된 n-형 GaN(n-GaN) 애퍼쳐 영역을 포함하며, 이것은 상기 애퍼쳐를 보호하기 위한 마스크를 사용하는 상기 최하부 n-GaN 드리프트 영역까지 에치백된다. 상기 애퍼쳐의 어느 한쪽 상에 p-GaN이 재성장되며, 이것은 암모니아-지원된 MBE 기술을 사용하여 재성장된다. 따라서, 상기 CBL들은 상기 애퍼쳐 영역을 샌드위치하도록 형성된다. 상기 p-GaN층은 수소없는 분위기 및 저온에서 재성장되며, 이것은 상기 층이 심하게 손상(이온주입된 층들을 갖는 것처럼)되지 않고 또한 수소로 부동태화(MOCVD 성장된 Mg-도핑된 Ⅲ-N 층들을 갖는 것처럼)되지 않기 때문에 GaN의 p-형 도핑을 위해 사용된 Mg 도펀트들의 활성 상태를 보장해준다. 상기 재성장은 상기 애퍼쳐 영역의 최상부 상에서 p-형 재성장이 발생되지 않는 것을 보장하기 위해 마스크(즉, 상기 애퍼쳐 영역 위의 마스크)에 의해 보호된 애퍼쳐 영역을 가지고 수행된다. 나중에, 상기 마스크는 식각되어지며, 필요하면 표면은 평탄화된다. 상기 소자 구조는 상기 2DEG를 형성하기 위해 다른 AlGaN/GaN 채널들의 재성장에 의해 완료된다.
대안적으로, 상기 소자는 또한 암모니아-지원된 MBE 기술을 사용하여 균일한 p-형 층을 처음 형성함으로써 상기 애퍼쳐를 창출하여 제조될 수 있다. 상기 애퍼쳐 영역은 식각되며, n-형 전류 운반 애퍼쳐가 재성정되고, 상기 2DEG를 형성하기 위해 상기 AlGaN/GaN 채널이 후행된다. 상기 p-형 층 두께는 소자 기능성에 의한 필요에 따라서, 전형적인 층은 약 100 내지 500 나노미터의 범위를 가지며, 10 nm에서 약 5 마이크론의 범위가 될 수 있다. 보다 두꺼운 층들이 가능할 수 있지만, 제조 공정을 복잡하게 할 수 있다.
도 2(a)-(h)는 본 발명의 하나의 실시예에 따라 CAVET를 제조하기 위해 사용된 공정 흐름에 대한 개략적인 도면들이다.
도 2(a)는 n+-GaN(202), n--GaN(204) 및 n-GaN(206) 층들을 포함하는 기본 구조(200)를 나타내며, 상기 애퍼쳐 층은 상기 n-GaN층(206)이며, 이들 모든 층들은 금속유기 화학기상증착(MOCVD)를 사용하여 성장된다. 하나의 예로서, 상기 n--GaN층(204)은 2 x 1016/㎤의 도핑 농도로 실리콘이 도핑된 6 마이크로미터의 두께일 수 있으며, 및/또는 상기 n+-GaN(202) n+-GaN 기판일 수 있다.
도 2(b)는 마스크된 애퍼쳐를 나타내며, 재성장 마스크(208)는 예를 들어, 금속, 알루미늄 질화물(AlN) 또는 실리콘 다이옥사이드(SiO2)일 수 있다.
도 2(c)는 상기 마스크(208) 아래에서 온전히 남겨진 상기 n-GaN(206)의 애퍼쳐 영역(210)을 나타내며, 상기 n-GaN(206)의 나머지는 식각되어 진다.
도 2(d)는 상기 CBL들을 형성하기 위해 암모니아-기반 MBE 기술을 사용하여 성장된 Mg-도핑된 p-GaN(212)을 나타낸다. 하나의 예로서, 상기 p-GaN층은 저온(840℃)에서 재성장되며, 활성적이며, 추가 활성화가 필요하지 않으며[5], 상기 재성장은 상기 애퍼쳐 영역 상에서의 어떠한 재성장도 방지하기 위해 상기 애퍼쳐(210)를 마스킹하는 상기 AlN 층을 가진 채 이루어진다. 비록 도 2(d)에서 p-GaN(212)층이 상기 재성장 마스크 위로 퇴적되는 것을 나타내고 있지만, 일부 구현들에서는 본질적으로 p-GaN 이 상기 재성장 마스크 위로 재성장되지 않도록 재성장 마스크의 조성 및 재성장 조건들이 선택될 수 있다.
도 2(e)는 상기 마스크(208)의 제거와 필요에 따라 표면(214)의 평탄화를 나타낸다. 상기 마스크는 예를 들어, KOH를 사용하여 식각되어 질 수 있다.
도 2(f)는 상기 2DEG를 갖는 채널을 형성하기 위해 암모니아 MBE에 의한 상기 AlGaN/GaN 층들(216,218)DML 재성장을 나타낸다. 예를 들어, 상기 단계는 암모니아-기반 MBE 기술을 사용하여 GaN층(216, 예를 들어 UID GaN) 및 Al0 .3Ga0 .7N층(218)의 재성장을 포함할 수 있다.
도 2(g)는 소오스 콘택들(222)을 위해 상기 Al0 .3Ga0 .7N층(218) 및 상기 GaN(216)으로 이루어지는 실리콘 주입들(220a, 220b)을 나타내며, MOCVD 활성화 어닐이 후행된다. 드레인 콘택(224)(도 2(i) 참조)이 예를 들어, Ti/Au/Ni 콘택을 사용하여 후면에서 형성될 수 있다.
도 2(h)는 예를 들어, 원자층 퇴적(ALD)에 의한 게이트 유전체9226)의 퇴적 및 소오스 금속들(222)(예를 들어, Ti/Au/Ni)의 퇴적을 나타낸다.
본 공정 흐름의 최종 결과는 도 2(i)에서 도시된 바와 같이, 암모니아-기반 MBE 재성장된 활성적인 매립된 p-형 층(212)을 갖는 CAVET이다.
도 2(i)는 채널 영역(230), 상기 Ⅲ-질화물 CBL(212) 사이에 샌드위치된 상기 애퍼쳐 영역(210)(예를 들어, n-형 GaN), 상기 드리프트 영역(204), 및 상기 게이트(232)를 포함하는 CAVET(228)를 나타낸다. 상기 채널(230)은 상기 GaN층(216) 상의 또는 그 위의 AlGaN 장벽층(218)에 의해 GaN층(216) 내에 가두어진 2DEG를 포함할 수 있다. 상기 드리프트 영역(204) 내의 n-형 도핑 농도는 상기 애퍼쳐 영역(210)에서의 n-형 도핑 농도보다 작을 수 있다. 상기 게이트(232)는 ALD 퇴적된 Al2O3 게이트 유전체(226) 위로 퇴적된 Ni/Au/Ni 게이트(232)를 포함할 수 있다. 도 2(i)에서, 상기 CBL(212)과 상기 소오스(222)는 상기 소오스(222)와 상기 CBL(212)의 어떤 부분을 가로지르는 바이어스가 없도록 전기적으로 연결된다(236). 상기 전기적 연결은 상기 소오스 금속을 퇴적하기 이전에 상기 p-GaN층(212)까지 관통하는 트랜치를 식각하고, 이어서 상기 트랜치 뿐만 아니라 상기 실리콘 주입된 영역들(220a, 220b) 위로 상기 소오스 금속을 퇴적함으로써 형성될 수 있다.
상기 CBL을 위한 성장 파라미터들 뿐만 아니라 후속되는 소자 층들의 성장 및 퇴적을 위해 사용된 조건들 및 파라미터들에 의존하여, 상기 CBL은 적어도 1eV, 적어도 2eV, 또는 적어도 3eV인 전류 흐름에 대한 장벽을 가질 수 있다. 1eV 장벽은 낮은 전압들, 예를 들어 100V 보다 작은 소오스-드레인 전압들에서 소자 동작을 위해 충분할 수 있지만, 적어도 2eV 또는 적어도 3eV와 같은 큰 장벽은 300V 보다 크거나 600V 보다 큰 높은 전압들에서의 동작을 위해 바람직할 수 있다.
도 3은 상기 CBL 사이에서 컨덕션 밴드(Ec) 오프셋과 밸런스 밴드(Ev) 오프셋과, 상기 2DEG(예를 들어, 페르미 레벨, Ef)에서 각기 상기 전자들 및 홀들의 에너지가 적어도 3eV가 될 수 있는 구조의 밴드 다이아그램을 보여준다. 도 3에서, 상기 CBL(212)은 5 x 1019㎝-2의 도핑 레벨을 갖는 p-GaN층이며, 상기 GaN 채널층(216)은 UID GaN이며, 상기 드리프트 영역(204)은 2 x 1016 ㎝-3의 도핑 레벨을 갖는 n-GaN을 포함한다. 상기 채널층(216) 위의 상기 AlGaN(218)이 또한 나타난다.
< 특성화 >
도 2(i)의 CAVET 구조 상에 이루어진 SIMS는 도 4(a)에서 보여지는 바와 같이, 매우 잘 반응된(예를 들어, 급격한) 도핑 프로파일을 보여준다.
도 2(i)의 CAVET에서 상기 p-층(CBL, 212)의 저지 능력(blocking capacity)이 측정될 수 있다.
도 4(b)는 제로 애퍼쳐 CAVET의 p-GaN CBL을 통과하는 Vds의 함수로서의 전류 밀도를 보여준다.
게다가, 상기 p-층의 저지 능력은 도 5(a)에서 보여지는 바와 같이, GaN 기판(500)(예를 들어, 3 x 1018 ㎝-3의 도핑 레벨을 갖는 n+-GaN) 상의 n-p-n 구조를 제조함으로써 독립적으로 변화될 수 있다.
도 5(a)의 구조는 n-GaN층(504)(예를 들어,2 x 1016 ㎝-3의 도핑 레벨을 갖는 6㎛ 두께)과 n+-GaN층(506)(예를 들어, 3 x 1018 ㎝-3의 도핑 레벨을 갖는 120 nm의 두께) 사이에 p-GaN층(502)(예를 들어, 8 x 1019 ㎝-3의 도핑 레벨을 갖는 100 nm의 두께)을 포함한다. 이 구조는 콘택들(508,510), 예를 들어 Ti/Au(30/250nm) 콘택들로 접촉되어 있다. 상기 층들(506, 502)은 암모니아 분자빔 에피택시(MBE)에 의해 재성장된다.
도 5(b)는 도 5(a)의 구조에서 콘택들(508,510) 사이에서 측정된 순방향 바이어스 I-V 특성을 보여주며, 도 5(c)는 역방향 바이어스 I-V 특성을 보여준다. 상기 층들(504,502)에 의해 형성된 p-n 다이오드의 누설 전류는, Epeak=176 V/㎛의 피크장과 528V의 항복전압을 가지며, 역방향 바이어스에서 528V에서 164㎂이었다.
도 5(a)에서 보여지는 것에 유사한 구조를 갖는 다른 다이오드는, 도 5(d)에서 보여지는 바와 같이, 역방향 바이어스 400V에서 140㎂ 또는 0.35 A/㎠의 누설 전류를 가진다. 도 5(d)는 후면 p/n 다이오드(512)를 가로질로 인가된 400V에서 140㎂ 전류(그리고 0.4 A/㎠보다 작은 전류 밀도)를 보여주는 역방향 바이어스 하에서 후면 p/n 다이오드(512)를 가지며, 상기 GaN 기판 상의 n/p/n 구조의 I-V 특성 그래프이다. 이처럼 이러한 CBL을 가지며, 어떤 다른 오프-상태의 누설 전류 경로들이 부족한 도 2(i)의 CAVET는, 상기 소자가 400V 또는 그보다 작은 소오스-드레인 전압을 갖고 상기 오프 상태에서 바이어스될 때 상기 CBL을 통하여 흐르는 0.4 A/㎠ 보다 작은 전류 밀도를 가질 것이다.
도 6 내지 도9는 도 2(i)의 구조를 갖는 CAVET 상에서 수행된 측정들이다.
활성 p-CBL을 갖는 제조된 CAVET 소자는 도 6에서 보여지는 바와 같이, 우수한 채널 조절 및 -10V의 핀치오프(pinchoff)를 갖는 우수한 트랜지스터 특성들을 보여준다. 도 6은 CAVET의 DC I-V 특성의 그래프이며, 여기서 상기 애퍼쳐(210)의 길이 Lap=15㎛, Vgate=0에서 -10V, Vstep=-2V이다.
도 7은 15㎛의 애퍼쳐(210) 길이, 3.6 kA/㎠의 전류를 기록한, 75㎛ 폭의 CAVET 소자(228)를 보여주며, 30㎛ x 75㎛의 활성 면적이 소오스 주입 영역(220a)부터 소오스 주입 영역(220b)(주입 개구부를 포함)까지 측정되었다. 이 소자로부터 1.22 mΩ㎠의 낮은 온저항(Ron)이 얻어졌다. 도 7에서 보여지는 바와 같이, 상기 소자의 전달 특성으로부터 (상기 소오스의) 148 mS/mm의 피크 트랜스컨덕턴스(gm)이 얻어졌다.
도 8에서 보여지는 바와 같이, 80㎲ 펄스 폭으로 펄스된 게이트를 가지며 측정된 펄스된 Ids-Vds 특성은 전류 붕괴가 없음을 보여준다.
도 9에서 보여지는 바와 같이, 감소되는 Lgo(상기 게이트-애퍼쳐 중첩)와 함께, 상기 소오스로부터 상기 애퍼쳐를 통하여 상기 드레인까지 흐르는 조절되지 않은 전자들에 기인하여 누설 전류가 감소되었다.
< 공정 단계들 >
도 10은 Ⅲ-질화물 CBL 내에 애퍼쳐 영역을 포함하는 CAVET를 형성 또는 제조하는 방법의 예를 보여주며, 여기서 상기 Ⅲ-질화물 CBL을 통한 전류 흐름에 대한 장벽은 예를 들어, 적어도 1 전자볼트이다. 상기 방법은 다음 단계들의 하나 또는 그 이상을 포함할 수 있다.
블록 1000은 드리프트 영역(예를 들어, n- GaN)을 얻고, 성장시키고, 형성하는 단계를 나타낸다. 상기 드리프트 영역은 예를 들어, n+-형 GaN 기판 상에 또는 그 위에 형성될 수 있다.
블록 1002는 제1 Ⅲ-질화물 층으로 구성된 애퍼쳐 영역을 형성하는 것을 나타낸다. 상기 제1 Ⅲ-질화물 층은 예를 들어, 상기 드리프트 영역 상에 형성된 n-형 Ⅲ-질화물 또는 n-형 GaN층(206)일 수 있다.
상기 단계는 희생 영역에서 상기 제1 Ⅲ-질화물층을 제거(예를 들어, 식각)하기에 앞서서 상기 제1 Ⅲ-질화물층 내에 애퍼쳐 영역 및 희생 영역을 정의(예를 들어,상기 애퍼쳐 영역 위로 마스크를 형성함에 의해)하는 단계를 포함할 수 있다. 상기 희생 영역의 제거 후에 잔류하는 상기 제1 Ⅲ-질화물 층은 상기 애퍼쳐 영역이 도리 수 있다. 이어서, Ⅲ-질화물 CBL(예를 들어, p-형 Ⅲ-질화물)이 상기 애퍼쳐 영역, 예를 들어 상기 제1 Ⅲ-질화물 층이 제거된 영역의 어느 한쪽 주위에 또는 그 위에 형성될 수 있다.
대안적으로, 균일한 p-형 층이 상기 CAVET의 상기 드리프트 영역 상에, 암모니아-지원된 MBE 기술을 사용하여 성장될 수 있다. 이어서 상기 애퍼쳐 영역이 상기 p-형 층에서 식각될 수 있다. 이어서, n-형 전류 운반 애퍼쳐 영역이 상기 p-형 층에 형성된 식각된 상기 애퍼쳐에서 재성장될 수 있다.
상기 p-형 층 두께는 소자의 기능성(functionality)에 대한 요구에 따라서, 10 nm 또는 그 이상(예를 들어)의 두께를 가질 수 있다. 상기 전류 저지층의 두께(예를 들어, 적어도 10 나노미터), 홀 농도, 및 조성이, 전류 흐름에 대한 상기 장벽이 원하는 값(예를 들어, 적어도 1eV, 적어도 2eV, 또는 적어도 3eV)을 가질 수 있도록 구성될 수 있다.
상기 p-형 Ⅲ-질화물 CBL이 도펀트들과 함께 성장 조건들 하에서 성장될 수 있으며, 여기서 p-형 Ⅲ-질화물 층의 도펀트들이 활성화되거나 또는 상기 p-형 Ⅲ-질화물 층이 활성적이 될 수 있다. 상기 성장 조건들은 낮은 온도(예를 들어, 900℃ 또는 그 아래, 또는 500-900℃)와 예를 들어 수소없는(hydrogen-free) 분위기를 포함할 수 있다. 상기 CBL은 암모니아(NH3) 기반 분자빔 에피택시(MBE)를 사용하여 성장될 수 있다.
상기 p-형 전류 저지층은, Mg 도펀트들로 상기 갈륨 질화물 층을 도핑하는 금속유기 화학기상 퇴적(MOCVD) 성장 기술에 의해 성장될 수 있으며, 상기 전류 저지층를 p-형으로 만들기 위해 700℃ 이상에서 수소없는 분위기 하에 어닐링함으로써 활성화될 수 있다. 이어서, 상기 최상부 AlGaN/GaN 층들(도 2에서 216, 218, 또는 블록 1004에서 제2 Ⅲ-질화물 층들)이 상기 Mg 억셉터들을 부동태화하지 않는 암모니아-MBE로 재성장될 수 있으며, 따라서 상기 전류 저지층의 p-형 거동을 유지한다.
블록 1004는 상기 p-형 Ⅲ-질화물 층 또는 CBL 및 상기 제1 Ⅲ-질화물 층 상에, 또는 위에 또는 아래에, 상기 CAVET를 위한 Ⅲ-질화물 활성 영역 또는 채널(및 소오스, 드레인, 게이트)을 포함하는 후속되는 소자 피쳐들을 성장 및 제조하는 것을 나타낸다. 상기 단계는 상기 제1 Ⅲ-질화물 층과 상기 Ⅲ-질화물 CBL의 양쪽 모두 위에 하나 또는 그 이상의 제2 Ⅲ-질화물 층들을 형성하는 단계를 포함할 수 있다. 상기 Ⅲ-질화물 활성 영역은 상기 제2 Ⅲ-질화물 층을 포함할 수 있다. 상기 마스크(208)가 상기 제2 Ⅲ-질화물 층을 형성하기에 앞서서 제거될 수 있다.
상기 후속되는 소자 피쳐들의 성장 및 제조 단계는 상기 p-형 Ⅲ-질화물 층의 도펀트들이 활성화되어 잔류하는 조건들 하에서 이루어질 수 있다.
블록 1006은 최종 결과로 도 2(i)에 도시된 바와 같은 Ⅲ-질화물 CAVET(228)을 나타낸다. 상기 CAVET(228)는 Ⅲ-질화물 CBL(212) 내의 애퍼쳐 영역(210)을 포함할 수 있으며, 여기서 상기 Ⅲ-질화물 CBL을 통과하는 전류 흐름에 대한 장벽은 적어도 1 또는 2 전자볼트이다. 상기 Ⅲ-질화물 CBL은 활성 p-형 도핑된 Ⅲ-질화물 층(212)(예를 들어, 활성 p-형 GaN 또는 활성 마그네슘 도핑된 층)일 수 있으며, 그리고/또는 이온주입에 의해 도핑된 유사한 p-형 Ⅲ-질화물 층보다 큰 홀 농도를 가질 수 있다. 상기 애퍼쳐 영역은 n-형 GaN을 포함할 수 있다.
상기 CBL은 상기 애퍼쳐 영역을 통과하여 흐르는 온-상태 전류를 야기시킬 수 있다.
상기 소자는 AlGaN 장벽층(218)에 의해 GaN 층(216)에 가두어지는 2DEG를 포함하는 활성 영역 또는 채널(230); 상기 GaN 층(216) 및 상기 AlGaN 장벽층(218)에 대한 소오스 콘택(222); 하나 또는 그 이상의 n-형 GaN 층들을 포함하는 드리프트 영역(204)으로서, 상기 CBL은 상기 드리프트 영역(204)과 상기 활성 영역 또는 채널(230) 사이인 드리프트 영역; 및 상기 드리프트 영역(204)에 대한 드레인 콘택(224)을 더 포함할 수 있으며, 게이트(232)가 상기 소오스 및 상기 드레인 사이에서 전류를 조절하기 위해 상기 활성 영역 또는 채널(230)과 상기 애퍼쳐(210) 상에 또는 그 위에 위치한다.
상기 n-형 Ⅲ-질화물 드리프트 영역(204)은 상기 애퍼쳐 영역(210)과 상기 드레인(224) 사이이며, 상기 드리프트 영역(204)에서 n-형 도핑 농도는 상기 애퍼쳐 영역(210)에서의 n-형 도핑 농도보다 작을 수 있다.
상기 소오스(222)와 상기 CBL은 상기 소오스와 상기 CBL의 어떤 부분을 가로질러 바이어스가 없도록 전기적으로 연결(236)될 수 있다.
상기 Ⅲ-질화물 CAVET는 CBL을 포함할 수 있으며, 상기 CAVET는, 상기 CAVET가 약 400V, 또는 400V 보다 작은(또한 도 3-9 참조) 소오스-드레인 전압으로 오프 상태에서 바이어스될 때, 0.4 A/㎠보다 큰 전류 밀도가 상기 CBL을 통하여 흐르는 것을 방지하도록 동작될 수 있다.
< 장점들 및 개선들 >
본 발명은 종래 기술에 비하여 다음과 같은 장점들 및 개선들을 포함한다:
1. 활성적인 매립된 Mg 도핑된 GaN 층이 어떠한 활성화 공정의 필요 없이 인시튜(in situ)로 성장될 수 있다.
2. 상기 CBL은 호모에피택셜(homoepitaxial) 저지층이다.
3. 상기 CAVET는 상기 CBL로서 이온주입된 GaN을 요구하지 않는다.
4. 상기 CAVET는 소자의 신뢰성을 증가시키기 위하여, 상기 소자의 동작 동안에 발생된 어떠한 홀들을 수집하는 능력을 제공한다.
5. 상기 방법/소자는 상기 소오스를 상기 CBL에 연결하는 효과적인 방식을 제공하며, 따라서 상기 소오스와 상기 CBL의 어떤 부분을 가로지르는 바이어스가 없으며, 상기 소오스로부터 상기 드레인으로 전자 인젝션을 방지해준다.
6. 상기 방법/소자는 손상을 일으키는 이온주입을 사용하여 생성된 CBL들과 비교하여, 상기 p-형 CBL의 예측가능한 반응 때문에 매끈한(smooth) 고주파수 스위칭을 가능하게 한다.
본 발명의 다른 장점은 상기 소자의 제조 공정에서의 단순화이다. CAVET와 같은 소자에서의 가장 큰 도전은 상기 CBL이다. 가장 비용 효율이 높은 CBL은 n-드리프트 영역의 최상부 상에 성장된 p-GaN이다. 상기 p-n 접합이 소자 동작 동안에 역방향으로 바이어스될 때, 이것은 소자의 작동을 위해 바람직한 매우 큰 전압을 유지할 수 있다. 최대의 도전은 후속하는 AlGaN/GaN 층들이 상기 2DEG를 형성하기 위해 최상부 상에서 성장됨에 따라 활성적인 매립된 p-층을 얻는다는 것이다. 그러나, 높은 재성장 온도(~1160℃)에서 수소 분위기 하에서는 p-층은 활성적이지 않다. 다른 한편, 본 발명은 상기 구조에서 매립된 활성적인 p-GaN 층을 보장해주며, 이는 소자의 성능의 관점으로부터 그것을 기능적이며 보다 효과적으로 만들어 준다.
< 명명법 >
여기서 사용된 용어들 "(AlInGaN)" "(In,Al)GaN" 또는 "GaN"(뿐만 아니라 일반적으로 사용된 용어들 "Ⅲ-질화물","Ⅲ족-질화물" 또는 "질화물")은 화학식 GawAlxInyBzN(여기서, 0≤w≤1, 0≤x≤1, 0≤y≤1, 0≤z≤1,및 w+x+y+z=1)을 갖는 (Ga,Al,In,B)N 반도체들의 어떠한 합금 조성을 지칭한다. 이러한 용어들은 Ga, Al, In 및 B의 단일 종들 뿐만 아니라 이러한 Ⅲ족 금속 종들의 2원, 3원 및 4원 조성들의 각각 질화물들을 포함하도록 넓게 해석되도록 의도하기 위한 것이다. 따라서, GaN 및 AlGaN 물질들과 관련한 이후의 본 발명의 논의는 여러 가지 다른 (Ga,Al,In,B)N 물질 종들의 형성에도 적용될 수 있다고 인식될 수 있을 것이다.
나아가, 본 발명의 사상 내에서 (Ga,Al,In,B)N 물질들은 미세한 양의 도펀트들 및/또는 다른 불순물 또는 포함 물질들을 더 포함할 수 있다.
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< 결론 >
이것은 본 발명의 바람직한 실시예들에 대한 설명을 포함한다. 본 발명의 전술한 하나 또는 그 이상의 실시예들의 설명은 예시와 설명의 목적으로 제시되었다. 이것은 배타적이거나 또는 개시된 정확한 형태로 본 발명을 제한하려고 의도된 것은 아니다. 위의 교시의 견지에서 많은 수정들 및 변형들이 가능하다. 본 발명의 사상은 본 상세한 설명에 의해서가 아니고 차라리 여기에 첨부된 청구항들에 의해 제한되는 것으로 의도된다.

Claims (18)

  1. Ⅲ-질화물 전류 저지층 내에 애퍼쳐(aperture) 영역을 포함하는 전류 애퍼쳐 수직 전자 트랜지스터(CAVET)를 포함하며, 상기 Ⅲ-질화물 전류 저지층을 통과하는 전류 흐름에 대한 장벽이 적어도 1 전자볼트인 전자 소자.
  2. 청구항 1에 있어서,
    상기 Ⅲ-질화물 전류 저지층은 활성 p-형 도핑된 Ⅲ-질화물 층이거나 또는 이온 주입에 의해 도핑된 유사한 p-형 Ⅲ-질화물 층 보다 큰 홀 농도를 갖는 것을 특징으로 하는 전자 소자.
  3. 청구항 2에 있어서,
    상기 Ⅲ-질화물 전류 저지층은 활성 p-형 GaN 층임을 특징으로 하는 전자 소자.
  4. 청구항 3에 있어서,
    상기 p-형 GaN 층은 활성 마그네슘 도핑된 층임을 특징으로 하는 전자 소자.
  5. 청구항 1에 있어서,
    상기 전류 저지층의 홀 농도 및 조성은, 전류 흐름에 대한 장벽이 적어도 1 전자볼트가 되도록 하는 것임을 특징으로 하는 전자 소자.
  6. 청구항 1에 있어서,
    상기 애퍼쳐 영역은 n-형 GaN 층을 포함하는 것을 특징으로 하는 전자 소자.
  7. 청구항 1에 있어서,
    드레인; 및
    상기 애퍼쳐 영역과 상기 드레인 사이에 n-형 Ⅲ-질화물 드리프트 영역;을 더 포함하며, 상기 드리프트 영역에서의 n-형 도핑 농도는 상기 애퍼쳐 영역에서의 n-형 도핑 농도 보다 작은 것을 특징으로 하는 전자 소자.
  8. 청구항 1에 있어서,
    AlGaN 장벽층에 의해 GaN 층 내에 가두어진 2차원의 전자 가스를 포함하는 활성 영역 또는 채널;
    상기 GaN 층 및 상기 AlGaN 장벽층에 대한 소오스 콘택;
    하나 이상의 n-형 GaN 층들을 포함하는 드리프트 영역으로서, 상기 전류 저지층이 상기 드리프트 영역과 상기 활성 영역 또는 채널 사이에 있는 상기 드리프트 영역;
    상기 드리프트 영역에 대한 드레인 콘택;
    상기 소오스 및 상기 드레인 사이에서 전류를 조절하기 위하여, 상기 활성 영역 또는 채널 및 상기 애퍼쳐 상에 또는 그 위에 위치한 게이트;를 더 포함하는 것을 특징으로 하는 전자 소자.
  9. 청구항 1에 있어서,
    상기 Ⅲ-질화물 전류 저지층을 통하는 전류 흐름에 대한 상기 장벽은 적어도 2 전자 볼트인 것을 특징으로 하는 전자 소자.
  10. 청구항 1에 있어서,
    상기 전류 저지층은 상기 애퍼쳐 영역을 통하여 흐르는 온-상태 전류를 야기하는 것을 특징으로 하는 전자 소자.
  11. 청구항 1에 있어서,
    상기 전류 저지층(CBL) 및 상기 CAVET의 소오스는 동작시 상기 소오스 및 상기 CBL 사이에 바이어스가 없도록 전기적으로 연결된 것을 특징으로 하는 전자 소자.
  12. 전류 애퍼쳐 수직 전자 트랜지스터(CAVET)를 제조하는 방법으로서,
    제1 Ⅲ-질화물 층 내에 애퍼쳐 영역과 희생 영역을 정의하는 단계;
    상기 희생 영역에서 상기 제1 Ⅲ-질화물 층을 제거하는 단계;
    상기 애퍼쳐 영역 주위로 Ⅲ-질화물 전류 저지층을 형성하는 단계; 및
    상기 제1 Ⅲ-질화물 층 및 상기 Ⅲ-질화물 전류 저지층의 양쪽 모두 위에 하나 이상의 제2 Ⅲ-질화물 층들을 형성하는 단계;
    를 포함하는 방법.
  13. 청구항 12에 있어서,
    상기 전류 저지층은 암모니아(NH3) 기반 분자빔 에피택시(MBE)를 사용하여 성장되는 것을 특징으로 하는 방법.
  14. 청구항 12에 있어서,
    상기 희생 영역에서 상기 제1 Ⅲ-질화물 층을 제거하기에 앞서서 상기 애퍼쳐 영역 위로 마스크를 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  15. 청구항 14에 있어서,
    상기 제2 Ⅲ-질화물 층들을 형성하기에 앞서서 상기 마스크를 제거하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  16. 청구항 12에 있어서,
    상기 Ⅲ-질화물 전류 저지층은 Mg 도펀트들로 갈륨 질화물 층을 도핑함에 의한 금속 유기 화학기상 퇴적(MOCVD) 성장 기술에 의해 성장되며,
    상기 Ⅲ-질화물 전류 저지층은, 상기 Ⅲ-질화물 전류 저지층을 p-형 Ⅲ-질화물 전류 저지층으로 만들기 위해 700℃ 위의 온도에서 수소 없는 분위기에서 어닐링함으로써 활성화되며, 그리고
    AlGaN/GaN 층들을 포함하는 상기 제2 Ⅲ-질화물 층들은 상기 Mg 억셉터들을 부동태화(passivate)하지 않는 암모니아-MBE로 재성장되며, 따라서 상기 Ⅲ-질화물 전류 저지층의 p-형 거동을 유지하는 것을 특징으로 하는 방법.
  17. Ⅲ-질화물 전류 애퍼쳐 수직 전자 트랜지스터(CAVET)로서,
    전류 저지층을 포함하며,
    상기 CAVET는, 상기 CAVET가 400V 이하의 소오스-드레인 전압으로 오프 상태에서 바이어스될 때, 상기 전류 저지층을 통하여 0.4 A/㎠ 보다 큰 전류 밀도가 흐르는 것을 방지하기 위해 동작되도록 하는 것임을 특징으로 하는 Ⅲ-질화물 CAVET.
  18. 청구항 17에 있어서,
    상기 CAVET는, 상기 CAVET가 약 400V의 소오스-드레인 전압으로 오프 상태에서 바이어스될 때, 상기 전류 저지층을 통하여 0.4 A/㎠ 보다 큰 전류 밀도가 흐르는 것을 방지하기 위해 동작되도록 하는 것을 특징으로 하는 Ⅲ-질화물 CAVET.
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