DE2163596A1 - Spannungsgesteuerte CMOS-Gatterschutz-Diode und Verfahren zu deren Herstellung - Google Patents

Spannungsgesteuerte CMOS-Gatterschutz-Diode und Verfahren zu deren Herstellung

Info

Publication number
DE2163596A1
DE2163596A1 DE19712163596 DE2163596A DE2163596A1 DE 2163596 A1 DE2163596 A1 DE 2163596A1 DE 19712163596 DE19712163596 DE 19712163596 DE 2163596 A DE2163596 A DE 2163596A DE 2163596 A1 DE2163596 A1 DE 2163596A1
Authority
DE
Germany
Prior art keywords
zone
zones
semiconductor body
type
voltage
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
DE19712163596
Other languages
English (en)
Inventor
James Minard Tempe Ariz. Rugg (V.StA.). M
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Motorola Solutions Inc
Original Assignee
Motorola Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Motorola Inc filed Critical Motorola Inc
Publication of DE2163596A1 publication Critical patent/DE2163596A1/de
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/52—Circuit arrangements for protecting such amplifiers
    • H03F1/523—Circuit arrangements for protecting such amplifiers for amplifiers using field-effect devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0255—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using diodes as protective elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/07—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common
    • H01L27/0744—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common without components of the field effect type
    • H01L27/0788—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common without components of the field effect type comprising combinations of diodes or capacitors or resistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0927—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors comprising a P-well only in the substrate
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/08—Modifications for protecting switching circuit against overcurrent or overvoltage
    • H03K17/081—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit
    • H03K17/0812—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit by measures taken in the control circuit
    • H03K17/08122—Modifications for protecting switching circuit against overcurrent or overvoltage without feedback from the output circuit to the control circuit by measures taken in the control circuit in field-effect transistor switches
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/049—Equivalence and options
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/053—Field effect transistors fets
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/122—Polycrystalline
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/136—Resistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

PATENTANWÄLTE
DR.-ING. HANS LEYH
München 7i, 21. Dezember 1971
Melchiorstr. 42
Unser Zeichen: M256P/G-7O1/2 -
Motorola, Inc. 9401 West Grand Avenue Franklin Park, Illinois V.St.A.
Spannungsgesteuerte CMOS-Gatterschutz-Diode und Verfahren zu deren Herstellung
Die Erfindung betrifft eine spannungsgesteuerte CMOS- +> Gatterschutz-Diode zum Anschluss an die Gatterelektrode zwecks Ableitung einer zu hohen Signalspannung und zwar in Kombination mit CMOS-Anordnungen einschliesslich Gatter-, Quellen- und Saug-Elektroden, die störungsempfindlich sind, sofern die Spannung eines auf die Gatterelektrode einer solchen CMOS-Anordnung übertragenen Eingangssignals einen vorherbestimmten Wert überschreitet.
Ein bei MOS-Anordnungen angetroffenes und gut bekanntes Problem liegt im Auftreten einer statischen Aufladung zwischen dem Oxyd des Gatters und dem Halbleiterkörper aus Silizium. Das Auftreten einer statischen Aufladung zwischen dem Oxyd des Gatters und dem Halbleiterkörper führt dann zu einer Durchschlagserscheinung, wenn das elektrische Feld die Oxydschicht des Gatters durchbricht und eine Stromentladung in den Halbleiterkörper auftritt.
OCMOS - Complementary Metal Oxide Semiconductor
(Komplementäre Metalloxyd-Halbleiteranordnung)
Bei Wb/wb
209834/1005
M256P/G-7O1/2
Bei dieser Entladung handelt es sich um einen zerstörenden Vorgang, bei dem das Oxyd des Gatters durchbrochen und somit die MOS-Anordnung unbrauchbar wird. Das weitestgehend für das Gatter verwendete Dielektrikum ist ein Siliziumdioxyd, das durchbrochen wird, wenn das hindurchfließende elektrische Feld annähernd 6-10 χ 10 Volt/Zentimeter erreicht. Bei typischen MOS-Aufbauten bedeutet dies, daß das Oxyd bei Spannungen über 70 bis 90 Volt durchbrochen wird. Werden für das Gatter andere dielektrische Werkstoffe verwendet, so z.B. Siliziumnitrid, AIuminiumdxyd bzw. eine Kombination dieser Stoffe mit Si0„, so kann hierdurch zwar die Gatterdurchbruchsspannung heraufgesetzt, nicht aber das Grundproblem gelöst werden.
Das bekannteste Verfahren, das angewandt wird, um ein Durchbrechen des Gatteroxyds zu verhindern, besteht darin, daß eine PN-Diode vom Eingang an Erdpotential gpLegt wird, so daß bei Anliegen eines zu hohen Spannungspegels am Eingangsanschluß die Diode zuerst durchbrochen wird und anschließend die Oberspannung durch die Diode an Erdpotential entladen wird. Da die Diode für diese Funktion ausgelegt ist, können mehrere Durchbrüche ohne Beschädigung der Diode selbst aufgenommen werden. Auf diese Weise wird das Oxyd des Gatters ständig gegenüber einer zu hohen Spannung geschützt, die an einem beliebigen Eingangsanschluß wirkt.
Eine zweite Abwandlung der zwischen dem Eingangsanschluß und dem Erdpotential angeschlossenen Diode wird als FeIdverstärkungs-Durchbruchs-Diode bezeichnet. Bei einer Anordnung dieser Art handelt es sich wie vorher erwähnt um eine in Sperrrichtung betriebene Diode und zwar in Kombination mit einem Metallplättchen über dem Übergang zwischen den P- und N-Leiterwerkstoffen. Dieses Metallplättchen setzt die Spannung herab, bei der die Diode durchbrochen wird. Durch diese Herabsetzung der Durchbruchsspannung ergibt sich ein größerer Schutz der Vorrich tung, da der Schutz der Gatteroxydschioht umso wirkungsvoller ausfällt, je geringer die Durchbruchsspannung ist.
- 2 - Eine
209834/1005
M256P/G-701/2
Eine dritte Form einer Dxodenschutzanordnung für MOS-Eingangsanschlüsse besteht in" einer Durchgriffs-Diode, die durch ein Paar abgesetzter Diffundierungen eines Leitfähigkeitstyps innerhalb einer Zone einer entgegengesetzten Leitfähigkeit ■gebildet wird. Grundsätzlich handelt es sich bei einem solchen Aufbau ebenfalls um eine entgegengesetzt vorgespannte bzw. in Sperrichtung betriebene Diode, wobei jedoch die die Diode umgebende Sperrschicht, bei der es sich um eine Ladungsschicht handelt, bei Erhöhung der Spannung auf der Diode Streuerscheinungen zeigt. Diese Streuung wird fortgesetzt, bis sich die Sperrschicht der einen diffundierten Zone mit der Sperrschicht der anderen diffundierten Zone vermischt, wobei zu diesem Zeitpunkt der Aufbau Strom zwischen den beiden Zonen leitet und eine Entladung des Eingangsanschlusses bzw. des Spannungsknotens auftritt, den eine solche Anordnung schützt. Ein weiterer Vorteil dieser Durchgriffs-Diode liegt darin, daß diese für einen Durchbruch ausgelegt werden kann, der sich im Vergleich zu der im ersten Beispiel erwähnten, in Sperrichtung betriebenen Diode,bei geringeren Spannungen vollzieht. Die von dieser Anordnung erwartete Durchbruchsspannung hängt vom Abstand der beiden Leiterflächen ab. Demzufolge ist der Betrieb durch die fertigungsmäßig einhaltbaren Abstandstoleranzen begrenzt.
Die Anordnungen der drei obenerwähnten Beispiele sind für den Schutz eines Eingangsanschlüsses gegenüber einer zu starken Aufladung einsetzbar. Die Funktion der Dioden liegt darin, den am Eingangsknoten entstehenden Strom über eine Vorrichtung zu entladen, die für einen wiederholt auftretenden Durchbruch bestimmt ist und diesen Strom vom Oxyd des Gatters fernhält. Demgegenüber besitzen alle drei Anordnungen insofern den gleichen Nachteil, daß der Durchbruch auf einer schmalen Zone unmittelbar an der Oberfläche auftritt und der gesamte Strom über diese schmale Zone geführt wird. Durch diesen auf die schmale Zone begrenzten Strom entsteht an der Durchbruchsstrecke ein hoher Reihenwiderstand gegenüber Erdpotential. Durch diesen hohen Reihenwiderstand
- 3 - wird
209834/1005
. M256P/G-7O1/2
die vor dem Durchbruch liegende Zeit vergrößert, die allgemein als Reaktionszeit bezeichnet wird. Darüber hinaus bewirkt der hohe Reihenwiderstand ein effektives Ansteigen der Durchbruchs spannung der Dioden und des in Reihe liegenden Widerstands. Spezifischer ausgedrückt wird die Durchbruchs-Anordnung nicht nur als einzelne Diode, sondern als eine solche in Verbindung mit einem Widerstand angesehen.
Bei einer 'komplementären Metalloxyd-Halbleiteranordnung' (CMOS - complementary metal oxide semiconductor) ist es üblich, eine Diodendiffundierung innerhalb einer Einlage eines Materials einer ersten Leitfähigkeit unterzubringen, wobei sich die Einlage wiederum in einem Substrat eines Materials einer entgegengesetzten Leitfähigkeit befindet. Die Biodendiffundierung besteht ebenfalls aus einem Material einer entgegengesetzten Leitfähigkeit. Demzufolge kann zwischen der Leitfähigkeit der Diodendiffundierung und der Leitfähigkeit des Substrats ein Bipolartransistor-Effekt auftreten. So ergibt beispielsweise eine P-Einlage innerhalb eines N-Substrats mit einer Diodendiffundierung einer Leitfähigkeit vom Typ N in der P-Einlage den Aufbau eines NPN-Tran8istors. Das Substrat stellt hierbei den Kollektor, die Einlage die Basis und die Diodendiffundierung einer Leitfähigkeit vom Typ N den Emitter dar. Dieser Aufbau kann als vertikaler Bipolartransistor innerhalb einer CMOS-Struktur angesehen werden. Wie als bekannt vorausgesetzt werden kann, wird in den Fällen, in denen die Basis eines NPN-Transistors gegenüber dem Emitter positiv vorgespannt wird, der Transistor angesteuert und ein Strom fließt vom Emitter zum Kollektor.
Der im CMOS-Aufbau enthaltene Vertikaltransistor bietet zwei verschiedene Betriebsarten, die sich danach richten, ob der Emitter des Vertikaltransistors mit einem Eingangsanschluß oder der Emitter intern mit der MOS-Schaltung verbunden ist, wo keine Stromquelle (Starkstrom) gegeben ist. Ist der Emitter mit einem internen Teil des MOS-Aufbaus verbunden, so liegt keine Starkstromentnahme vor und der Vertikaltransistor neigt nicht
- 4 - dazu,
2 0 98 3 4/1005
M256P/G-7O1/2
dazu, zu hohen Strom zu ziehen. Ist jedoch der Emitter mit einem Anschluß verbunden, der äußere Bereiche berührt9 so kann hierdurch zu starker Strom gezogen und eine starke Beschädigung des Aufbaus hervorgerufen werden. Da der von einem Vertikaltransistor dieser Bauart erreichbare Stromfluß im Bereich von etwa hundert Milliampere liegt, erfüllt die CMOS-Anordnung nicht ihre Konstruktionsforderung eines geringen Leistungsbezugs. Darüber hinaus kann durch die Einschaltung eines solchen Vertikaltransistors der CMOS-Aufbau infolge einer zu starken Erwärmung und darauffolgendem Durchbrennen zerstört werden.
Die Erfindung befaßt sich mit Eingangsschutz-Mechanismen für MOS-Transistoren und dabei insbesondere mit Eingangsschutz-Anordnungen für CMOS-Aufbauten, um einer Zerstörung des Gatteroxyds und EingangsSpannungs-Sprüngen vorzubeugen.
In der Zielsetzung der Erfindung liegt demnach die Schaffung einer Gatteroxyd-Schutzanordnung zur Verwendung innerhalb eines CMOS-Aufbaus. Darüber hinaus soll eine Gatterschutzdiode mit leicht bestimmbarer und steuerbarer Durchbruchsspannung im Zusammenhang mit einem CMOS-Aufbau ohne Entstehung eines vertikalen Bipolartransistors geschaffen werden, die ohne störende Transistorwirkung zwischen der Diode und anderen Zonen des CMOS-Aufbaus arbeitet und die es somit ermöglicht, unerwünschte Ströme nicht auftreten zu lassen bzw. nicht zu ziehen.
Diese Aufgabe wird erfindungsgemäß dadurch gelöst, daß ein Halbleiterkörper eines Materials einer ersten Leitfähigkeit mit einer Oberseite vorgesehen ist, daß eine erste Zone von der Oberseite aus in diesen Halbleiterkörper hineinragt, eine entgegengesetzte Leitfähigkeit besitzt und einen Übergang mit diesem Halbleiterkörper bildet, daß eine zweite Zone von der Oberseite aus in den Halbleiterkörper hineinragt, eine erste Leitfähigkeit besitzt und so angeordnet ist, daß sie teilweise die erste Zone überlappt und einen Übergang mit der ersten Zone und eine Grenzfläche mit dem Halbleiterkörper bildet, wobei die erste Zone eine1 Oberflächenkonzentration von leitfähigkeitsbestimmenden Störstel-. len aufweist, die einen Spannungswert festsetzt, bei dem dieser
209β34/Τ(Λε
6 ' M256P/G-7O1/2 Übergang Strom führt und eine zu hohe Signalspannung ableitet.
Das erfindungsgemässe Verfahren zur Herstellung einer spannungsgesteuerten Halbleiter-Schutzanordnung besteht darin, dass eine Vielzahl von abgesetzten ersten Zonen einer entgegengesetzten Leitfähigkeit gebildet wird, die von der Oberseite aus in den Halbleiterkörper hineinragen, vobei jede der ersten Zonen einen ersten Obergang mit dem Halbleiterkörper bildet und diese ersten Zonen aus einem Material eines verhältnismässig hohen spezifischen Widerstands bestehen, die sich zur Bildung einer MOS-Anordnung vom zweiten Typ eignen, dass eine Quell- und Saug-Zone einer MOS-Anordnung des zweiten Typs innerhalb einer ersten der ersten Zonen gebildet wird und dass gleichzeitig innerhalb einer zweiten der ersten Zonen eine zweite Zone gebildet wird, die mit den Quellen- und Saug-Zonen vergleichbar ist, wobei diese zweite Zone so angeordnet ist, dass sie teilweise die zweite der ersten Zonen überlappt und einen zweiten Obergang mit der ersten Zone und einer Grenzfläche mit dem Halbleiterkörper bildet, dass eine Quellen- und Saug-Zone einer MOS-Anordnung vom ersten Typ innerhalb des Halbleiterkörpers und gleichzeitig innerhalb der zweiten der ersten Zonen eine dritte Zone angeordnet wird, die mit den Quellen- und Saug-Zonen der MOS-Anordnung des ersten Typs vergleichbar ist und als Kontaktverstärkungszone für die zweite der ersten Zonen arbeitet, dass Gatterelektroden für die MOS-Anordnung des ersten Typs und für die MOS-Anordnung des zweiten Typs gebildet werden und dass eine Metallisierungsschicht auf der Oberseite mit zumindest einem Leitungspfad zwischen den Gatterelektroden und der zweiten Zone aufgebracht wird.
- 5A - Weitere
209834/1005
M256P/G-7O1/2
Weitere Merkmale und Vorteile der Erfindung gehen aus der nachfolgenden Beschreibung in Verbindung mit den Ansprüchen und den Zeichnungen hervor. Es zeigen:
- Figur 1 -■ eine schematische Darstellung einer ersten, erfindungsgemäßen Ausführungsform ;
- Figur 2 - eine schematische Darstellung einer zweiten, erfindungsgemäßen Ausführungsform.
Die Figuren 3 bis 8 zeigen die Verfahrensschritte zum Aufbau der erfindungsgemäßen Anordnungen.
- Figur 3 - die Bildung von Öffnungen in der Oxydoberfläche;
- Figur 4 - die Bildung von Einlagen einer Leitfähigkeit vom Typ P;·
- Figur 5 - die 3ildung der Katode der Schutzdiode sowie die Bildung der Quellen- und Saug-Zonen eines N-Kanal-MOS-Transistors;
- Figur 6 - die Bildung einer Verstärkungszone für den Kontakt der
Anode der Schutzdiode sowie die Bildung der Quellen- und Saug-Zonen eines P-Kanal-MOS-Transistors;
- Figur 7 - die Bildung von Gatterzonen für die CMOS-Transistoren
und den Kontakt für die Verstärkungszone und
- Figur 8 - eine zweite, erfindungsgemäße Ausführungsform (siehe
auch Figur 2), bei der ein Paar einzelner Verstärkungskontakte in der Diodenanordnung gebildet werden, wobei der Teil des Diodenkörpers, der diese Kontakte trennt9 einen Schützwiderstand zur Strombegrenzung bildet.
Unter Verwendung von P -, N - und P -Diffundierungen wird eine Diode mit geringer Durchbruchsspannung und verbesserten Betriebsmerkmalen beschrieben. Die Oberflächenkonaentration der
- 6 - P -Zone
209334/1005
M256P/G-701/2
P -Zone kann zur Einstellung der Durchbruchsspannung der Diode variiert werden. Die Oberflächenkonzentration wird verringert, um die Durchbruchsspannung zu erhöhen; auch kann die Oberflächenkonzentration erhöht werden, um die Dioden-Durchbruchsspannung zu verringern. Die N -Diffundierung wird teilweise inrierbaLb der P~-Diffundierung und teilweise innerhalb des Substratteiles der Halbleiteranordnung gebildet. Durch diesen wirksamen Überlappungsteil der P -Diffundierung wird ein vertikaler Bipolartransistor in der MOS-Anordnung vermieden. In der P -Zone ist eine P -Zone ausgebildet, um den Kontakt zur P~-Zone zu verbessern. Innerhalb einer anderen, erfindungsgemäßen Ausfuhrungsform ist eine Vielzahl von abgesetzten P -Diffundierungen in der P"~-Zone ausgebildet. Eine solche Zone bildet einen Eingangsanschluß zum Durchbruchsdioden-Aufbau, wobei zumindest ein zweiter Kontakt eine Ausgangsverbindung zur Durchbruchediodenschaltung herstellt. Auf diese Weise begrenzt der Reihenwiderstand der P~-Zone den Stromwert, der über irgendeine Eingangsverbindung vom externen Teil der Schaltung her bezogen werden kann.
Innerhalb der Beschreibung werden zur Kennzeichnung der einzelnen Darstellung gleiche Bezugsziffern für gleiche Teile verwendet. Obwohl sich die Darstellung auf eine N -Diffundierung innerhalb einer vorherigen P~-Diffundierung zur Herstellung der erfindungsgemäßen Diode bezieht, kann in gleicher Weise eine P Diffundierung in einer vorherigen N-Diffundierung verwendet werden. Zur Bildung der einzelnen Zonen durch Diffundierung können darüber hinaus verschiedene Flächen ausgeätzt und bei einem epitaxialen Aufwachsverfahren wieder ausgefüllt werden.
Unter Bezugnahme auf Figur 1 wird hier schematisch eine CMOS-Gatterschutzdiode dargestellt. Die gezeigte Gatterschutzdiode 10 ist zwischen einem Eingangsanschluß 12 und einem Verbindungspunkt 13 der Gatterelektroden einer P-Kanal-CMOS-Anordnung m und einer N-Kanal-CMOS-Anordnung 15 angeschlossen. Die Katode der Gatterschutzdiode ist mit Erdpotential 18 und die Anode der
- 7 - GattTSchutzdiode 10 209834/1005
M256P/G-7O1/2
Gatterschutzdiode 10 mit dem Eingangsanschluß 12 und dem Übergang 13 der Gatterelektroden der P-Kanal-MOS-Anordnung IU und der N-Kanal-MOS-Anordnung 16 verbunden.
In Figur 2 ist eine weitere, erfindungsgemäße Ausführungsform dargestellt, die sämtliche Elemente der in Figur 1 gezeigten Schaltung und darüber hinaus eine zweite Gatterschutzdiode 20 sowie einen Widerstand 22 aufweist, der in Reihe zwischen den Eingangsanschluß 12 und den Übergang 13 eingeschleift ist. Der Widerstand 22 besitzt einen ersten und einen zweiten Anschluß, wobei jede der Dioden 10 und 22 mit den entgegengesetzten Anschlüssen des Eingangswiderstands verbunden ist. Der Widerstand 22 dient zur Begrenzung des Stromes, der über den Eingangsanschluß 12 zur Weiterübertragung auf den Übergang 13 gezogen werden kann.
In Figur 3 ist ein Halbleitersubstrat 30 gezeigt. Das Material des Halbleiterkörpers 30 ist Silizium und besitzt eine Leitfähigkeit vom Typ N und einen spezifischen Widerstand zwischen 1 0hm/Zentimeter und 10 Ohm/cm. Davon abgesehen, daß als Ausgangsmaterial Silizium verwendet und der spezifische Widerstand innerhalb eines bestimmten Bereiches angegeben wurde, kann es sich bei der Leitfähigkeit um einen P-Typ handeln und der Bereich des spezifischen Widerstandes kann, wie bereits aus früheren Anwendungen bekannt, erweitert werden. Diese beiden Merkmale stellen somit keine Einschränkung bzw. Begrenzung des Schutzumfanges dar.
Der Halbleiterkörper 30 wird mit einer Oberseite 32 gebildet, auf der sieh eine Oxyd- bzw. Siliziumnitrid-Schicht 3H mit einer Vielzahl von öffnungen 36 und 38 befindet. Hierdurch werden entsprechende Teile 40 und 42 auf der Oberseite 32 des Halbleiterkörpers 30 freigelegt.
In Figur 4 wird die Bildung einer Vielzahl von P~-Zonen 44 und 45 innerhalb des N-Substrats 30 sowie die von PN-Übergängen 46 und 47 mit dem Substrat 30 gezeigt. Die P~-Einlagen 44 und 45 entstehen durch Diffundierung von leitfähigkeitsbestimmenden Störstellen, z.B. Bor, in das Substrat 30. Vorzugsweise ragen die Dif-
- 8 - fundierungen
209834/100 5
M256P/G-701/2
fundierungen 44 und 46 mit einer Tiefe von 10 Mikron in das ■Substrat 30. Ein betriebsfähiger Bereich liegt zwischen den Grenzen von 5 bis 20 Mikron. Die Oberflächenkonzentration der leitfähigkeitsbestimmenden Störstellen liegt im Bereich von 5 χ 10 Atomen/cc bis 3 χ 10 6 Atomen/cc. Während der Bor-Diffundierung in das Substrat 30 breiten sich die Oxydzonen 48 und 50 über die Oberflächenteile M-O und 42 aus, durch die die Diffundierung vorgenommen wird.
In Figur 5 wird die Bildung einer zusätzlichen öffnung 52 zum Freilegen des Obergangs 46 an der Linie geasigt, an der ein Schnittpunkt mit der Oberfläche 32 auftritt. Innerhalb der Darstellung ist der Obergang 46 im wesentlichen in der Mitte der öffnung 52 dargestellt, wonach sich die nachstehend beschriebene Diffundierung zu gleichen Teilen auf beiden Seiten des Obergangs 46 befindet. Diese gleiche Aufteilung ist nicht unbedingt erforderlich, da auch bei einer beträchtlichen Verschiebung die Anordnung zufriedenstellend arbeitet. Durch die öffnung 52 wird infolge Durchleitens leitfähigkeitsbestimmender Störstellen eine N -Diffundierung eingebracht, um eine N -Zone BH zu bilden. Die N -Zone 54 erstreckt sich über den Obergang 46 hinaus, um einen PN-Obergang 56 zu bilden, wobei eine Verlängerung dieses Obergangs einen Obergang 57 mit N+N-Störstellengradient bildet. Das Durchbruchsverhalten der Diode, von dem die Gattersehutzwirkung abhängt, wird am Obergang 56 bestimmt. Gleichzeitig mit der Bildung der N -Zone 54 werden die Quellen- und Saugzonen 58 und 60 der N-Kanal-MOS-Anordnung 62 durch zusätzliche öffnungen 64 und 66 in der Oxydschicht 50 gebildet. Innerhalb der öffnung 52, die zur Bildung der Zone 56 verwendet wird und den öffnungen 64 und 66, die zur Bildung der Quellen- und Saugzonen der N-Kanal-MOS-Anordnung verwendet werden, wächst eine zusätzliche Oxydschicht 68 gleichmäßig auf und überdeckt die gerade vorher aufgebrachten Diffundierungen.
In Figur 6 ist der nächste Schritt bei der Bildung der Gatt er schutzdiode für den CMOS-Aufbau gezeigt. In die Oxydschicht 48 über der P"-Zone 44 ist eine öffnung 70 eingebracht.
- 9 - Ein
209834/1005
M256P/G-701/2
Ein Paar von öffnungen 72 und 71 sind in der Öxydschicht 34 ausgebildet, die zusätzliche Zonen 76 und 7 8 der Oberfläche 32 freilegen. In die freiliegenden Flächen des Substrats sind leitfähigkeitsbestimmende Störstellen eindiffundiert, die eine Vielzahl von P+-Zonen 80, 82 und 8»+ entstehen lassen. Die Zone 80 arbeitet als Kontaktverstärkungszone für die P~-Zone 44. Die Zonen 82 und 84 fungieren als Quellen- und Saug-Zonen einer P-Kanal-MOS-Anordnung 85. Die Störstellen-Diffundierung der Zone 80 ist mit der der Quellen- und Saugzonen 82 und 84 vergleichbar. Eine Oxydschicht 86 wächst über die Kontaktverstärkungszone 80 sowie über die Quellen- und Saugzonen 82 und 84.
In Figur 7 ist ein CMOS-Aufbau mit einer Gatterschutzdiode dargestellt, die im allgemeinen mit 88 bezeichnet wird, ferner eine N-Kanal-MOS-Anordnung 90 und eine P-Kanal-Anordnung 92. Die in Figur 7 gezeigte Anordnung wird durch öffnen der Kontakte zur P+-Zone 80 in der Eingangsschutzdiode 88 und den Quellgatterund Saugzonen der N-Kanal-ind P-Kanal-Anordnungen 90 und 92 vervollständigt. Eine Metallschicht wird auf die gesamte Oberfläche des MOS-Aufbaus aufgebracht, wonach überflüssiges Metall außer an den Stellen weggeätzt wird, an denen ein Kontakt zur Schutzdiode8 zur N-Kanal-Anordnung und zur P-Kanal-Anordnung erwünscht ist. In der gleichen Form kann auch amorphes Silizium bei hohem Dotierungsgrad zur Verstärkung der Störstellenkonzentration verwendet werden, wobei die Kontaktgabe über amorphes Silizium erfolgt.
In Figur 8 ist die zweite, erfindungsgemäße Ausführungsform dargestellt, bei der ein Paar von Eingangsdioden verwendet wird. In der P~-Zone 44 ist eine Vielzahl von Zonen 93 und 94 gezeigt. Die Zonen 93 und 94 bilden jeweils den Kontakt zu den beiden Dioden. Die beiden Kontakte stellen ein Diodenpaar dar, da eine Diodenwirkung zwischen einem Kontaktpunkt der P"-Fläche und dem Substrat besteht. Die Durchbruchwirkung der Diode erfolgt an den Übergängen 96 und 98. In der allgemein mit 100 bezeichneten Zone ist ein Widerstand ausgebildet, der den Strom begrenzt, der nach der Darstellung in Figur 2 vom Eingangsanschluß 12 her gezo-
- 10 - Ren
209834/1005
M256P/G-7O1/2
gen wird. Der in Figur 2 gezeigt* Widerstand 22 ist in der allgemein mit 100 bezeichneten Zone gebildet und berücksichtigt den spezifischen Widerstand des P~-Materials, das die Zone 44 bildet.
Um nochmals auf die Darstellung der Figur 5 zurückzukommen, besteht der Gatterschutz in einem Durchbruch am Übergang 56, der den Obergang 56 schneidet. Der Doti*rungsgrad der P~-Zone 44 bestimmt den Wert der Durchbruchs spannung, die am Übergang 56 auftritt. Vorzugsweise besitzt die P~-Zone 44 eine Störstellenkonzentration im Bereich zwischen 5 χ 10 Atome/cc und
Iß +
3 χ 10 Atome/cc. Die N -Zone erweist sich hier als weit weniger kritisch. Diese kann wesentlich höher dotiert werden und zwar an-
18 20
gefangen zwischen 10 Atomen/cc und 5 χ 10 Atomen/cc. Die Empfindlichkeit der N+-Dotierungszone 54 verhält sich weniger kritisch, da die nur leicht dotierte Fläche des Übergangs 56 in der P~-Zone 44 den Durchbruch des Übergangs bestimmt. Was den Diodenaufbau anlangt, so ist die Eindringtiefe der P-Zone 44 in den Substratkörper unbedeutend. Hierin liegt ein krasser Unterschied gegenüber der bipolaren Technik, bei der sich die Tiefe der Zone recht kritisch verhält. Dies entspricht der allgemeinen Theorie des Stromflusses in MOS-Anordnungen insofern, daß Anordnungen dieser Art vom Lateralstromfluß und den lateralen Abmessungen gegenüber vertikalen Abmessungen abhängen. Die gleiche Oberflächenkonzentration in einer P-Zone, z.B. 44, .bestimmt die Durchbruehsspannung der Eingangsdiode und zwar unabhängig von der Tiefe der P-Zone. In Situationen dieser Art bewirkt zwar eine oberflächliche P-Zone eine Änderung des Flächenwiderstands, wobei jedoch die Oberflächenkonzentration die gleiche bleibt.
Um den Spannungswert einzuregeln, bei dem die Eingangsdiode durchbrochen wird, let es erforderlich, die Oberflächenkonzentration der in der P-Zone 44 liegenden Störstellen zu verändern. Um eine Erhöhung der Durchbruehsspannung zu erreichen, ist die Oberflächenkonzentration zu verringernj um den Spannungspegel der Durchbruchsspannung zu verringern, ist es erforderlich, die Oberflächen-
- 11 - konzentration
209834/1005
M256P/G-7O1/2
konzentration der in der P-Zone 44 liegenden Störstellen zu erhöhen. In der Zeichnung ist die N+-Diffundierung 54 ringförmig über dem PN-Übergang 45 angeordnet* Die Gestaltung der N Zone richtet sich hier lediglich nach einer einfacheren Darstellung, wobei diese jede andere geometrische Form annehmen kann, die sich für den Aufbau der CMOS-Anordnung eignet. Darüber hinaus braucht diese nicht unbedingt durchlaufend ausgeführt zu sein, sondern kann auch einen unterbrochenen Verlauf zeigen.
Allgemein wäre zu der Darstellung der zweiten Ausführungsform in den Figuren 2 und 8 zu sagen, daß diese einen Widerstand enthält, der in Reihenschaltung mit dem Eingangsanschluß 12 und dem Gatterübergang 13 verbunden ist. Der Anschluß 12 ist als zusammengefaßte integrierte Schaltung mit einem Ansehlußglied verbunden, wobei in bekannter Form Strom- und Spannungssprünge auf ein solches Glied abgestimmt sind. Der Obergang 13 bildet einen internen Übergang, der in der Zeichnung mit den Gatterelektroden der MOS-Anordnungen 14 und 16 verbunden ist. Der Widerstand 22 begrenzt demzufolge den Strom zwisehen dam Verbindungsglied 12 und dem Obergang 13. Der Wert des Widerstands 22 wird vom Widerstand je Quadrateinheit des P""-Dotierungsgradas in der Zone 100 des in Figur 8 gezeigten Aufbaus bestimmt. Der Wert eines solchen Widerstands 22 ändert sich durch Beeinflussung des Dotierungsgrades der P~-Zon« 44 und/oder wird durch den Abstand der beiden P+- Zonen 93 und 94 bestimmt. Der Wert des Widerstandes 22 liegt innerhalb des Bereiches zwischen 200 Ohm und SOOO 0hm. Die Höhe eines solchen Eingangswiderstandes hängt von den möglichen bzw« den von der Schaltung her gegebenen Bereichen ab» Um die maximale Betriebsfrequenz der Anordnung nicht zu beeinträchtigen, sollt« der Widerstandswert innerhalb der angegebenen Grenzen gehalten werden. Wird dieser Widerstand zu groß, so nimmt die Zeitkonstante der Eingangsschaltung zu und setzt die Betriebsgeschwindigkeit der Schaltung herab.
Davon abgesehen, daß die erfindungsgemäß aufgebaute Anordnung an bevorzugten Aueführungeformen gezeigt bzw. besohrie-
*» %fi - ben
209834/1005
Μ2Ι·Ρ/β-7Ο1/2
ben wurde» gilt »1« selbstverständlich, daft sSntllehe hieraus mdgllohen Form« und Oetal!änderungen in gleicher Weise su» Schut»umfang der Erfindung gehören«
Zusammenfassend wird eine Gatterechutaanordnung beschrieben ι die in Kombination mit komplementären Metalloxyd-Halbleiteranordnungen (CMOS) su hohe Eingangsepannungssprünge verhindert* Bine Eingangediode, die gegenüber dem Gatteroxyd eine niedrigere Durehbruohsspannung besitst» wird dem Eingangsanschluft «um Schutz des Gatteroxyde zugeordnet. Die Eingangssohutzdiode en*teht durch Diffundierung einer N*-Zone, die sowohl eine P-Sinlage als auch ein Η-Substrat überlappt. Die Biffundierungskonsentrationen «wischen den einseinen Zonen bestimaen die Durchbruchsspannung de? Schutsdiode» Durch die verbindende Überlappung der N*-Diffundieruv»f über die P-Einlage und das H-3ubstrat wird ein Aufbau geschaffen„ der eine stdrende HPH-Wirkung verhindert.
- 18 - Patentansprüche 209834/1005

Claims (1)

  1. H256P/6-701/2
    Patentansprüche
    !,j Spannungsgesteuerte CMOS-Gatterschutzdiode zum Anschluß an "■■'■' die Gatterelektrode zwecks Ableitung einer zu hohen Signalspannung und zwar in Kombination mit CMOS^Anordnungen einschließlich Gatter-, Quellen- und Saug-Elektroden, die störungsempfindlich sind, sofern die Spannung eines auf die Gatterelektrode einer solchen CMOS-Anordnung übertragenen Eingangssignals einen vorherbestimmten Wert überschreitet, dadurch gekennzeichnet, daß ein Halbleiterkörper (30) eines Materials einer ersten Leitfähigkeit mit einer Oberseite (32) vorgesehen ist, daß eine erste Zone (»MO von der Oberseite aus in diesen Halbleiterkörper hineinragt, eine entgegengesetzte Leitfähigkeit besitzt und einen Obergang mit diesem Halbleiterkörper bildet, daß eine zweite Zone (5U) von der Oberseite aus in den Halbleiterkörper hineinragt, eine erste Leitfähigkeit besitzt und so angeordnet ist, daß sie teilweise die erste Zone überlappt und einen Obergang mit der ersten Zone und eine Grenzfläche mit dem Halbleiterkörper bildet, wobei die erste Zone eine Oberflächenkonzentration von leitfähigkeitsbestimmenden Störstellen aufweist, die einen Spannungswert festsetzt, bei dem dieser Obergang Strom führt und eine zu hohe Signalspannung ableitet.
    2. Spannungsgesteuerte Schutzanordnung nach Anspruch 1, dadurch gekennzeichnet, daß zur Bildung einer Kontaktverstärkungszone eine dritte Zone einer gegenüber der ersten Zone zwar höheren, jedoch gleichartigen Leitfähigkeit in der ersten Zone angeordnet ist.
    3. Spannungsgesteuerte Schutzanordnung nach Anspruch 2, dadurch gekennzeichnet, daß der Kontaktaufbau die dritte
    — lty —
    209834/1005
    M256P/G-7O1/2 Ψ
    Zone einschließt, um die Qatterelektrode mit der zweiten Zone zu verbinden, wodurch bei einem Stromfluß von der zweiten Zone durch die erste Zone in den Halbleiterkörper eine zu hohe Signalspannung von der Gatterelektrode abgelenkt wird.
    Spannungsgesteuerte Schutzanordnung nach Anspruch 1, dadurch gekennzeichnet, daß ein Paar abgesetzter dritter Zonen einer gegenüber der der ersten Zone zwar höheren, jedoch gleichartigen Leitfähigkeit in der ersten Zone angeordnet ist, um eine Kontaktverstärkungszone zu bilden und daß der zwischen den dritten Zonen liegende Teil des Halbleiterkörpers als Schutzwiderstand zur Strombegrenzung arbeitet.
    Spannungsgesteuerte Schutzanordnung nach Anspruch H, dadurch gekennzeichnet, daß eine der dritten Zonen mit der Gatterelektrode verbunden ist und die andere der dritten Zonen ein Eingangssignal empfängt.
    CMOS-Anordnung einschließlich einer spannungsgesteuerten Schutzanordnung , dadurch gekennzeichnet, daß ein Halbleiterkörper (30) mit einer Oberseite (32) einer ersten Leitfähigkeit und eines verhältnismäßig hohen spezifischen Widerstands vorgesehen ist, der sich zur Bildung einer MOS-Anordnung vom ersten Typ eignet, wobei eine Vielzahl von abgesetzten ersten Zonen (*m und 45) eines Materials entgegengesetzter Leitfähigkeit von der Oberseite aus in den Halbleiterkörper hineinragt und jede dieser ersten Zonen einen ersten Obergang mit dem Halbleiterkörper (30) bildet, wobei diese ersten Zonen (44,45) einen verhältnismäßig hohen spezifischen Widerstand besitzen und sich zur Bildung einer MOS-Anordnung vom zweiten Typ eignen, daß eine Vielzahl von zweiten Zonen (54, 58 und 60) von der Oberseite aus in den Halbleiterkörper (30) hineinragt, die eine erste Leitfähigkeit und einen verhältnismäßig geringen spezifischen Widerstand besitzen und sieh zur Bildung von Quellen- und Saugzonen einer MOS-Anordnung vom zweiten Typ eignen, wobei eine erste C5>+ > dieser zweiten Zonen so angeordnet ist, daß sie teilweise eine erste
    - 15 209834/1005
    M256P/G-7O1/2
    der ersten Zonen überlappt und einen zweiten Übergang mit der ersten Zone und eine Grenzfläche mit dem Halbleiterkörper (30) bildet, daß zusätzliche zweite Zonen (58 und 60) in einer zweiten der ersten Zonen vorgesehen sind, um als Quellen- und Saug-Zone einer MOS-Anordnung vom zweiten Typ zu arbeiten, wobei eine Vielzahl von dritten Zonen (8O9 76 und 78) von der Oberseite (32) in den Halbleiterkörper (30) hineinragt und eine entgegengesetzte Leitfähigkeit und einen verhältnismäßig geringen spezifischen Widerstand besitzt, die sich zur Bildung von Quellen- und Saug-Zonen einer MOS-Anordnung vom ersten Typ eignen, daß zumindest eine (80) der dritten Zonen so innerhalb einer ersten der ersten Zonen angeordnet ist, daß eine Kontaktverstärkungszone für die erste der ersten Zonen entsteht, daß zusätzliche (76 und 78) dritte Zonen im Halbleiterkörper (30) angeordnet sind, die als Quellen- und Saug-Zone einer MOS-Anordnung vom ersten Typ arbeiten, daß Gatterelektroden (siehe Fig. 7) an der Oberseite (32) zwischen der Quellen- und Saug-Zone der MOS-Anordnung des ersten Typs und der MOS-Anordnung des zweiten Typs liegen, daß Schaltungen (18) zur Bildung eines Bezugspotentiala an der ersten der zweiten Zonen vorgesehen sind, wobei Metallisierungsschichten die erste der dritten Zonen und die Gatterelektroden untereinander verbinden, wodurch nach Anlegen eines über einem bestimmten Pegel liegenden Eingangssignals an die Gatterelektroden an diesem zweiten Obergang eine Leitung auftritt, um die Gatterelektroden gegenüber einem Spannungspegel zerstörender Wirkung zu schützen.
    CMOS-Anordnung nach Anspruch 6, dadurch gekennzeichnet, daß die erste der zweiten Zonen ringförmig ist und den Übergang zwischen der entsprechenden ersten Zone und dem Halbleiterkörper (30) abschließt.
    CMOS-Anordnung nach Anspruch 6, dadurch gekennzeichnet, daß es sich bei der MOS-Anordnung vom ersten Typ um eine P-Kanal-MOS-Anordnung und bei der MOS-Anordnung vom zweiten Typ um eine N-Kanal-MOS-Anordnung handelt.
    09834/1005
    M256P/G-701/2 s
    4 I
    9. CMOS-Anordnung nach Anspruch 6, dadurch gekennzeichnet, daß die erste Zone eine Oberflächenkonzentration von
    leitfähigkeitsbestimmenden Störstellen aufweist, die einen Spannung sw er t festsetzt, bei dem der zweite Übergang Strom führt und eine zu hohe Spannung des Signals ableitet.
    10. CMOS-Anordnung nach Anspruch 6, dadurch gekennzeichnet, daß der Halbleiterkörper (30) einen spezifischen Widerstand besitzt, der zwischen 1 Ohm/cm und 10 Ohm/cm liegt.
    - 17 -
    209834/1005
    2163536
    M256P/G-7O1/2
    11« Verfahren zur Herstellung einer CMQS-Halbleiteranordnuag nach den Ansprüchen 6-10 einschließlich der Schritte zur Herstellung eines Halbleiterkörpers mit einer Oberseite eines Typs und aus einem Material eines verhältnismäßig hohen spezifischen Widerstands, der sich zur Bildung einer MOS-Anordnung vom ersten Typ eignet, dadurch gekennzeichnet, daß eine Vielzahl von abgesetzten ersten Zonen einer entgegengesetzten Leitfähigkeit gebildet wird, die von der Oberseite aus in den Halbleiterkörper hineinragen, wobei jede der ersten Zonen einen ersten Obergang mit dem Halbleiterkörper bildet und diese ersten Zonen aus einem Material eines verhältnismäßig hohen spezifischen Widerstands bestehen, die sich zur Bildung einer MOS-Anordnung vom zweiten Typ eignen, daß eine Quell- und Saug-Zone einer MOS-Anordnung des zweiten Typs innerhalb einer ersten der ersten Zonen gebildet wird und daß gleichzeitig innerhalb einer zweiten der ersten Zonen eine zweite Zone gebildet wird, die mit den Quellen- und Saug-Zonen vergleichbar ist, wobei diese zweite Zone so angeordnet ist, daß sie teilweise die zweite der ersten Zonen überlappt und einen zweiten Obergang mit der ersten Zone und einer Grenzfläche mit dem Halbleiterkörper bildet, daß eine Quellen- und Saug-Zone einer MOS-Anordnung vom ersten Typ innerhalb des Halbleiterkörpers und gleichzeitig innerhalb der zweiten der ersten Zonen eine dritte Zone angeordnet wird, die mit den Quellen- und Saug-Zonen der MOS-Anordnung des ersten Typs vergleichbar ist und als Kontaktverstärkungfzone für die zweite der ersten Zonen arbeitet, daß Gatterelektroden für die MOS-Anordnung des ersten Typs und für die MOS-Anordnung des zweiten Typs gebildet werden und daß eine Metallisierungsschicht auf der Oberseite mit zumindest einem Leitungspfad zwischen den Gatterelektroden und der zweiten Zone aufgebracht wird.
    - 17 A -
    209834/1005
DE19712163596 1970-12-28 1971-12-21 Spannungsgesteuerte CMOS-Gatterschutz-Diode und Verfahren zu deren Herstellung Pending DE2163596A1 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US10188570A 1970-12-28 1970-12-28

Publications (1)

Publication Number Publication Date
DE2163596A1 true DE2163596A1 (de) 1972-08-17

Family

ID=22286966

Family Applications (2)

Application Number Title Priority Date Filing Date
DE19712163596 Pending DE2163596A1 (de) 1970-12-28 1971-12-21 Spannungsgesteuerte CMOS-Gatterschutz-Diode und Verfahren zu deren Herstellung
DE19717148143U Expired DE7148143U (de) 1970-12-28 1971-12-21 Spannungsgesteuerte cmos-gatterschutz-diode

Family Applications After (1)

Application Number Title Priority Date Filing Date
DE19717148143U Expired DE7148143U (de) 1970-12-28 1971-12-21 Spannungsgesteuerte cmos-gatterschutz-diode

Country Status (3)

Country Link
US (1) US3667009A (de)
DE (2) DE2163596A1 (de)
NL (1) NL7117975A (de)

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3964941A (en) * 1971-06-21 1976-06-22 Motorola, Inc. Method of making isolated complementary monolithic insulated gate field effect transistors
JPS4982257A (de) * 1972-12-12 1974-08-08
JPS49105490A (de) * 1973-02-07 1974-10-05
JPS5739058B2 (de) * 1973-05-07 1982-08-19
US4033797A (en) * 1973-05-21 1977-07-05 Hughes Aircraft Company Method of manufacturing a complementary metal-insulation-semiconductor circuit
US4015147A (en) * 1974-06-26 1977-03-29 International Business Machines Corporation Low power transmission line terminator
US3999205A (en) * 1975-04-03 1976-12-21 Rca Corporation Rectifier structure for a semiconductor integrated circuit device
US3967295A (en) * 1975-04-03 1976-06-29 Rca Corporation Input transient protection for integrated circuit element
US4051504A (en) * 1975-10-14 1977-09-27 General Motors Corporation Ion implanted zener diode
US4099998A (en) * 1975-11-03 1978-07-11 General Electric Company Method of making zener diodes with selectively variable breakdown voltages
US4602267A (en) * 1981-02-17 1986-07-22 Fujitsu Limited Protection element for semiconductor device
JPS5944862A (ja) * 1982-09-07 1984-03-13 Toshiba Corp 半導体装置
US4626882A (en) * 1984-07-18 1986-12-02 International Business Machines Corporation Twin diode overvoltage protection structure
US4757363A (en) * 1984-09-14 1988-07-12 Harris Corporation ESD protection network for IGFET circuits with SCR prevention guard rings
US4739437A (en) * 1986-10-22 1988-04-19 Siemens-Pacesetter, Inc. Pacemaker output switch protection
JPH01194349A (ja) * 1988-01-29 1989-08-04 Toshiba Corp 半導体装置
US4890143A (en) * 1988-07-28 1989-12-26 General Electric Company Protective clamp for MOS gated devices
US5138413A (en) * 1990-10-22 1992-08-11 Harris Corporation Piso electrostatic discharge protection device
US5591661A (en) * 1992-04-07 1997-01-07 Shiota; Philip Method for fabricating devices for electrostatic discharge protection and voltage references, and the resulting structures
US5272097A (en) * 1992-04-07 1993-12-21 Philip Shiota Method for fabricating diodes for electrostatic discharge protection and voltage references
KR960015900A (ko) * 1994-10-06 1996-05-22 반도체 장치 및 그 제조방법
US5563525A (en) * 1995-02-13 1996-10-08 Taiwan Semiconductor Manufacturing Company Ltd ESD protection device with FET circuit
US5897348A (en) * 1998-03-13 1999-04-27 Texas Instruments - Acer Incorporated Low mask count self-aligned silicided CMOS transistors with a high electrostatic discharge resistance
US6753580B1 (en) * 2000-05-05 2004-06-22 International Rectifier Corporation Diode with weak anode
EP1267397A1 (de) * 2001-06-11 2002-12-18 Infineon Technologies SC300 GmbH & Co. KG Halbleitervorrichtung mit selbstjustiertem Kontakt und Verfahren zur Herstellung der Vorrichtung
JP5990986B2 (ja) 2012-04-10 2016-09-14 三菱電機株式会社 保護ダイオード

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3244949A (en) * 1962-03-16 1966-04-05 Fairchild Camera Instr Co Voltage regulator
CH439499A (fr) * 1965-04-07 1967-07-15 Centre Electron Horloger Résistance semiconductrice et procédé pour sa fabrication
US3551760A (en) * 1966-03-28 1970-12-29 Hitachi Ltd Semiconductor device with an inversion preventing layer formed in a diffused region
US3450961A (en) * 1966-05-26 1969-06-17 Westinghouse Electric Corp Semiconductor devices with a region having portions of differing depth and concentration

Also Published As

Publication number Publication date
DE7148143U (de) 1972-07-06
NL7117975A (de) 1972-06-30
US3667009A (en) 1972-05-30

Similar Documents

Publication Publication Date Title
DE2163596A1 (de) Spannungsgesteuerte CMOS-Gatterschutz-Diode und Verfahren zu deren Herstellung
DE3853778T2 (de) Verfahren zur Herstellung eines Halbleiterbauelements.
DE102008000660B4 (de) Siliziumkarbid-Halbleitervorrichtung
DE68925116T2 (de) In gemischter Technologie hergestellte integrierte Schaltung mit CMOS-Strukturen und leistungsfähigen lateralen Bipolartransistoren mit erhöhter Early-Spannung und Herstellungsverfahren dafür
DE69628633T2 (de) Halbleiteranordnung mit isoliertem Gate und Verfahren zur Herstellung
DE4111046C2 (de) MOS-Einrichtung mit einer als Kanal arbeitenden Anreicherungsschicht
DE69305909T2 (de) Leistungsanordnung mit isoliertem Gate-Kontakt-Gebiet
DE69127949T2 (de) Thyristor und Verfahren zu dessen Herstellung
DE2559360A1 (de) Halbleiterbauteil mit integrierten schaltkreisen
DE19630740B4 (de) Bipolarer Transistor mit Kurzschlußanode und seitlich angeordneter isolierter Gate-Elektrode
DE2707744A1 (de) Halbleiteranordnung mit sicherungsschaltung
DE3856150T2 (de) Halbleiteranordnung und verfahren zur herstellung
DE2636214A1 (de) Feldeffekttransistor und verfahren zu seiner herstellung
DE3737790C2 (de)
DE102008005932A1 (de) Halbleiter-ESD-Bauelement und Verfahren zum Herstellen desselben
DE3856174T2 (de) Halbleiteranordnung mit einem isolierten vertikalen Leistungs-MOSFET.
DE19654163B4 (de) Schutzvorrichtung für eine Halbleiterschaltung
DE69233363T2 (de) Bipolarer Transistor vom isolierten Gatetyp mit Überspannungschutz
DE2832154C2 (de)
DE19528998C2 (de) Bidirektionaler Halbleiterschalter und Verfahren zu seiner Steuerung
DE19536495A1 (de) Lateraler Feldeffekttransistor und Verfahren zu seiner Herstellung
EP0853819B1 (de) Mos-transistor mit hoher ausgangsspannungsfestigkeit
DE69517953T2 (de) Verfahren zur herstellung eines widerstands
DE19917994A1 (de) Isolationsstruktur für eine Halbleitervorrichtung und Verfahren zum Verhindern des vorzeitigen Durchbruchs und der nachfolgenden Änderung der Durchbruchspannung in einer grabenisolierten Halbleitervorrichtung
DE4401470A1 (de) Eine Bimos-Vorrichtung mit einem bipolaren Transistor und einem Mostriggertransistor und ein Verfahren zu deren Herstellung

Legal Events

Date Code Title Description
OHJ Non-payment of the annual fee