JP3031117B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【０００１】
【産業上の利用分野】この発明は，エピタキシャル層を
形成する前における埋込層のない領域のシリコン基板表
面に，埋込層とは逆特性の高濃度不純物（高濃度層）を
形成しておき，エピタキシャル層形成工程におけるオー
トドーピング現象発生時に，シリコン基板表面に形成し
た高濃度層と相殺させることにより反転層の発生を排除
する半導体装置の製造方法に関する。
形成する前における埋込層のない領域のシリコン基板表
面に，埋込層とは逆特性の高濃度不純物（高濃度層）を
形成しておき，エピタキシャル層形成工程におけるオー
トドーピング現象発生時に，シリコン基板表面に形成し
た高濃度層と相殺させることにより反転層の発生を排除
する半導体装置の製造方法に関する。
【０００２】
【従来の技術】図７は，従来における半導体装置の製造
方法を示す説明図である。図において，１０１はＰ型シ
リコン基板，１０２はＰ型シリコンエピタキシャル層，
１０３は酸化膜，１０５は高濃度Ｎ型埋込層，１０６は
Ｎ型ウェルである。
方法を示す説明図である。図において，１０１はＰ型シ
リコン基板，１０２はＰ型シリコンエピタキシャル層，
１０３は酸化膜，１０５は高濃度Ｎ型埋込層，１０６は
Ｎ型ウェルである。
【０００３】次に，図７および図８に示すフローチャー
トを用いて従来における半導体装置の製造方法を説明す
る。図７（ａ）〜（ｄ）は，製造工程の順序を示すもの
であり，以下，詳細に説明する。
トを用いて従来における半導体装置の製造方法を説明す
る。図７（ａ）〜（ｄ）は，製造工程の順序を示すもの
であり，以下，詳細に説明する。
【０００４】図７（ａ）において，Ｐ型シリコン基板１
０１上に，その膜厚を約９０００Åとして酸化膜１０３
を形成する（Ｓ８０１）。マスクエッチにより高濃度Ｎ
型埋込層１０５を形成する領域の酸化膜１０３を除去す
る。さらに，膜厚１０００〜２０００Åの酸化膜を全面
に形成し，除去する。なお，Ｐ型シリコン基板１０１の
不純物濃度としては１０14〜１０15／ｃｍ-3程度の低濃
度のものが用いられる。
０１上に，その膜厚を約９０００Åとして酸化膜１０３
を形成する（Ｓ８０１）。マスクエッチにより高濃度Ｎ
型埋込層１０５を形成する領域の酸化膜１０３を除去す
る。さらに，膜厚１０００〜２０００Åの酸化膜を全面
に形成し，除去する。なお，Ｐ型シリコン基板１０１の
不純物濃度としては１０14〜１０15／ｃｍ-3程度の低濃
度のものが用いられる。
【０００５】図７（ｂ）において，高濃度Ｎ型埋込層１
０５を形成する（Ｓ８０２）。この高濃度Ｎ型埋込層１
０５は，イオン注入法や固体拡散法等により形成され
る。なお，高濃度Ｎ型埋込層１０５は１０18〜１０20／
ｃｍ3 程度の高濃度に形成する。
０５を形成する（Ｓ８０２）。この高濃度Ｎ型埋込層１
０５は，イオン注入法や固体拡散法等により形成され
る。なお，高濃度Ｎ型埋込層１０５は１０18〜１０20／
ｃｍ3 程度の高濃度に形成する。
【０００６】図７（ｃ）において，高濃度Ｎ型埋込層１
０５を形成した後，酸化膜１０３をすべて除去し，Ｐ型
シリコン基板１０１上にＰ型シリコンエピタキシャル層
１０２を形成する（Ｓ８０３）。エピタキシャル層の形
成方法として，例えば，Ｐ型シリコン基板１０１を高温
（１０００〜２０００°Ｃ）に加熱し，シリコンの塩化
物（ＳｉＨ２Ｃ１２，ＳｉＨＣ１３）あるいは水素化合
物（ＳｉＨ４）をＰ型シリコン基板１０１表面で反応さ
せる化学気相成長法（以下，ＣＶＤ法という）が用いら
れる。Ｐ型シリコンエピタキシャル層１０２は，その後
に形成されるＮ型ウェル１０６に対して耐圧を十分にと
るために，Ｐ型シリコン基板１０１と同様，低い不純物
濃度に形成する。
０５を形成した後，酸化膜１０３をすべて除去し，Ｐ型
シリコン基板１０１上にＰ型シリコンエピタキシャル層
１０２を形成する（Ｓ８０３）。エピタキシャル層の形
成方法として，例えば，Ｐ型シリコン基板１０１を高温
（１０００〜２０００°Ｃ）に加熱し，シリコンの塩化
物（ＳｉＨ２Ｃ１２，ＳｉＨＣ１３）あるいは水素化合
物（ＳｉＨ４）をＰ型シリコン基板１０１表面で反応さ
せる化学気相成長法（以下，ＣＶＤ法という）が用いら
れる。Ｐ型シリコンエピタキシャル層１０２は，その後
に形成されるＮ型ウェル１０６に対して耐圧を十分にと
るために，Ｐ型シリコン基板１０１と同様，低い不純物
濃度に形成する。
【０００７】図７（ｄ）において，高濃度Ｎ型埋込層１
０５上のＰ型シリコンエピタキシャル層１０２にイオン
注入法を用いて表面にＮ型不純物を注入し，熱処理を実
行する（Ｓ８０４）。このとき，高濃度Ｎ型埋込層１０
５からの拡散と表面からの拡散によりＮ型ウェル１０６
が形成される。このＮ型ウェル１０６内にトランジスタ
を形成する。
０５上のＰ型シリコンエピタキシャル層１０２にイオン
注入法を用いて表面にＮ型不純物を注入し，熱処理を実
行する（Ｓ８０４）。このとき，高濃度Ｎ型埋込層１０
５からの拡散と表面からの拡散によりＮ型ウェル１０６
が形成される。このＮ型ウェル１０６内にトランジスタ
を形成する。
【０００８】以上のように，高濃度Ｎ型埋込層１０５か
らの拡散を利用することにより，Ｐ型シリコンエピタキ
シャル層１０２が１０〜２０μｍ，さらに，厚膜の場合
においても，比較的容易にウェルを形成することができ
る。
らの拡散を利用することにより，Ｐ型シリコンエピタキ
シャル層１０２が１０〜２０μｍ，さらに，厚膜の場合
においても，比較的容易にウェルを形成することができ
る。
【０００９】
【発明が解決しようとする課題】しかしながら，上記に
示されるような従来における半導体装置の製造方法にあ
っては，エピタキシャル層成形過程において発生するオ
ートドーピング現象によりＮ型ウェル間にリークが生じ
るという問題点があった。なお，ここで，エピタキシャ
ル層成形過程における横方向のオートドーピング現象と
は，埋込層中の不純物にエピタキシャル層が取り込まれ
る現象であり，図９を用いてオートドーピング現象を以
下に説明する。
示されるような従来における半導体装置の製造方法にあ
っては，エピタキシャル層成形過程において発生するオ
ートドーピング現象によりＮ型ウェル間にリークが生じ
るという問題点があった。なお，ここで，エピタキシャ
ル層成形過程における横方向のオートドーピング現象と
は，埋込層中の不純物にエピタキシャル層が取り込まれ
る現象であり，図９を用いてオートドーピング現象を以
下に説明する。
【００１０】以上，製造方法について説明したように，
Ｐ型エピタキシャル層１０２を形成するときに，Ｐ型シ
リコン基板１０１を加熱しているため，高濃度Ｎ型埋込
層１０５中の不純物が，その熱により飛び出す。高濃度
Ｎ型埋込層１０５から飛び出した不純物がＰ型シリコン
基板１０１とＰ型シリコンエピタキシャル層１０２の界
面に取り込まれ，Ｎ型の反転層９０１が形成される。こ
のオートドーピング現象は，エピタキシャル温度，使用
ガス等に影響されており，これを防止する方法として低
温エピタキシャル成長法や減圧エピタキシャル成長法等
が提案されているが，これらの方法は成長速度が低く１
０〜２１μｍの厚いエピタキシャル層を有する半導体装
置の製造には不向きであるという問題点があった。
Ｐ型エピタキシャル層１０２を形成するときに，Ｐ型シ
リコン基板１０１を加熱しているため，高濃度Ｎ型埋込
層１０５中の不純物が，その熱により飛び出す。高濃度
Ｎ型埋込層１０５から飛び出した不純物がＰ型シリコン
基板１０１とＰ型シリコンエピタキシャル層１０２の界
面に取り込まれ，Ｎ型の反転層９０１が形成される。こ
のオートドーピング現象は，エピタキシャル温度，使用
ガス等に影響されており，これを防止する方法として低
温エピタキシャル成長法や減圧エピタキシャル成長法等
が提案されているが，これらの方法は成長速度が低く１
０〜２１μｍの厚いエピタキシャル層を有する半導体装
置の製造には不向きであるという問題点があった。
【００１１】この発明は上記に鑑みてなされたものであ
って，オートドーピング現象によりウェル間に生じるリ
ークを排除することを目的とする。
って，オートドーピング現象によりウェル間に生じるリ
ークを排除することを目的とする。
【００１２】
【課題を解決するための手段】この発明は，上記の目的
を達成するために，シリコン基板上にＮ型（またはＰ
型）埋込層を有し，前記Ｎ型（またはＰ型）埋込層上に
Ｐ型（またはＮ型）エピタキシャル層を形成する半導体
装置の製造方法において，前記シリコン基板上に少なく
とも高濃度Ｎ型（またはＰ型）埋込層を形成し，前記高
濃度Ｎ型（またはＰ型）埋込層の存在しない領域の前記
シリコン基板表面にＰ型（またはＮ型）高濃度層を形成
し，前記Ｐ型（またはＮ型）高濃度層の上にエピタキシ
ャル層を形成すると共に，前記Ｐ型（またはＮ型）高濃
度層と前記高濃度Ｎ型（またはＰ型）埋込層を同一マス
クで形成する半導体装置の製造方法を提供するものであ
る。前記Ｐ型（またはＮ型）高濃度層を，イオン注入に
より形成するものである。あるいは，前記Ｐ型（または
Ｎ型）高濃度層を，マスク拡散により形成するものであ
る。
を達成するために，シリコン基板上にＮ型（またはＰ
型）埋込層を有し，前記Ｎ型（またはＰ型）埋込層上に
Ｐ型（またはＮ型）エピタキシャル層を形成する半導体
装置の製造方法において，前記シリコン基板上に少なく
とも高濃度Ｎ型（またはＰ型）埋込層を形成し，前記高
濃度Ｎ型（またはＰ型）埋込層の存在しない領域の前記
シリコン基板表面にＰ型（またはＮ型）高濃度層を形成
し，前記Ｐ型（またはＮ型）高濃度層の上にエピタキシ
ャル層を形成すると共に，前記Ｐ型（またはＮ型）高濃
度層と前記高濃度Ｎ型（またはＰ型）埋込層を同一マス
クで形成する半導体装置の製造方法を提供するものであ
る。前記Ｐ型（またはＮ型）高濃度層を，イオン注入に
より形成するものである。あるいは，前記Ｐ型（または
Ｎ型）高濃度層を，マスク拡散により形成するものであ
る。
【００１３】
【作用】この発明による半導体装置の製造方法は，エピ
タキシャル層を形成する前における高濃度Ｎ型（または
Ｐ型）埋込層のない領域のシリコン基板表面に，高濃度
Ｎ型（またはＰ型）埋込層とは逆の特性の高濃度不純物
（高濃度層）を形成しておき，高濃度Ｎ型（またはＰ
型）埋込層からオートドーピングにより取り込まれる不
純物に対して相殺する。
タキシャル層を形成する前における高濃度Ｎ型（または
Ｐ型）埋込層のない領域のシリコン基板表面に，高濃度
Ｎ型（またはＰ型）埋込層とは逆の特性の高濃度不純物
（高濃度層）を形成しておき，高濃度Ｎ型（またはＰ
型）埋込層からオートドーピングにより取り込まれる不
純物に対して相殺する。
【００１４】
〔実施例１〕以下，この発明の一実施例を添付図面に基
づいて説明する。図１は，この発明による半導体装置の
製造方法（実施例１）を示す説明図であり，図におい
て，１０１はＰ型シリコン基板，１０２はＰ型シリコン
エピタキシャル層，１０３は酸化膜，１０４はＰ型高濃
度層，１０５は高濃度Ｎ型埋込層，１０６はＮ型ウェル
である。
づいて説明する。図１は，この発明による半導体装置の
製造方法（実施例１）を示す説明図であり，図におい
て，１０１はＰ型シリコン基板，１０２はＰ型シリコン
エピタキシャル層，１０３は酸化膜，１０４はＰ型高濃
度層，１０５は高濃度Ｎ型埋込層，１０６はＮ型ウェル
である。
【００１５】次に，図１および図２に示すフローチャー
トを用いて実施例１に基づく半導体装置の製造方法を説
明する。図１（ａ）〜（ｅ）は，製造工程の順序を示す
ものであり，以下，詳細に説明する。
トを用いて実施例１に基づく半導体装置の製造方法を説
明する。図１（ａ）〜（ｅ）は，製造工程の順序を示す
ものであり，以下，詳細に説明する。
【００１６】図１（ａ）において，Ｐ型シリコン基板１
０１上にその膜厚を約９０００Åとした酸化膜１００を
形成する（Ｓ２０１）。マスクエッチにより高濃度Ｎ型
埋込層１０５を形成する領域の酸化膜１００を除去す
る。さらに，膜厚１０００〜２０００Åの酸化膜１０３
を全面に形成する。
０１上にその膜厚を約９０００Åとした酸化膜１００を
形成する（Ｓ２０１）。マスクエッチにより高濃度Ｎ型
埋込層１０５を形成する領域の酸化膜１００を除去す
る。さらに，膜厚１０００〜２０００Åの酸化膜１０３
を全面に形成する。
【００１７】図１（ｂ）において，ボロンのイオン注入
を全面に施し，Ｐ型高濃度層１０４を形成する（Ｓ２０
２），このとき，酸化膜の厚い部分とＰ型シリコン基板
１０１との境界部分にＰ型高濃度層１０４が形成される
ようにイオン注入のエネルギーを高エネルギーに設定す
る。次に，図１（ｃ）において，高濃度Ｎ型埋込層１０
５を形成する（Ｓ２０３）。さらに，図１（ｄ）におい
て，高濃度Ｎ型埋込層１０５を形成した後，酸化膜１０
３を除去し，Ｐ型シリコンエピタキシャル層１０２をＣ
ＶＤ法に基づいて形成する（Ｓ２０４）。
を全面に施し，Ｐ型高濃度層１０４を形成する（Ｓ２０
２），このとき，酸化膜の厚い部分とＰ型シリコン基板
１０１との境界部分にＰ型高濃度層１０４が形成される
ようにイオン注入のエネルギーを高エネルギーに設定す
る。次に，図１（ｃ）において，高濃度Ｎ型埋込層１０
５を形成する（Ｓ２０３）。さらに，図１（ｄ）におい
て，高濃度Ｎ型埋込層１０５を形成した後，酸化膜１０
３を除去し，Ｐ型シリコンエピタキシャル層１０２をＣ
ＶＤ法に基づいて形成する（Ｓ２０４）。
【００１８】図１（ｅ）において，高濃度Ｎ型埋込層１
０５上のＰ型シリコンエピタキシャル層１０２にイオン
注入法を用いて表面にＮ型不純物を注入した後，熱処理
を実行する（Ｓ２０５）。このとき，高濃度Ｎ型埋込層
１０５からの拡散と表面からの拡散によりＮ型ウェル１
０６が形成される。このＮ型ウェル１０６内にトランジ
スタを形成する。
０５上のＰ型シリコンエピタキシャル層１０２にイオン
注入法を用いて表面にＮ型不純物を注入した後，熱処理
を実行する（Ｓ２０５）。このとき，高濃度Ｎ型埋込層
１０５からの拡散と表面からの拡散によりＮ型ウェル１
０６が形成される。このＮ型ウェル１０６内にトランジ
スタを形成する。
【００１９】以上のように，Ｐ型シリコンエピタキシャ
ル層１０２を形成する工程の前にＰ型のイオン注入を高
エネルギーで行うと，高濃度Ｎ型埋込層１０５の領域に
おいて，ボロンはシリコン基板１０１の深いところに打
ち込まれ，高濃度Ｎ型埋込層１０５以外の領域におい
て，シリコン基板１０１表面にＰ型高濃度層１０４がで
きる。これにより，エピタキシャル形成工程において，
横方向にオートドーピングが発生した場合であっても，
シリコン基板１０１表面に形成されたＰ型高濃度層１０
４と相殺されてＮ型の反転層は発生しなくなる。
ル層１０２を形成する工程の前にＰ型のイオン注入を高
エネルギーで行うと，高濃度Ｎ型埋込層１０５の領域に
おいて，ボロンはシリコン基板１０１の深いところに打
ち込まれ，高濃度Ｎ型埋込層１０５以外の領域におい
て，シリコン基板１０１表面にＰ型高濃度層１０４がで
きる。これにより，エピタキシャル形成工程において，
横方向にオートドーピングが発生した場合であっても，
シリコン基板１０１表面に形成されたＰ型高濃度層１０
４と相殺されてＮ型の反転層は発生しなくなる。
【００２０】〔実施例２〕図３は，この発明による半導
体装置の製造方法（実施例２）を示す説明図であり，図
において，３０１はＰＳＧ膜であり，他の機能要素に関
しては図１に示したものと同一のものは同じ符号を付し
て，その説明を省略する。
体装置の製造方法（実施例２）を示す説明図であり，図
において，３０１はＰＳＧ膜であり，他の機能要素に関
しては図１に示したものと同一のものは同じ符号を付し
て，その説明を省略する。
【００２１】次に，図３および図４に示すフローチャー
トを用いて実施例２に基づく半導体装置の製造方法を説
明する。図３（ａ）〜（ｅ）は，製造工程の順序を示す
ものであり，以下，詳細に説明する。
トを用いて実施例２に基づく半導体装置の製造方法を説
明する。図３（ａ）〜（ｅ）は，製造工程の順序を示す
ものであり，以下，詳細に説明する。
【００２２】図３（ａ）において，まず，Ｐ型シリコン
基板１０１上にＮ型不純物を含有するＰＳＧ膜３０１を
形成する（Ｓ４０１）。マスクエッチにより高濃度Ｎ型
埋込層１０５を形成しない領域のＰＳＧ膜３０１を除去
する。さらに，膜厚１０００〜２０００Åの酸化膜１０
３を全面に形成する。
基板１０１上にＮ型不純物を含有するＰＳＧ膜３０１を
形成する（Ｓ４０１）。マスクエッチにより高濃度Ｎ型
埋込層１０５を形成しない領域のＰＳＧ膜３０１を除去
する。さらに，膜厚１０００〜２０００Åの酸化膜１０
３を全面に形成する。
【００２３】図３（ｂ）において，ボロンのイオン注入
を全面に施し，Ｐ型高濃度層１０４を形成する（Ｓ４０
２）。図３（ｃ）において，熱処理を実行し，ＰＳＧ膜
３０１からＮ型不純物をＰ型シリコン基板１０１へ拡散
させることにより高濃度Ｎ型埋込層１０５を形成し，不
要となったＰＳＧ膜３０１を除去する（Ｓ４０３）。次
に，図３（ｄ）において，高濃度Ｎ型埋込層１０５を形
成した後，Ｐ型シリコンエピタキシャル層１０２をＣＶ
Ｄ法を用いて形成する（Ｓ４０４）。
を全面に施し，Ｐ型高濃度層１０４を形成する（Ｓ４０
２）。図３（ｃ）において，熱処理を実行し，ＰＳＧ膜
３０１からＮ型不純物をＰ型シリコン基板１０１へ拡散
させることにより高濃度Ｎ型埋込層１０５を形成し，不
要となったＰＳＧ膜３０１を除去する（Ｓ４０３）。次
に，図３（ｄ）において，高濃度Ｎ型埋込層１０５を形
成した後，Ｐ型シリコンエピタキシャル層１０２をＣＶ
Ｄ法を用いて形成する（Ｓ４０４）。
【００２４】図３（ｅ）において，高濃度Ｎ型埋込層１
０５上のＰ型シリコンエピタキシャル層１０２に対して
イオン注入法を用いて，その表面にＮ型不純物を注入し
た後，熱処理を実行する（Ｓ４０５）。このとき，高濃
度Ｎ型埋込層１０５からの拡散と表面からの拡散により
Ｎ型ウェル１０６が形成される。このＮ型ウェル１０６
内にトランジスタを形成する。
０５上のＰ型シリコンエピタキシャル層１０２に対して
イオン注入法を用いて，その表面にＮ型不純物を注入し
た後，熱処理を実行する（Ｓ４０５）。このとき，高濃
度Ｎ型埋込層１０５からの拡散と表面からの拡散により
Ｎ型ウェル１０６が形成される。このＮ型ウェル１０６
内にトランジスタを形成する。
【００２５】以上のように，高濃度Ｎ型埋込層１０５を
形成するＰＳＧ膜３０１をマスクとしてＰ型のイオン注
入を実行すると，高濃度Ｎ型埋込層１０５以外の領域に
おいてシリコン基板１０１の表面にＰ型高濃度層１０４
ができる。これにより，エピタキシャル形成工程におい
て横方向にオートドーピングが発生しても，シリコン基
板１０１の表面に形成されたＰ型高濃度層１０４と相殺
されてＮ型の反転層は発生しなくなる。
形成するＰＳＧ膜３０１をマスクとしてＰ型のイオン注
入を実行すると，高濃度Ｎ型埋込層１０５以外の領域に
おいてシリコン基板１０１の表面にＰ型高濃度層１０４
ができる。これにより，エピタキシャル形成工程におい
て横方向にオートドーピングが発生しても，シリコン基
板１０１の表面に形成されたＰ型高濃度層１０４と相殺
されてＮ型の反転層は発生しなくなる。
【００２６】〔実施例３〕図５は，この発明による半導
体装置の製造方法（実施例３）を示す説明図であり，図
において，５０１はＢＳＧ膜であり，他の機能要素に関
しては図１に示したものと同一のものは同じ符号を付し
て，その説明を省略する。
体装置の製造方法（実施例３）を示す説明図であり，図
において，５０１はＢＳＧ膜であり，他の機能要素に関
しては図１に示したものと同一のものは同じ符号を付し
て，その説明を省略する。
【００２７】次に，図５および図６に示すフローチャー
トを用いて実施例３に基づく半導体装置の製造方法を説
明する。図５（ａ）〜（ｄ）は，製造工程の順序を示す
ものであり，以下，詳細に説明する。
トを用いて実施例３に基づく半導体装置の製造方法を説
明する。図５（ａ）〜（ｄ）は，製造工程の順序を示す
ものであり，以下，詳細に説明する。
【００２８】図５（ａ）において，Ｐ型シリコン基板１
０１上にＰ型不純物を含有するＢＳＧ膜５０１を形成す
る（Ｓ６０１）。マスクエッチにより高濃度Ｎ型埋込層
１０５を形成する領域におけるＢＳＧ膜５０１を除去す
る。さらに，膜厚１０００〜２０００Åの酸化膜１０３
を全面に形成し，除去する。
０１上にＰ型不純物を含有するＢＳＧ膜５０１を形成す
る（Ｓ６０１）。マスクエッチにより高濃度Ｎ型埋込層
１０５を形成する領域におけるＢＳＧ膜５０１を除去す
る。さらに，膜厚１０００〜２０００Åの酸化膜１０３
を全面に形成し，除去する。
【００２９】図５（ｂ）において，高濃度Ｎ型埋込層１
０５を形成する。このとき，ＢＳＧ膜５０１からＰ型不
純物をＰ型シリコン基板１０１へ拡散させることにより
高濃度Ｎ型埋込層１０５以外の領域にＰ型高濃度層１０
４が形成される（Ｓ６０２）。図５（ｃ）において，高
濃度Ｎ型埋込層１０５を形成した後，ＢＳＧ膜５０１を
除去し，Ｐ型シリコンエピタキシャル層１０２をＣＶＤ
法を用いて形成する（Ｓ６０３）。
０５を形成する。このとき，ＢＳＧ膜５０１からＰ型不
純物をＰ型シリコン基板１０１へ拡散させることにより
高濃度Ｎ型埋込層１０５以外の領域にＰ型高濃度層１０
４が形成される（Ｓ６０２）。図５（ｃ）において，高
濃度Ｎ型埋込層１０５を形成した後，ＢＳＧ膜５０１を
除去し，Ｐ型シリコンエピタキシャル層１０２をＣＶＤ
法を用いて形成する（Ｓ６０３）。
【００３０】図５（ｄ）において，高濃度Ｎ型埋込層１
０５上のＰ型シリコンエピタキシャル層１０２にイオン
注入法を用いて表面にＮ型不純物を注入した後，熱処理
を実行する（Ｓ６０４）。このとき，高濃度Ｎ型埋込層
１０５からの拡散と表面からの拡散によりＮ型ウェル１
０６が形成される。このＮ型ウェル１０６内にトランジ
スタを形成する。
０５上のＰ型シリコンエピタキシャル層１０２にイオン
注入法を用いて表面にＮ型不純物を注入した後，熱処理
を実行する（Ｓ６０４）。このとき，高濃度Ｎ型埋込層
１０５からの拡散と表面からの拡散によりＮ型ウェル１
０６が形成される。このＮ型ウェル１０６内にトランジ
スタを形成する。
【００３１】以上のように，高濃度Ｎ型埋込層１０５を
形成する工程におけるマスクとしてＰ型不純物の拡散源
となるＢＳＧ膜５０１を用いることにより，高濃度Ｎ型
埋込層１０５以外の領域においてシリコン基板１０１表
面にＰ型高濃度層１０４が形成される。これにより，エ
ピタキシャル過程において横方向にオートドーピングが
発生しても，シリコン基板１０１表面に形成されたＰ型
高濃度層１０４と相殺されてＮ型の反転層が発生しな
い。
形成する工程におけるマスクとしてＰ型不純物の拡散源
となるＢＳＧ膜５０１を用いることにより，高濃度Ｎ型
埋込層１０５以外の領域においてシリコン基板１０１表
面にＰ型高濃度層１０４が形成される。これにより，エ
ピタキシャル過程において横方向にオートドーピングが
発生しても，シリコン基板１０１表面に形成されたＰ型
高濃度層１０４と相殺されてＮ型の反転層が発生しな
い。
【００３２】上記実施例１〜３において説明したよう
に，この発明による半導体装置の製造方法にあっては，
Ｐ型シリコンエピタキシャル層１０２を形成する前に，
高濃度Ｎ型埋込層１０５を形成しない領域のシリコン基
板１０１の表面にＰ型高濃度層１０４を形成する工程を
追加したため，エピタキシャル層形成工程においてオー
トドーピングが発生してもシリコン基板１０１の表面に
Ｎ型層が形成されないのでリークが発生しない。しか
も，同一のマスクを用いてセルフラインを形成するため
比較的容易な方法で上記工程が実現する。
に，この発明による半導体装置の製造方法にあっては，
Ｐ型シリコンエピタキシャル層１０２を形成する前に，
高濃度Ｎ型埋込層１０５を形成しない領域のシリコン基
板１０１の表面にＰ型高濃度層１０４を形成する工程を
追加したため，エピタキシャル層形成工程においてオー
トドーピングが発生してもシリコン基板１０１の表面に
Ｎ型層が形成されないのでリークが発生しない。しか
も，同一のマスクを用いてセルフラインを形成するため
比較的容易な方法で上記工程が実現する。
【００３３】
【発明の効果】以上説明したように，この発明による半
導体装置の製造方法によれば，エピタキシャル層を形成
する前における高濃度Ｎ型（またはＰ型）埋込層のない
領域のシリコン基板表面に，高濃度Ｎ型（またはＰ型）
埋込層とは逆の特性の高濃度不純物（高濃度層）を形成
しておき，高濃度Ｎ型（またはＰ型）埋込層からオート
ドーピングにより取り込まれる不純物に対して相殺する
ようにして，オートドーピング現象による反転層の発生
を防止し，ウェル間に生じるリークを排除することがで
きる。
導体装置の製造方法によれば，エピタキシャル層を形成
する前における高濃度Ｎ型（またはＰ型）埋込層のない
領域のシリコン基板表面に，高濃度Ｎ型（またはＰ型）
埋込層とは逆の特性の高濃度不純物（高濃度層）を形成
しておき，高濃度Ｎ型（またはＰ型）埋込層からオート
ドーピングにより取り込まれる不純物に対して相殺する
ようにして，オートドーピング現象による反転層の発生
を防止し，ウェル間に生じるリークを排除することがで
きる。
【図１】この発明による半導体装置の製造方法（実施例
１）を示す説明図である。
１）を示す説明図である。
【図２】この発明による半導体装置の製造方法（実施例
１）を示すフローチャートである。
１）を示すフローチャートである。
【図３】この発明による半導体装置の製造方法（実施例
２）を示す説明図である。
２）を示す説明図である。
【図４】この発明による半導体装置の製造方法（実施例
２）を示すフローチャートである。
２）を示すフローチャートである。
【図５】この発明による半導体装置の製造方法（実施例
３）を示す説明図である。
３）を示す説明図である。
【図６】この発明による半導体装置の製造方法（実施例
３）を示すフローチャートである。
３）を示すフローチャートである。
【図７】従来における半導体装置の製造方法を示す説明
図である。
図である。
【図８】従来における半導体装置の製造方法を示すフロ
ーチャートである。
ーチャートである。
【図９】従来におけるドーピング現象を示す説明図であ
る。
る。
１０１ Ｐ型シリコン基板 １０２ Ｐ型シリコンエピタキシャル層 １０４ Ｐ型高濃度層 １０５ 高濃度Ｎ型埋込層 １０６ Ｎ型ウェル ３０１ ＰＳＧ膜 ５０１ ＢＳＧ膜
Claims (3)
- 【請求項１】 シリコン基板上にＮ型（またはＰ型）埋
込層を有し，前記Ｎ型（またはＰ型）埋込層上にＰ型
（またはＮ型）エピタキシャル層を形成する半導体装置
の製造方法において，前記シリコン基板上に少なくとも
高濃度Ｎ型（またはＰ型）埋込層を形成し，前記高濃度
Ｎ型（またはＰ型）埋込層の存在しない領域の前記シリ
コン基板表面にＰ型（またはＮ型）高濃度層を形成し，
前記Ｐ型（またはＮ型）高濃度層の上にエピタキシャル
層を形成すると共に，前記Ｐ型（またはＮ型）高濃度層
と前記高濃度Ｎ型（またはＰ型）埋込層を同一マスクで
形成することを特徴とする半導体装置の製造方法。 - 【請求項２】 前記Ｐ型（またはＮ型）高濃度層を，イ
オン注入により形成することを特徴とする請求項１記載
の半導体装置の製造方法。 - 【請求項３】 前記Ｐ型（またはＮ型）高濃度層を，マ
スク拡散により形成することを特徴とする請求項１記載
の半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5131891A JP3031117B2 (ja) | 1993-06-02 | 1993-06-02 | 半導体装置の製造方法 |
| US08/527,093 US5696004A (en) | 1993-06-02 | 1995-09-12 | Method of producing semiconductor device with a buried layer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5131891A JP3031117B2 (ja) | 1993-06-02 | 1993-06-02 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06342844A JPH06342844A (ja) | 1994-12-13 |
| JP3031117B2 true JP3031117B2 (ja) | 2000-04-10 |
Family
ID=15068571
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5131891A Expired - Fee Related JP3031117B2 (ja) | 1993-06-02 | 1993-06-02 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5696004A (ja) |
| JP (1) | JP3031117B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003197908A (ja) * | 2001-09-12 | 2003-07-11 | Seiko Instruments Inc | 半導体素子及びその製造方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2041710B1 (ja) * | 1969-05-08 | 1974-06-14 | Radiotechnique Compelec | |
| US3928091A (en) * | 1971-09-27 | 1975-12-23 | Hitachi Ltd | Method for manufacturing a semiconductor device utilizing selective oxidation |
| JPS4879585A (ja) * | 1972-01-24 | 1973-10-25 | ||
| US3998674A (en) * | 1975-11-24 | 1976-12-21 | International Business Machines Corporation | Method for forming recessed regions of thermally oxidized silicon and structures thereof utilizing anisotropic etching |
| US4168997A (en) * | 1978-10-10 | 1979-09-25 | National Semiconductor Corporation | Method for making integrated circuit transistors with isolation and substrate connected collectors utilizing simultaneous outdiffusion to convert an epitaxial layer |
| JPS60167419A (ja) * | 1984-02-10 | 1985-08-30 | Nec Corp | 半導体装置の製造方法 |
| JPH0834244B2 (ja) * | 1985-06-19 | 1996-03-29 | 三洋電機株式会社 | 半導体集積回路装置 |
| US4717683A (en) * | 1986-09-23 | 1988-01-05 | Motorola Inc. | CMOS process |
| JPH01161752A (ja) * | 1987-12-18 | 1989-06-26 | Toshiba Corp | 半導体装置製造方法 |
| JPH03132039A (ja) * | 1989-10-17 | 1991-06-05 | Matsushita Electron Corp | 半導体装置の製造方法 |
| JPH04306839A (ja) * | 1991-04-03 | 1992-10-29 | Toyota Autom Loom Works Ltd | 半導体装置 |
-
1993
- 1993-06-02 JP JP5131891A patent/JP3031117B2/ja not_active Expired - Fee Related
-
1995
- 1995-09-12 US US08/527,093 patent/US5696004A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5696004A (en) | 1997-12-09 |
| JPH06342844A (ja) | 1994-12-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |