DE2019450A1 - Halbleiteranordnung - Google Patents
HalbleiteranordnungInfo
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Description
FPHN 4515
Va/RJ
al-: PHN- 4515
isLTo vcrai 21. April 1970
"Halbleiteranordnung"
Die Erfindung bezieht sich auf ein Verfahren zur Herstellung einer Halbleiteranordnung mit Hilfe epitaktischer
Apparatur, bei dem auf einer Seite eines Halbleitersubstrats ein Gebiet gebildet wird, das eine hohe
Konzentration an einer Verunreinigung aufweist, die einen ersten Leitfähigkeitstyp im Halbleiter herbeiführt,
wonach auf der Oberfläche auf der erwähnten Seite Halbleitermaterial vom ersten Leitfähigkeitstyp epitaktisch
niedergeschlagen wird. Die Erfindung bezieht sich auch auf eine durch dieses Verfahren hergestellte Halbleiteranordnung.
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Eire derartige Halbleiteranordnung enthält z.B. ein Halbleitersubstrat mit einer epitaktischen Schicht
und einer vergrabenen Schicht, wobei die vergrabene Schicht durch örtliche Ablagerung einer Verunreinigung
auf dem Substrat und durch Diffusion dieser Verunreinigung in das Substrat und in die epitaktische Schicht angebracht
wird.
Das erwähnte Substrat ist z.B. eine homogene Halbleiterscheibe von einem zweiten dem ersten entgegengesetzten
Leitfähigkeitstyp oder eine Scheibe mit verschiedenen
übereinander liegenden Schichten oder Gebieten verschiedener Leitfähigkeitstype.
Es hat sich oft als zweckmässig erwiesen, wenn
z.B. in einer Halbleiteranordnung mit einer n—leitenden
epitaktischen Schicht auf einem p-leitenden Halbleitersubstrat, inabesondere in einem lateralen Transistor,
d.h. in einem Transistor, bei dem die Emitter—, Basis— und Kollektorzonen nebeneinander angebracht sind und einander
nicht umgeben, eine stark dotierte η —leitende vergrabene Schicht angebracht wird.
Eine derartige vergrabene Schicht, welche unter dem Emitter und dem Kollektor eines lateralen Transistors
angebracht ist, setzt den Injektionswirkungsgrad an den Stellen herab, an denen der Emitterstrom nicht
kollektiert werden kann. Eine derartige vergrabene Schicht wird im allgemeinen in Siliciumscheiben gebildet, auf
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denen, vor der Epitaxie, ein mit Arsen dotiertes Gebiet
gebildet wird, das durch die beschränkte Diffusionsgescliwindigkeit
des Arsens sich besonders zur Bildung einer vergrabenen η -leitenden Schicht eignet.
Dieses Verfahren weist jedoch einen wesentlichen Nachteil auf. Bei der Temperatur, bei der die epi·*·
taktische Schicht niedergeschlagen wird, verbreiten sich Arsendämpfe, die von dem Gebiet herrühren, in die epitaktischen Apparatur und wird eine gewisse Arsenmenge gleichzeitig
mit der epitaktischen Schicht wiederum niedergeschlagen und bildet darin eine Verunreinigung, die den
Widerstand herabsetzt, Dadurch erhält die epitaktische
Schicht nicht die erwünschte Qualität, die sich beim Fehlen einer vergrabenen Schicht erwarten Hesse.
Die Erfindung bezweckt u.a., diesen Nachteil zu vermeiden. Ihr liegt die Erkenntnis zugrunde, dass,
wenn vermieden wird, dass die Verunreinigung< aus dem Gebiet sich aus der Dampfphase ablagert und gleichzeitig
das Halbleitermaterial epitaktisch niederschlägt, sich wenigstens eine epitaktische Oberflächenschicht
vorzüglicher Qualität erzielen lässt.
Das in der Einleitung erwähnte Verfahren ist nach der Erfindung dadurch gekennzeichnet, dass nach dem
Niederschlagen einer ersten epitaktischen Schicht der Niederschlagvorgang unterbrochen und eine zweite epitaktische
Schicht in einer von der erwähnten Verunrei—
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nigung praktisch freien Apparatur niedergeschlagen wird.
Die Apparatur, in der die zweite Schicht niedergeschlagen wird, kann von der Apparatur, in der die erste
Schicht niedergeschlagen wird, verschieden sein. Auch können die beiden Schichten in derselben Apparatur niedergeschlagen
werden, wobei nach dem Niederschlagen der ersten und vor dem Niederschlagen der zweiten Schicht die
Apparatur gereinigt wird. Bei dieser Reinigung werden nahezu alle Dämpfe und Ablagerungen der von dem Gebiet
herrührenden Verunreinigung, z.B. Arsen, die sich sonst durch die Apparatur verbreiten und mit der epitaktischen
Schicht niederschlagen werden würden, entfernt.
Es sei noch bemerkt, dass sich der von dem Gebiet herrührende Dampf nicht nur am Anfang der Epitaxie,
sondern auch durch Ausdiffusion über die epitaktische Schicht bildet, solange diese Schicht noch dünn ist.
Auch wird diese Reinigung erst durchgeführt, wenn die erste
epitaktische Schicht eine derartige Dicke erhalten hat, dass nahezu'keine Verunreinigung aus der epitaktischen
Schicht verdampfen und sich in der Apparatur verbreiten kann.
Durch das Verfahren nach der Erfindung werden auf einem z.B. arsenhaltigen Gebiet niedergeschlagene
epitaktische Schichten erhalten, von denen die zweite Schicht, in der nachher aktive und passive Elemente gebildet
werden, einen ausgezeichneten Widerstand auf-
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— 3 —
FPHN 4515
weist.
Wenn die Dicke der ersten epitaktischen Schicht genügend und die Ausdiffusion der Verunreinigung aus dieser
Schicht praktisch vernachlässigbar ist, kann durch Reinigung der Apparatur praktisch jede Spur der erwähnten
Verunreinigung entfernt und kann der Niederschlagvorgang fortgesetzt werden, wonach die zweite Schicht
von Verunreinigungen praktisch frei ist.
Vorzugsweise wird die Dicke der ersten epitaktischen
Schicht mindestens gleich 1 /um gewählt. Ausserdem
wird für diejbpitaktisehen Schichten vorzugsweise
praktisch die gleiche Dicke gewählt.
Vorzugsweise wird nach dem Niederschlagen der ersten und vor dem Niederschlagen der zweiten Schicht
die Oberfläche der ersten Schicht geätzt. Beim Aetzen der ersten Schicht werden an der Oberfläche vorhandene
Verunreinigungen entfernt.
Bei einer bevorzugte Ausführungsforrn des erfindungsgemässen
Verfahrens werden nach dem Niederschlagen der ersten und vor dem Niederschlagen der zweiten
Schicht wenigstens das Gebiet und die erste epitaktische Schicht einer WärmöieäaendLiing· unterworfen, wobei ein Diffusionsgebiet
der den ersten Leitfähigkeitstyp im Halbleiter
herbeiführenden Verunreinigung in der ersten Schicht gebildet wird. -
Das Diffusionsgebiet kann*sich praktisch über
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die ganze Dicke der ersten epitaktischen. Schicht erstrecken.
Durch die Wärmebehandlung kann die Dicke einer vergrabenen Schicht bestimmt werden; insbesondere
kann eine dicke vergrabene Schicht gebildet werden. Dabei kann es günstig sein, wenn die Dicke der ersten epitaktischen
Schicht grosser gewählt wird als zur Vermeidung von Ausdiffusion erforderlich wäre.
Bei einer weiteren bevorzugten Ausführungsform des Verfahrens nach der Erfindung wird auf der erwähnten
Seite eines Substrats mit einem zweiten dem ersten entgegengesetzten Leitfähigkeitstyp ein Gebiet mit
einer im Halbleiter den zweiten Leitfähigkeitstyp herbeiführenden
Verunreinigung gebildet und werden die Geniete der beiden Leitfähigkeitstype einer Wärmebehandlung
unterworfen, bei der man die Verunreinigungen in die erste epitaktische Schicht eindi'f fundieren lässt,
während in der zweiten epitaktischen Schicht ein Gebiet mit einer im Halbleiter den zweiten Leitfähigkeitstyp
herbeiführenden Verunreinigung angebracht wird, wonach das letztere Gebiet einer Wärmebehandlung unterworfen
wird, bei der man die letztere Verunreinigung in die zweite Schicht eindiffundieren lässt, bis das Diffusionsgebiet
der letzteren Verunreinigung in der zweltBii
Schicht mit dem Diffusionsgebiet derselben Verunreinigung in der ersten Schicht ein Trenndiffusionsgebiet
bildet. Die letztere Verunreinigung ist z.B. Bor.
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FPHN ^
Venn das Substrat p-leitendr und die epitaktische
Schicht η-leitend ist und das Diffusionsgebiet mit der Verunreinigung vom ersten, Leitfähigkeitstyp eine
η -leitende vergrabene Schicht aufweist, die als Verunreinigung z.B. Arsen enthält, können laterale pnp-Transistoren
als integrierte monolithische Schaltungen ausgeführt werden, wobei die Trenndiffusionsgebiete die
lateralen Transistoren begrenzen.
Es ist bekannt, dass laterale pnp-Transistören
eine geringe Stromverstärkung aufweisen, die dadurch
verbessert werden kann, dass eine vergrabene Schicht unter dem Emitter und dem Kollektor angebracht wird, damit
der Injektionswirkungsgrad an den Stellen herabgesetzt wird, an denen der Emitterstrom nicht kollektiert
werden kann.
Der grosste Nachteil einer derartigen Struktur besteht darin, dass die Basis-Kollektor-Durchschlagspannung
herabgesetzt wird.
B_ei einer Abart des Verfahrens nach der Erfindung
wird nun ein p-leitendes Substrat angewandt, auf dem als im Halbleiter den ersten Leitfähigkeitstyp herbeiführende
Verunreinigung Arsen und als im Halbleiter den zweiten Leitfähigkeitstyp herbeiführende Verunreinigung
Bor abgelagert wird, wonach zwischen den Vorgängen zum Niederschlagen η-leitender epitaktischer
Schichten die Gebiete einer Wärmebehandlung unterworfen
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werden, bei der in der ersten Schicht ein Arsendiffusionsgebiet mit einer Tiefe praktisch gleich der Dicke
der ersten Schicht gebildet wird, während in der zweiten Schicht ein bis zu dem Arsendiffusionsgebiet reichenden
Emitter gleichzeitig mit dem Trenngebiet und in der zweiten epitaktischen Schicht ein Kollektor gebildet
wird.
Beim Niederschlagen von Halbleitermaterial in zwei Schichten kann die Verunreinigung vom ersten Leit—
fähigkeitstyp über die ganze Dicke der ersten epitaktischen
Schicht diffundieren und kann infolge der Reinigung der Apparatur zwischen den Vorgängen zum Niederschlagen
der beiden Schichten die zweite Schicht von dieser Verunreinigung frei gehalten werden. Dadurch kann
einerseits die Konzentration von Arsen an der Oberfläche der ersten Schicht und andererseits der Widerstand der
zweiten Schicht geregelt werden und kann die Tiefe bestimmt werden, über die das Bor diffundiert werden muss,
um den Kollektor zu erhalten.
Infolgedessen sind die Riefe des Emitters und
des Kollektors sowie die Basis-Kollektor-Durchschlagspannung genau definiert.
Die Erfindung bezieht sich weiterhin auf eine durch das Verfahren nach der Erfindung hergestellte Halbleiteranordnung.
Die Erfindung wird nachstehend für ein Aus-
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FPHN 4515
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führungsbeispiel an Hand der beiliegenden Zeichnung
näher erläutert. Es zeigen: -
Figuren 1-4 schematasch einen Teil einer
Halbleiteranordnung nach der Erfindung in aufeinander folgenden Herstellungsstufen.
Im nachstehenden Beispiel wird die Herstellung eines pnp-Transistors beschrieben. Das Substrat ist p-1eitend
und die epitaktisehe Schicht ist n-leitend,
aber es versteht sich, dass durch dieses Verfahren auch ein npn-Transistor hergestellt werden könnte, wenn das
Substrat η-leitend und die epitaktische Schicht p-leitend
wäre.
Es sei bemerkt, dass die Abmessungen in den Figuren, insbesondere in der Dickenrichtung, nicht masstäblich
dargestellt sind.
Infolge der unterschiedlichen ¥ärmebehandlungen gebildete Oberflächenschichten aus Oxyd sind
nicht dargestellt. Die Bildung dieser Schutzschichten
wird hier nicht näher beschrieben, weil die Bildung derartiger Schichten und von Fernstern in diesen Schichten
an gewünschten Stellen durch übliche Verfahren erfolgt, die dem Diffusionsvorgang vorangehen. Auch wird nicht
stets die Ablagerung oder Vordiffusion der einzudiffundierenden Verunreinigung erwähnt; den Diffusionsvorgängen
geht eine Ablagerung einer Verunreinigung voran.
In den Figuren werden entsprechende Teile
009846/ 1 195 ' ■■■■■■■<-0
FPHN 4515
mit den gleichen Bezugsziffern bezeichnet'.
Bei der Herstellung einer integrierten Schaltung mit einem lateralen Transistor wird nach der Erfindung
von einem p-leitenden Siliclumsubstrat 1 ausgegangen,
auf dessen Oberfläche, die auf geeignete Weise vorbehandelt worden ist, örtliche Gebiete 3a mit einer
Verunreinigung Vom gleichen Leitfähigkeitstyp wie das
Substrat, z.B. Bor, aber mit einer viel höheren Konzentration, und Gebiete 4a mit einem niedrigen Widerstand
und mit einem dem des Substrats 1 entgegengesetzten z.B. durch Arsen herbeigeführten Leitfähigkeitstyp gebildet
werden. Die p-leitenden Gebiete 3a und die η -leitenden
Gebiete 4a, die das Trenndlffusionagebiet 3 bzw. die
vergrabene Schicht 4 bilden werden, werden durch übliche Maskierungstechniken in die gewünschte Form gebracht
(siehe Fig. i).
Auf der Oberfläche 2 des Substrats 1, einschliesslich
der Gebiete 3a und 4a, wird dann eine erste epitaktische Schicht 5 mit einem dem des Substrats entgegengesetzten
Leitfähigkeitstyp, somit vom n-Leitfähigkeitstyp
mit hohem Widerstand, niedergeschlagen. Durch geeignete Wärmebehandlungen lässt man die Verunreinigungen
aus dem Gebieten 3a und 4 a diffundieren, bis sie die
Oberfläche 6 der ersten epitaktischen Schicht 5 erreichen. Die erhaltene Struktur ist in Fig. 2 dargestellt, in der
die Gebiete 3a und 4a transversal zu den Formen 3b und
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- 11 -
FPHN k515
^ib entwickelt sind. Nun wird die Apparatur gereinigt, wobei
das etwa eingeschlossene Arsen entfernt wird.
Nach dieser Reinigung wird auf der Oberfläche 6 der'epitaktischen Schicht 5t einschliesslich der Gebiete
3b und *4b, eine zweite epitaktische" Schicht 7 vom
gleichen Leitfähigkeitstyp wie die erste Schicht 5, also vom n-Leitfähigkeitstyp, abgelagert (siehe Figo 3)·
Ueber die Oberfläche 8 der Schicht 7 werden ρ -leitende Gebiete 3c zum Erhalten der Trenndiffusionsgebiete
und 9a zum Erhalten des Emitters und ein Gebiet 10a vom p-Leitfähigkeitstyp zum Erhalten des Kollektors
gebildet. Die Gebiete 3c und 9a können gleichzeitig gebildet
und das Gebiet 10a kann gleichzeitig mit z.B. der Basis eines npn-Transistors oder mit einem einen Teil
derselben integrierten Schaltung bildenden Widerstand angebracht werden.
Durch eine geeignete Wärmebehandlung lässt man die unterschiedlichen Ablagerungen diffundieren,
um die endgültige in Fig. k dargestellte Struktur zu erhalten.
Die Gebiete 3c haben sich mit den Gebieten 3b
vereinigt und bilden dann das Trenngebiet 3» während das Gebiet 9a langsam in die vergrabene Schicht h eindringt
und den Emitter 9 bildet. Es sei bemerkt, dass während der zum Erhalten der zweiten epitaktischen
Schicht- 7, und der Gebiete 3c, 9a und 10a erforderlichen
Wärmebehandlungen sich die Dicke des Gebietes 4b nur we-
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- 12 -
ΓΡΗΝ 4515
nig ändert, was auf den hohen Widerstand zurückzuführen
ist, den die Schicht 7 durch das Aetzen der Oberfläche 6 der Schicht 5 und durch die Reinigung der Apparatur
erhält.
Die Diffusionstiefe des Gebietes 10a, das den
Kollektor bildet, wird als Funktion der Konzentration an der Oberfläche der vergrabenen Schicht k und des Widerstandes
der zweiten epitaktischen Schicht 7 berechnet, so dass der Abstand zwischen dem Kollektor 10 und
der vergrabenen Schicht ^,_3 bis k /um beträgt. Die Basis
des so gebildeten pnp-Transistors wird durch den zwischen dem Emitter 9 und dem Kollektor 10 liegenden
Teil der Schicht 7 gebildet.
0098 46/1195
Claims (8)
- FPHN 4515Patentansprüche:/I ·) Verfahren zur Herstellung einer Halbleiteranordnung mit Hilfe epitaktischer Apparatur, bei dem auf einer Seite eines Halbleitersubstrats ein Gebiet gebildet wird» das eine hohe Konzentration an einer Verunreinigung aufweist, die einen ersten Leitfähigkeitstyp im Halbleiter herbeiführt, wonach auf der Oberfläche auf der erwähnten Seite Halbleitermaterial vom ersten Leitfähigkeitstyp epitaktisch niedergeschlagen wird, dadurch gekennzeichnet, dass nach dem Niederschlagen einer ersten epitaktischen Schicht der Niederschlagvorgang unterbrochen und eine zweite epitaktische Schicht in einer von der erwähnten Verunreinigung praktisch freien Apparatur niedergeschlagen wird.
- 2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass nach dem Niederschlagen der ersten und vor dem Niederschlagen der zweiten Sbhicht die Oberfläche der ersten Schicht geätzt wird.
- 3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet , dass nach dem Niederschlagen der ersten und vor dem Niederschlagen der zweiten Schicht wenigstens das Gebiet und die erste epitaktische Schicht einer Wärmebehandlung unterworfen werden, wobei ein Diffusionsgebiet der den ersten Leitfähigkeifcätyp im Halbleiter herbeiführenden Verunreinigung in der· ersten Schicht gebildet wird.0 0 9 8 4 6/1195201945GFPHN 4515
- 4. Verfahren nach den Ansprüchen 1 und 3» dadurch gekennzeichnet, dass auf der erwähnten Seite eines Substrats mit einem zweiten dem ersten entgegengesetzten Leitfähigkeitstyp ein Gebiet mit einer im Halbleiter den zweiten Leitfähigkeitstyp herbeiführenden Verunreinigung gebildet wird; dass die Gebiete der beiden Leitfähigkeitstype einer Wärmebehandlung unterworfen werden, bei der man die ¥erunreinigungen in die erste epitaktische Schicht eindiffundieren lässt; und dass in der zweiten epitaktischen Schicht ein Gebiet mit einer im Halbleiter den zweiten Leitfähigkeitstyp herbeiführenden Verunreinigung angebracht wird, wonach das letztere Gebiet einer Wärmebehandlung unterworfen wird, bei der man die letztere Verunreinigung in die zweite Schicht eindiffundieren lässt, bis das Diffusionsgebiet der letzteren Verunreinigung in der zweiten Schicht mit dem Diffusionsgebiet der gleichen Verunreinigung in der ersten Schicht ein Trenndiffusionsgebiet bildet.
- 5. Verfahren nach Anspruch 4, dadurch gekennzeichnet, dass das Substrat p-leitend ist, und dass auf dem Substrat Arsen als im Halbleiter den ersten Leitfähigkeitstyp herbeiführende Verunreinigung und Bor als im Halbleiter den zweiten Leitfähigkeitstyp herbeiführende Verunreinigung abgelagert wird, wonach zwischen den Vorgängen zum Niederschlagen η-leitender epitaktischer Schichten die Gebiete einer Wärmebehandlung unterworfen0098A6/1195FPHN 4515werden, bei der in der ersten Schicht ein Arsendiffusionsgebiet mit einer Tiefe praktisch gleich der Dicke
der ersten Schicht gebildet wird, während in der zweiten epitaktischen Schicht, ein bis zum Arsendiffusionsgebiet reichender Emitter gleichzeitig mit dem Trenndiffusionsgebiet und in der zweiten epitaktischen Schicht ein Kollektor gebildet wird. - 6. Verfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die Dicke der ersten
epitaktischen Schicht mindestens gleich 1 /um gewählt
wird. - 7. Verfahren nach einem der vorangehenden Ansprüche, dadurch gekennzeichnet, dass die epitaktischen Schichten praktisch die gleiche Dicke aufweisen.
- 8. Durch ein Verfahren nach einem der vorangehenden Ansprüche hergestellte Halbleiteranordnung.009846/1 195I ^ ■Leerseif
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
FR696914719A FR2041710B1 (de) | 1969-05-08 | 1969-05-08 |
Publications (3)
Publication Number | Publication Date |
---|---|
DE2019450A1 true DE2019450A1 (de) | 1970-11-12 |
DE2019450B2 DE2019450B2 (de) | 1979-09-06 |
DE2019450C3 DE2019450C3 (de) | 1980-05-29 |
Family
ID=9033654
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE2019450A Expired DE2019450C3 (de) | 1969-05-08 | 1970-04-22 | Verfahren zur Herstellung einer Halbleiteranordnung |
Country Status (10)
Country | Link |
---|---|
US (1) | US3759760A (de) |
JP (1) | JPS4940106B1 (de) |
AU (1) | AU455243B1 (de) |
BE (1) | BE750088A (de) |
CH (1) | CH513515A (de) |
DE (1) | DE2019450C3 (de) |
FR (1) | FR2041710B1 (de) |
GB (1) | GB1308013A (de) |
NL (1) | NL7006245A (de) |
SE (1) | SE365902B (de) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4170501A (en) * | 1978-02-15 | 1979-10-09 | Rca Corporation | Method of making a semiconductor integrated circuit device utilizing simultaneous outdiffusion and autodoping during epitaxial deposition |
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JP3031117B2 (ja) * | 1993-06-02 | 2000-04-10 | 日産自動車株式会社 | 半導体装置の製造方法 |
FR2766845B1 (fr) * | 1997-07-31 | 1999-10-15 | Sgs Thomson Microelectronics | Procede d'epitaxie sur un substrat de silicium comprenant des zones fortement dopees a l'arsenic |
CN104576498A (zh) * | 2013-10-29 | 2015-04-29 | 北大方正集团有限公司 | 一种掩埋层的制作方法 |
Family Cites Families (1)
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---|---|---|---|---|
FR1541490A (fr) * | 1966-10-21 | 1968-10-04 | Philips Nv | Dispositif semi-conducteur et procédé pour sa fabrication |
-
1969
- 1969-05-08 FR FR696914719A patent/FR2041710B1/fr not_active Expired
-
1970
- 1970-04-22 DE DE2019450A patent/DE2019450C3/de not_active Expired
- 1970-04-29 NL NL7006245A patent/NL7006245A/xx unknown
- 1970-05-04 US US00034490A patent/US3759760A/en not_active Expired - Lifetime
- 1970-05-05 CH CH675470A patent/CH513515A/de not_active IP Right Cessation
- 1970-05-05 SE SE06174/70A patent/SE365902B/xx unknown
- 1970-05-05 AU AU14652/70A patent/AU455243B1/en not_active Expired
- 1970-05-05 GB GB2157870A patent/GB1308013A/en not_active Expired
- 1970-05-06 BE BE750088D patent/BE750088A/nl unknown
- 1970-05-07 JP JP45038369A patent/JPS4940106B1/ja active Pending
Also Published As
Publication number | Publication date |
---|---|
DE2019450B2 (de) | 1979-09-06 |
GB1308013A (en) | 1973-02-21 |
SE365902B (de) | 1974-04-01 |
CH513515A (de) | 1971-09-30 |
BE750088A (nl) | 1970-11-06 |
US3759760A (en) | 1973-09-18 |
NL7006245A (de) | 1970-11-10 |
JPS4940106B1 (de) | 1974-10-31 |
FR2041710A1 (de) | 1971-02-05 |
FR2041710B1 (de) | 1974-06-14 |
AU455243B1 (en) | 1974-11-04 |
DE2019450C3 (de) | 1980-05-29 |
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