DE2507038B2 - Inverser Planartransistor und Verfahren zu seiner Herstellung - Google Patents

Inverser Planartransistor und Verfahren zu seiner Herstellung

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Juergen Dipl.-Ing. Dr. 8022 Gruenwald Graul
Nikolaus A. Dipl.-Phys. Dr. 8000 Muenchen Kokkotakis
Helmuth Dipl.-Phys. Dr. 8012 Ottobrunn Murrmann
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Description

der Erfindung an Hand der Zeichnung in einem Ausführungsbeispiel näher erläutert, wobei die einzige Figur einen Querschnitt eines inversen Planartransistors zeigt:
Auf einem p-leitenden Halbleitersubstrat 1 befindet sich eine epitaklisch abgeschiedene η-leitende Halbleiterschicht 2. In der Oberfläche des Halbleitersubstrats 1 befindet sich ein stark η-dotierter, erster Bereich 3, der auch in die epitaktische Halbleiterschicht 2 hineinragt Der erste Bereich 3 ist durch einen ebenfalls hoch η-dotierten zweiten Bereich 4 — einen Anschlußbereich — mit der Oberfläche 5 der epitaktischen Halbleiterschicht 2 verbunden. Weiterhin befindet sich in der epitaktischen Halbleiterschicht 2 eine p-leitende Zone 6, in der eine stark n-dotiertß Zone 7 vorgesehen ist. Die Zonen 6 und 7 dienen als Basiszone bzw. als Kollektorzone.
Auf dem Anschlußbereich 4 und auf den Zonen 6 und 7 befinden sich die Kontaktelektroden 10,11 und IZ
Wie in der Figur dargestellt ist, führt ein hochdotierter dritter Bereich 15 bis nahe an die Basiszone 6 heim.
Der Bereich 3 und der Bereich 15 stellen zusammen mit einem Bereich 14 der epitaktischen halbleiterschicht 2 zwischen der Zone 6 und dem Bereich 3 die Emitterzone dar, die über den Anschlußbereich 4 mit der Kontaktelektrode 10 verbunden ist.
Der dritte Bereich 15 der Emitterzone, der die kapazitiv besonders wirksame Fläche des pn-Obergangs zwischen der Emitterzone und der Basiszone 6 verringert und gleichzeitig die Dotierungskonzentration in der epitaktisch abgeschiedenen Halbleiterschicht 2 erhöht, kann als »Pedestal-Emitter« bezeichnet werden.
Im folgenden soll ein Verfahren zur Herstellung des in der Figur dargestellten, inversen Planartransistors näher erläutert werden.
In die Oberfläche 16 eines Halbleitersubstrats 1 wird zunächt mit Hilfe der üblichen bekannten Maskierung ein hochdotiertes, n-Ieitendes Gebiet mit einem ersten Dotierungsmaterial duch Diffusion oder Implantation eingebracht. Zusätzlich wird an der Stelle dieses Gebiets, an der später der dritte Bereich 15 entstehen soll, ein Bereich durch Diffusion oder Imputation mit einem zweiten Dotierungsmaterial als Diffusionsquelle erzeugt Das zweite Dotierungsmaterial weist einen höheren Diffusionskoeffizienten als das erste Dotierungsmaterial auf.
Anschließend wird die Halbleiterschicht 2 epitaktisch abgeschieden. Während dieses Abscheidens und bei den
κι nachfolgenden Verfahrensschritten diffundieren das erste und das zweite Dotierungsmaterial in die Halbleiterschicht 2, so daß der erste Bereich 3 sowie der dritte Bereich 15 entstehen. Der dritte Bereich 15 ragt auf Grund des höheren Diffusionskoeffizienten des
r. zweiten Dotierungsmaterials weiter in die Halbleiterschicht 2 hinein als der erste Bereich 3.
Der zweite Bereich 4 der Emitterzone, die Basiszone 6, die Kollektorzone 7 sowie eine etwaige zusätzliche Zone 8, über die ein Steuerstrom aus injizierten
in Defektelektroden der Basiszone w zugeführt werden kann, werden mit Hilfe der üblicien bekannten Maskierung durch Diffusion oder Implantation hergestellt
Schließlich werden die Kontaktelektrcden 10,11 und
y> 12 erzeugt, was beispielsweise durch Aufdampfen durch eine Maske erfolgen kann.
Der inverse Planartransistor kann sowohl einen npn-als auch einen pnp-Zonenaufbau aufweisen. Bei einem npn-Zonenaufbau kann der erste 3ereich 3 mit
«ι Antimon als ersten Dotierungsmaterial dotiert sein. Dann wird als zweites Dotierungsmaterial für die zusätzliche Diffusionsquelle für den dritten Bereich 15 Arsen oder Phosphor verwendet Wenn der erste Bereich 3 mit Arsen dotiert ist dann wird für die
r. zusätzliche Diffusionsquelle zur Erzeugung des dritten Bereiches 15 Phosphor oder Arsen in einer gegenüber der des ersten Bereiches 3 höheren Konzentration verwendet
Hierzu 1 Blatt Zeichnungen

Claims (6)

Patentansprüche:
1. Inverser Planartransistor mit einem scheibenförmigen Halbleiterkörper, an dessen eine Scheibenfläche die Kollektorzone, die die Kollektorzone umgehende Basiszone und die die Basiszone umgebende Emitterzone grenzen, bei dem die Emitterzone einen in einem Abstand unterhalb der Basiszone angeordneten, hochdotierten, schichtförmigen, ersten Bereich und einen sich von diesem ι ο ersten Bereich bis zu der einen Scheibenfläche erstreckenden, hochdotierten zweiten Bereich aufweist, dadurch gekennzeichnet, daß die Emitterzone (3,4,14) einen weiteren hochdotierten, dritten Bereich (IS) aufweist, der von dem ersten is Bereich (3) aus in den Bereich (14) der Emitterzone (3, 4, 14, 15) zwischen dem ersten Bereich (3) der Emitterzone (3, 4, 14, 15) und der Basiszone (6) hineinragt
2. Inve»ser Planartransistor nach Anspruch I, dadurch gekennzeichnet, daß der scheibenförmige Halbleiterkörper aus einem Halbleitersubstrat (1) und aus einer epitaktischen Halbleiterschicht (2) besteht, die die Kollektorzone (7), die Basiszone (6), den zweiten Bereich (4) der Emitterzone (3,4,14,15) und den Bereich (14) der Emitterzone (3, 4, 14, 15) zwischen der Basiszone (6) und dem ersten Bereich (3) der Emitterzone (3,4,14,15) enthält.
3. Inverser Planartransistor nach Anspruch 1 oder
2, dadurch gekennzeichnet, daß der dritte Bereich (15) der Emitterzone (3, 4, 14, 15) durch Diffusion oder Implantation dotiert ist
4. Inverser Planartransistor nach Anspruch 1, 2 oder 3, dadurch gekennzeichnet, daß der erste Bereich (3) mit Antimon und dc-r dritte Bereich (15) « mit Arsen oder Phosphor dotiert sind.
5. Inverser Planartransistor nach Anspruch 1, 2 oder 3, dadurch gekennzeichnet, daß der erste Bereich (3) mit Arsen und der dritte Bereich (15) mit Phosphor oder Arsen in einer gegenüber der des ersten Bereiches (3) höheren Konzentration dotiert sind.
6. Verfahren zum Herstellen eines inversen Planartransistors nach einem der Ansprüche 1 bis 5, bei dem auf einem Halbleitersubstrat eines Leitfähigkeitstyps nach Bildung des schichtförmigen, ersten Bereiches der Emitterzone des entgegengesetzten, zweiten Leitfähigkeitstyps auf dessen Oberflächenschicht eine Halbleiterschicht des zweiten Leitfähigkeitstyps epitaktisch abgeschieden ■> <> wird, in der durch Diffusion oder Implantation zuerst der zweite Bereich der Emitterzone und die Basiszone und sodann die Kollektorzone erzeugt werden, dadurch gekennzeichnet, daß vor dem Aufbringen der epitaktischen Halbleiterschicht (2) in Jr> dem schichtförmigen, ersten Bereich (3) der Emitterzone (3, 4, 14, 15) eine Diffusionsquelle mit einem Dotierungsmaterial zur Bildung des dritten Bereiches (15) der Emitterzone durch Implantation oder Diffusion erzeugt wird, das einen höheren m> Diffusionskoeffizienten als das Dotierungsmaterial des schichtförmigen, ersten Bereiches (3) hat, und daß der dritte Bereich (15) der Emitterzone (3,4,14, 15) während und nach dem Abscheiden der epitaktischen Halbleiterschicht (2) durch Diffusion gebildet wird.
Die Erfindung betrifft einen inversen Planartransistor nach dem Oberbegriff des Patentanspruches 1 und eine Weiterbildung der Erfindung ein Verfahren zur Herstellung eines inversen Planartransistors.
Ein Planartransistor der in dem Oberbegriff des Patentspruchs 1 angegebenen Art ist bekannt (»Neues aus der Technik«, Nr. 4 vom 1. Juli 1969, Seite 3, Abschnitt »Monolithischer pnp-Transistor«).
Es ist ferner ein inverser Epitaxial-Transistor bekannt (DE-AS 12 22 166), bei dem aber die im Halbleitersubstrat liegende Emitterzone von der zur epitaktisch abgeschiedenen Schicht aus entgegengesetzten Oberfläche kontaktiert wird, so daß dieser Transistor für integrierte Planarhalbleiterschaltungen nicht geeignet ist, bei der alle elektrischen Anschlüsse von einer Oberflächenseite des Halbleitersubstrats aus erfolgen. Außerdem ist in dieser deutschen Auslegeschrift eine Ausführung eines inversen Transistors beschrieben, bei der sich die Kontaktelektrode an der Emitterzone zwar an der Seite der Halbleiterscheibe befindet, an der die übrigen Anschlüsse liegen, jedoch ist bei dieser Ausführung eines inversen Epitaxial-Transistors die Kontaktelektrode an der Emitterzone an der epitaktischen Halbleiterschicht selbst angebracht.
Bei einem inversen Planartransistor weist die Emitterzone im allgemeinen einer, hochdotierten, schichtförmigen Bereich (»vergrabene Schicht«), der vor dem Aufbringen der epitaktisch abgeschiedenen Schicht in das Halbleitersubstrat diffundiert oder implantiert wirrL sowie einen an die Basiszone angrenzenden Bereich der epitaktisch abgeschiedenen Schicht auf.
Der in »Neues aus der Technik« beschriebene inverse Planartransistor hat auf Grund einer relativ niedrigen Dotierung der epitaktisch abgeschiedenen Halbleiterschicht einen geringen Emitterwirkungsgrad, was zu einer niedrigen Stromverstärkung des Transistors führt. Weiterhin hat ein derartiger Planartransistor auf Grund der relativ großen Fläche der taiiszone eine hohe Emitter-Basis-Kapazität, da aus Gründen eines großen Emitterwirkungsgrades meist die Basiszone dicht an den hochdotierten, schichtförmigen, ersten Bereich herangeführt ist.
Es ist daher Aufgabe der Erfindung, einen inversen Planartransistor anzugeben, der einen erhöhten Emitierwirkungsgrad bei einer reduzierten Emitter-Basis-Kapazität besitzt.
Diese Aufgabe wird erfindungsgemäß durch die im kennzeichnenden Teil des Patentanspruches 1 angegebene Ausbildung gelöst.
Der hochdotierte dritte Bereich der Emitterzone vergrößert die Dotierungskonzentration im Bereich zwischen dem ersten Bereich und der Basiszone, so daß ein erhöhter Emitterwirkungsgrad vorliegt, der zu einer besseren Stromverstärkung des Planartransistors führt. Weiterhin wird die für eine hohe spezifische Kapazität maßgebende Fläche zwischen dem ersten Bereich der Emitterzone und der Basiszone auf Grund des in den Bereich zwischen dem ersten Bereich und der Basiszone hineinragenden dritten Bereiches verkleinert, wodurch die Emitter-Basis-Kapazität herabgesetzt wird.
Vorteilhafte Ausgestaltungen des Planartransistors nach der Erfindung sind in den Patentansprüchen 2 bis 6 angegeben.
Der inverse Planartransistor nach der Erfindung eignet sich besonders für integrierte Halbleiterschaltungen und insbesondere für Speicherzellen.
Nachfolgend wird der inverse Planartransistor nach
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2532608C2 (de) * 1975-07-22 1982-09-02 Deutsche Itt Industries Gmbh, 7800 Freiburg Planardiffusionsverfahren zum Herstellen einer monolithisch integrierten Schaltung
DE2554426C3 (de) * 1975-12-03 1979-06-21 Siemens Ag, 1000 Berlin Und 8000 Muenchen Verfahren zur Erzeugung einer lokal hohen inversen Stromverstärkung bei einem Planartransistor sowie nach diesem Verfahren hergestellter invers betriebener Transistor
JPS5385182A (en) * 1977-01-05 1978-07-27 Hitachi Ltd Iil type semiconductor device
JPS55111159A (en) * 1979-02-20 1980-08-27 Fuji Electric Co Ltd Semiconductor integrated circuit
JPS564275A (en) * 1979-06-25 1981-01-17 Fujitsu Ltd Semiconductor device
JPS6031107B2 (ja) * 1981-01-09 1985-07-20 株式会社日立製作所 半導体集積回路装置
JPS59158554A (ja) * 1983-02-27 1984-09-08 Rohm Co Ltd トランジスタ

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS4926752A (de) * 1972-07-06 1974-03-09
JPS5720711B2 (de) * 1974-07-09 1982-04-30
JPS5837699B2 (ja) * 1974-12-16 1983-08-18 三菱電機株式会社 ハンドウタイキオクソウチ

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JPS51107779A (de) 1976-09-24
GB1494149A (en) 1977-12-07
DE2507038A1 (de) 1976-09-02
IT1055197B (it) 1981-12-21

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