CN101944505B - 具有沟槽结构的soi高压功率器件芯片的制备方法 - Google Patents

具有沟槽结构的soi高压功率器件芯片的制备方法 Download PDF

Info

Publication number
CN101944505B
CN101944505B CN2010102203604A CN201010220360A CN101944505B CN 101944505 B CN101944505 B CN 101944505B CN 2010102203604 A CN2010102203604 A CN 2010102203604A CN 201010220360 A CN201010220360 A CN 201010220360A CN 101944505 B CN101944505 B CN 101944505B
Authority
CN
China
Prior art keywords
voltage power
power device
high voltage
soi
groove
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN2010102203604A
Other languages
English (en)
Other versions
CN101944505A (zh
Inventor
程新红
王中健
俞跃辉
何大伟
徐大伟
夏超
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Gongcheng Semiconductor Technology Co Ltd
Original Assignee
Shanghai Institute of Microsystem and Information Technology of CAS
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Institute of Microsystem and Information Technology of CAS filed Critical Shanghai Institute of Microsystem and Information Technology of CAS
Priority to CN2010102203604A priority Critical patent/CN101944505B/zh
Priority to PCT/CN2010/076671 priority patent/WO2012003658A1/zh
Priority to US13/133,886 priority patent/US8377755B2/en
Publication of CN101944505A publication Critical patent/CN101944505A/zh
Application granted granted Critical
Publication of CN101944505B publication Critical patent/CN101944505B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66681—Lateral DMOS transistors, i.e. LDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H01L29/7824—Lateral DMOS transistors, i.e. LDMOS transistors with a substrate comprising an insulating layer, e.g. SOI-LDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)

Abstract

本发明的具有沟槽结构的SOI高压功率器件芯片的制备方法，首先在SOI基板表面开设凹陷区和至少一隔离沟槽，再在凹陷区填充氧化物，并对隔离沟槽和待制备低压器件的局部区域同时进行氧化，使相对于所述隔离沟槽部位的残余顶层硅部分全部被氧化，接着再将隔离沟槽填充满氧化物，随后进行掺杂、淀积在内的一系列处理后分别形成作为高压功率器件河低压器件漏极、源极和栅极的P型区域、N型区域以及栅极区域，随后再淀积一氧化层，使得处于SOI基板的顶层硅两侧的氧化物的厚度接近一致，以形成对称结构，最后再生成分别与各P型区域、N型区域及栅极区域相接触的各金属子区域，由此可形成耐700V以上高压的多器件芯片。

Description

具有沟槽结构的SOI高压功率器件芯片的制备方法
技术领域
本发明涉及一种SOI高压功率器件的制备方法，特别涉及一种具有沟槽结构的SOI高压功率器件芯片的制备方法。
背景技术
功率集成电路有时也称高压集成电路，是现代电子学的重要分支，可为各种功率变换和能源处理装置提供高速、高集成度、低功耗和抗辐照的新型电路，广泛应用于电力控制系统、汽车电子、显示器件驱动、通信和照明等日常消费领域以及国防、航天等诸多重要领域。其应用范围的迅速扩大，对其核心部分的高压器件也提出了更高的要求。
由于功率集成电路常常结合了高压功率晶体管、控制转换器以及单片逻辑功能器件等，因此高压器件和低压逻辑器件必须集成在一块芯片上。绝缘体上硅(SOI)作为一种理想的介质隔离材料，可以有效地实现高、低功率模块，以及高、低电压器件之间的隔离，彻底消除电干扰，简化器件的结构设计，而且SOI隔离区面积较结隔离小，大大节约了管芯面积，减小了寄生电容，可以方便地集成不同的电路和器件。因此，SOI技术应用于高压器件及功率集成电路具有明显的优势，有着广泛的应用前景。
集成600V以上SOI高压功率器件的IC产品广泛应用于荧光灯，开关电源控制等领域。与体硅SOI高压器件相比，常规SOI高压器件由于其介质埋层(BOX)的存在，阻止了耗尽层向衬底扩展，其纵向击穿电压较低。通常200V及其以下SOI高压器件的设计相对比较容易，而600V以上产品的设计难度较大。
考虑SOI顶层硅厚度对临界击穿电场的影响，当硅膜厚度较大时(通常大于1微米)，随其厚度增加，纵向击穿电压增大；当硅膜厚度较小时(通常小于1微米)，随其厚度减小，纵向击穿电压增大。目前采用超薄顶层硅(0.2～0.5微米)，利用缩短电离积分路径来提高硅的纵向临界击穿电场，并采用线性漂移区掺杂实现均匀分布电场，是制造600V以上SOI高压器件最有效方法。
然而，由于现有工艺的限制，SOI材料顶层硅厚度一般大于1微米，为实现0.2～0.5微米薄硅层，工艺上采用局部氧化减薄技术，即LOCOS工艺。目前的技术存在的问题是需要较长时间进行局部氧化以形成2微米左右的场氧化层，并且场氧化层形成后明显高出硅片顶部平面近1微米，如图1所示，在SOI基底(其包括底层硅11、氧化夹层12和顶层硅13)局部区域制作出的氧化层14，其明显高出SOI基底上表面。虽然可以在其上直接延长多晶硅栅以调控漂移区电场，但是高出部分对后续光刻过程的精度容易造成较大影响。再有，由于SOI高压控制芯片内部通常同时包括高压器件和部分低压器件，高压器件之间、以及高压器件与低压器件之间采用的沟槽(即Trench)隔离，低压器件之间采用的LOCOS隔离。因此，如何将Trench工艺和LOCOS工艺有效结合，以形成高质量的器件芯片，实已成为本领域技术人员亟待解决的技术课题。
发明内容
本发明的目的在于提供一种具有沟槽结构的SOI高压功率器件芯片的制备方法。
为了达到上述目的及其他目的，本发明提供的具有沟槽结构的SOI高压功率器件芯片的制备方法，包括步骤：1)在包含底层、氧化夹层和顶层硅的SOI基板表面的相对于待形成的高压功率器件的漂移区的位置和作为器件隔离区的位置，分别同时开设凹陷区和至少一隔离沟槽，其中，凹陷区和隔离沟槽的深度相同，但深度并未触及所述SOI基板的氧化夹层；2)在所述凹陷区填充氧化物；3)对填充了氧化物的结构所具有的隔离沟槽和待制备低压器件的局部区域同时进行氧化，使相对于所述隔离沟槽部位的残余顶层硅部分全部被氧化；4)再将经过氧化的结构中所具有的隔离沟槽填充满氧化物；5)对已填充满氧化物的结构进行包括掺杂、淀积在内的处理以分别形成作为高压功率器件和低压器件的漏极、源极和栅极的P型区域、N型区域以及栅极区域；6)在已形成P型区域、N型区域和栅极区域的结构的漂移区上方再淀积一氧化层，使得处于所述SOI基板的顶层硅两侧的氧化物的厚度接近一致，以形成对称结构；以及7)在已形成对称结构的结构上再生成分别与各P型区域、N型区域及栅极区域相接触的各金属子区域，由此形成被隔离沟槽隔离的高压功率器件和低压器件。
其中，开设了所述凹陷区和隔离沟槽后，相应部位残余顶层硅厚度可在0.2-0.5微米之间。
较佳地，与所述高压功率器件的栅极区域相接触的金属子区域可为金属场板，所述金属场板一端接近与所述漏极区域相接触的金属子区域；另一端与所述栅极区域接触。
其中，所述高压功率器件的P型区域可包括：对所述SOI基板的顶层硅掺杂后依序形成的p-well体区、欧姆接触区和p-body体接触区；N型区域可为欧姆接触区。
此外，上述方法所形成的高压功率器件可为横向器件，例如为横向双扩散场效应管或横向绝缘栅双极晶体管等。
综上所述，本发明的具有沟槽结构的SOI高压功率器件芯片的制备方法抛弃传统的漂移区上方厚场氧过程，充分利用上述几次隔离的氧化过程，对漂移区进行减薄以达到纵向耐压要求，有效简化工艺流程，并避免漫长的厚场氧过程，且漂移区上方Trench沟槽直接填氧，可使填氧后的沟槽表面与顶层硅基本平齐，在完成后续几步光刻过程后，再淀积一定厚度的氧化层在漂移区上方，使减薄后的顶层硅上方和下方氧化层厚度大致相等，形成对称结构；由此可使形成的高压功率器件能承受700V以上高压。
附图说明
图1为现有LOCOS工艺示意图。
图2a-2f为本发明的具有沟槽结构的SOI高压功率器件芯片的制备方法的工艺流程示意图。
具体实施方式
以下将结合附图对本发明的具有沟槽结构的SOI高压功率器件芯片的制备方法进行详细描述。需要说明的是，本实施例是对在一芯片上形成一个高压功率器件和一个低压器件为例来进行说明的，但并不以此为限，例如，本发明的方法也可适用于在同一芯片上形成多个高压功率器件和多个低压器件等。
本发明的具有沟槽结构的SOI高压功率器件芯片的制备方法至少可包括如下步骤：
如图2a所示，首先，在包含底层21、氧化夹层22和顶层硅23的SOI基板表面的相对于待形成的高压功率器件的漂移区的位置和作为器件隔离区的位置，分别同时开设凹陷区和至少一隔离沟槽，即Trench工艺，其中，凹陷区和隔离沟槽的深度可根据实际要求确定。如图2b所示，本实施例中，在SOI基板表面开设了凹陷区24和隔离沟槽25a、25b，隔离沟槽25a用作隔离高压功率器件，隔离沟槽25b用作隔离高压功率器件和低压器件，而处于所述凹陷区24和隔离沟槽25a、25b下方的顶层硅，其残余的厚度在0.2-0.5微米之间。
接着，在所述凹陷区24填充氧化物24a，如图2c所示，氧化物可以是二氧化硅，也可是其它氧化物。
接着，对填充了氧化物24a的结构所具有的隔离沟槽25a、25b进行氧化，使相对于所述隔离沟槽25a、25b部位的顶层硅部分(即处于隔离沟槽25a、25b下方的顶层硅)被氧化使得所形成的氧化物接触到所述SOI基板的氧化夹层22，也就是使得处于隔离沟槽25a、25b下方残余的顶层硅(厚度在0.2-0.5微米之间)全部被氧化，如图2d所示。此外，由于本实施例制备的是一个高压功率器件和一个低压器件，故在对隔离沟槽25a、25b下方残余的顶层硅氧化的同时，还在SOI基板表面的局部区域进行氧化以便形成作为隔离各低压器件的氧化隔离区26，即LOCOS工艺。
接着，再将经过氧化的结构中所具有的隔离沟槽25a、25b填充满氧化物，如图2e所示。
接着，对已填充满氧化物的结构进行包括掺杂、淀积在内的处理以形成作为高压功率器件漏极和源极的P型区域、N型区域30以及栅极区域28，同时还形成了作为低压器件的漏极和源极的P型区域271b、272b、N型区域271c、272c等。如图2e所示，高压功率器件的P型区域包括依序形成的p-well体区29a、欧姆接触区29b和p-body体接触区29c，而N型区域30可以是欧姆接触区，各栅极区域可以是多晶硅。
接着，在已形成P型区域和N型区域的结构的漂移区上方再淀积一氧化层31，使得处于所述SOI基板的顶层硅23两侧(即顶层硅23上下两侧)的氧化物的厚度接近一致(也就是所述SOI基板的氧化夹层22的厚度和氧化物24a与31的厚度之和接近)，以形成对称结构，如图2f所示。
最后，在已形成对称结构的结构上再生成分别与各P型区域、N型区域及栅极区域相接触的各金属子区域，由此形成带隔离沟槽隔离的高压功率器件和低压器件。如图2f所示，虚线左边(即隔离沟槽25a的左侧)形成的是高压功率器件，其包含P型区域(即p-well体区29a、欧姆接触区29b和p-body体接触区29c)、N型区域30及栅极区域28，在P型区域、N型区域30及栅极区域28上都形成有金属子区域，如栅极区域28的金属子区域32，其可以是金属场板，所述金属场板一端接近与所述漏极区域30相接触的金属子区域，另一端与所述栅极区域28接触。而在隔离沟槽25a的右侧为低压器件区域，其包含两个被氧化物区26隔离的低压器件，第一低压器件包含栅极区域271a、漏极区域271b和源极区域271c，另一个低压器件包含栅极区域272a、漏极区域272b和源极区域272c，两低压器件的栅极区域、漏极区域和源极区域之上分别形成有金属子区，例如，在漏极区域271b上形成有金属子区33。
采用上述步骤可以形成横向高压功率器件，例如横向双扩散场效应管(LDMOS)或横向绝缘栅双极晶体管(LIGBT)等。
需要说明的是，上述各步骤所采用的工艺手段及条件等都已为本领域技术人员所知悉，故在此不再详述。
综上所述，本发明的具有沟槽结构的SOI高压功率器件芯片的制备方法抛弃了传统的漂移区上方厚场氧过程，充分利用几次隔离的氧化过程，对漂移区进行减薄以达到纵向耐压要求，有效简化工艺流程，并避免漫长的厚场氧过程，且对漂移区上方Trench沟槽直接填氧，使其与SOI基板的顶层硅表面基本平齐，在完成后续几步光刻过程后，再淀积一定厚度的氧化层在漂移区上方，使减薄后的顶层硅上方和下方氧化层厚度大致相等，形成对称结构；同时，为了对漂移区电荷进行有效调控，在氧化层上方延展金属场板，该场板一端接近漏端，另一端与多晶硅相接触；由此可使所形成的高压功率器件能承受700V以上耐压，有效避免现有技术中因氧化层高出SOI基片顶部而影响后续光刻精度等问题。
上述实施例仅列示性说明本发明的原理及功效，而非用于限制本发明。任何熟悉此项技术的人员均可在不违背本发明的精神及范围下，对上述实施例进行修改。因此，本发明的权利保护范围，应如权利要求书所列。

Claims (7)

1.一种具有沟槽结构的SOI高压功率器件芯片的制备方法，其特征在于包括步骤：
1)在包含底层、氧化夹层和顶层硅的SOI基板表面的相对于待形成的高压功率器件的漂移区的位置和作为器件隔离区的位置，分别同时开设凹陷区和至少一隔离沟槽，其中，凹陷区和隔离沟槽的深度相同，但深度并未触及所述SOI基板的氧化夹层；
2)在所述凹陷区填充氧化物；
3)对填充了氧化物的结构所具有的隔离沟槽和待制备低压器件的局部区域同时进行氧化，使得相对于所述隔离沟槽部位的残余顶层硅部分全部被氧化；
4)再将经过氧化的结构中所具有的隔离沟槽填充满氧化物；
5)对已填充满氧化物的结构进行包括掺杂、淀积在内的处理以分别形成作为高压功率器件和低压器件的漏极、源极和栅极的P型区域、N型区域以及栅极区域；
6)在已形成P型区域、N型区域及栅极区域的结构的漂移区上方再淀积一氧化层，使得处于所述SOI基板的顶层硅两侧的氧化物的厚度接近一致，以形成对称结构；
7)在已形成对称结构的结构上再生成分别与各P型区域、N型区域及栅极区域相接触的各金属子区域，由此形成被隔离沟槽隔离的高压功率器件和低压器件。
2.如权利要求1所述的具有沟槽结构的SOI高压功率器件芯片的制备方法，其特征在于：开设了所述凹陷区和隔离沟槽后，相应部位残余的顶层硅的厚度在0.2-0.5微米之间。
3.如权利要求1所述的具有沟槽结构的SOI高压功率器件芯片的制备方法，其特征在于：与所述高压功率器件的栅极区域相接触的金属子区域为金属场板，所述金属场板一端接近与所述高压功率器件的漏极区域相接触的金属子区域；另一端与所述高压功率器件的栅极区域接触。
4.如权利要求1所述的具有沟槽结构的SOI高压功率器件芯片的制备方法，其特征在于：所述高压功率器件的P型区域包括：对所述SOI基板的顶层硅掺杂后依序形成的p阱区、欧姆接触区和p型体接触区。
5.如权利要求1所述的具有沟槽结构的SOI高压功率器件芯片的制备方法，其特征在于：高压功率器件的N型区域为欧姆接触区。
6.如权利要求1所述的具有沟槽结构的SOI高压功率器件芯片的制备方法，其特征在于：步骤7)所形成的高压功率器件为横向器件。
7.如权利要求6所述的具有沟槽结构的SOI高压功率器件芯片的制备方法，其特征在于：所述横向器件为横向双扩散场效应管和横向绝缘栅双极晶体管中的一种。
CN2010102203604A 2010-07-06 2010-07-06 具有沟槽结构的soi高压功率器件芯片的制备方法 Active CN101944505B (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN2010102203604A CN101944505B (zh) 2010-07-06 2010-07-06 具有沟槽结构的soi高压功率器件芯片的制备方法
PCT/CN2010/076671 WO2012003658A1 (zh) 2010-07-06 2010-09-07 具有沟槽结构的soi高压功率器件芯片的制备方法
US13/133,886 US8377755B2 (en) 2010-07-06 2010-09-07 Method for fabricating SOI high voltage power chip with trenches

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN2010102203604A CN101944505B (zh) 2010-07-06 2010-07-06 具有沟槽结构的soi高压功率器件芯片的制备方法

Publications (2)

Publication Number Publication Date
CN101944505A CN101944505A (zh) 2011-01-12
CN101944505B true CN101944505B (zh) 2012-06-27

Family

ID=43436424

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2010102203604A Active CN101944505B (zh) 2010-07-06 2010-07-06 具有沟槽结构的soi高压功率器件芯片的制备方法

Country Status (2)

Country Link
CN (1) CN101944505B (zh)
WO (1) WO2012003658A1 (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101916727B (zh) * 2010-07-06 2012-05-09 中国科学院上海微系统与信息技术研究所 Soi高压功率器件的制备方法
CN103066079B (zh) * 2013-01-21 2015-07-29 清华大学 半导体器件间隔离结构及其形成方法
CN111969065B (zh) * 2020-10-22 2021-02-09 晶芯成(北京)科技有限公司 一种半导体装置的制备方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1670946A (zh) * 2005-02-16 2005-09-21 中国电子科技集团公司第二十四研究所 高压大功率低压差线性集成稳压电源电路的制造方法
US7582935B2 (en) * 2002-05-28 2009-09-01 Fairchild Korea Semiconductor Ltd Methods for manufacturing SOI substrate using wafer bonding and complementary high voltage bipolar transistor using the SOI substrate

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3783156B2 (ja) * 2001-10-17 2006-06-07 株式会社日立製作所 半導体装置
KR100448889B1 (ko) * 2002-11-22 2004-09-18 한국전자통신연구원 에스오아이 기판을 이용한 전력 집적회로용 소자의 제조방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7582935B2 (en) * 2002-05-28 2009-09-01 Fairchild Korea Semiconductor Ltd Methods for manufacturing SOI substrate using wafer bonding and complementary high voltage bipolar transistor using the SOI substrate
CN1670946A (zh) * 2005-02-16 2005-09-21 中国电子科技集团公司第二十四研究所 高压大功率低压差线性集成稳压电源电路的制造方法

Also Published As

Publication number Publication date
WO2012003658A1 (zh) 2012-01-12
CN101944505A (zh) 2011-01-12

Similar Documents

Publication Publication Date Title
CN101916727B (zh) Soi高压功率器件的制备方法
CN100388504C (zh) 具有隔离结构的高电压ldmos晶体管
US8377755B2 (en) Method for fabricating SOI high voltage power chip with trenches
CN104025269B (zh) 一种自对准金属氧化物薄膜晶体管器件的制造方法
CN101944505B (zh) 具有沟槽结构的soi高压功率器件芯片的制备方法
CN108962974A (zh) 一种具有l形垂直场板的ldmos晶体管
CN108091685A (zh) 一种提高耐压的半超结mosfet结构及其制备方法
CN103745996B (zh) 带有部分绝缘埋层的横向功率器件及制作方法
CN208028069U (zh) 具有埋层结构的新型双面阶梯埋氧型soi ldmos
CN105304693B (zh) 一种ldmos器件的制造方法
CN102446967A (zh) 含有复合漂移区的soi ldmos器件
CN105097936A (zh) 一种绝缘层上硅ldmos功率器件
CN105206675A (zh) Nldmos器件及其制造方法
CN109698196B (zh) 功率半导体器件
CN105590958A (zh) 双沟槽高压屏蔽的横向绝缘栅双极器件及其制备方法
CN102214679B (zh) 形成于绝缘体上硅中的自隔离式高压半桥结构
CN108550591A (zh) Soi衬底结构及其制备方法、半导体器件及其制备方法
CN106876450A (zh) 低栅漏电容的纵向场效应晶体管及其制造方法
CN103762237A (zh) 具有场板结构的横向功率器件
CN108389906A (zh) 高压金属氧化物半导体晶体管元件
CN103700701B (zh) 基于soi工艺的背栅漏/源半浮前栅p-mosfet射频开关器件
CN204011433U (zh) 功率半导体器件
CN208923149U (zh) 一种n型ldmos器件
CN107146814A (zh) 高压半导体装置及其制造方法
US20140306266A1 (en) High-current n-type silicon-on-insulator lateral insulated-gate bipolar transistor

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
TR01 Transfer of patent right

Effective date of registration: 20190606

Address after: Room J2620, No. 2222 Huancheng Road, Juyuan New District, Jiading District, Shanghai, 20182

Patentee after: Shanghai Gongcheng Semiconductor Technology Co.,Ltd.

Address before: 200050 No. 865, Changning Road, Shanghai, Changning District

Patentee before: Shanghai Institute of Microsystem and Information Technology, Chinese Academy of Sciences

TR01 Transfer of patent right
PE01 Entry into force of the registration of the contract for pledge of patent right

Denomination of invention: Preparation method of SOI high-voltage power device chip with groove structure

Effective date of registration: 20231228

Granted publication date: 20120627

Pledgee: Wuding Road Sub branch of Bank of Shanghai Co.,Ltd.

Pledgor: Shanghai Gongcheng Semiconductor Technology Co.,Ltd.

Registration number: Y2023980075345

PE01 Entry into force of the registration of the contract for pledge of patent right