JP2002076355A

JP2002076355A - 半導体装置及び製造方法

Info

Publication number: JP2002076355A
Application number: JP2000263743A
Authority: JP
Inventors: Yoshifumi Shirai; 良史白井; Masahiko Suzumura; 正彦鈴村; Yuji Suzuki; 裕二鈴木; Yoshiki Hayazaki; 嘉城早崎; Takashi Kishida; 貴司岸田; Kimimichi Takano; 仁路高野; Takeshi Yoshida; 岳司吉田
Original assignee: Matsushita Electric Works Ltd
Current assignee: Panasonic Electric Works Co Ltd
Priority date: 2000-08-31
Filing date: 2000-08-31
Publication date: 2002-03-15

Abstract

(57)【要約】【課題】ゲート酸化膜の破壊を回避、抑制することで
静電気破壊耐量が強化された半導体装置及びその製造方
法を提供する。【解決手段】N+型ソース領域６が配置されず、ゲート電
極８が有効にチャネル領域を形成できない領域の上部の
ゲート電極を除去すれば、ゲート酸化膜７の静電気破壊
を回避できる。他に、前記領域のゲート電極直下のゲー
ト絶縁膜の膜圧を選択的にそれ以外の領域のゲート絶縁
膜の膜圧よりも厚く形成する、又は、少なくとも前記領
域のゲート電極直下のゲート絶縁膜の裏面を第二導電型
のウェル領域と直結し、第一導電型のドレイン領域方向
に、選択的に覆い尽くすように新たな第二導電型の領域
を形成することにより同様の効果が得られる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置及びその
製造方法に関するものであり、特に、電力変換用集積回
路に用いるのに良好なLDMOSFETに関する。

【０００２】

【従来の技術】近年、パワーICの高耐圧化に伴い、素子
間を絶縁層によって完全に分離できるSOI(Silicon On I
nsulating)技術を利用したSOIパワー半導体装置が注目
されている。この種のパワー半導体装置の一つとして、
横型二重拡散MOS電解トランジスタ、所謂LDMOSFET (Lat
eral Double-Diffused MOSFET)が低出力間容量という優
れた特性のため注目されている。図８は従来例に係るSO
I-LDMOSFETの要部の断面構造を示す斜視図である。図９
は従来例に係るSOI-LDMOSFETの要部を示す断面図であ
る。

【０００３】図８に示すSOI-LDMOSFETはN型シリコン基
板若しくはP型シリコン基板よりなる半導体支持基板１
上に埋込酸化膜よりなる絶縁層２が形成され、前記絶縁
層２上に形成されたN型シリコン層よりなるN型半導体層
３内に、P型ウェル領域４とN+型ドレイン領域５が離間
して形成され、N+型ソース領域６が、P型ウェル領域４
内に形成されている。

【０００４】P型ウェル領域４は絶縁層２に達する深さ
まで形成されている。ゲート酸化膜７を介して、導電性
を有する多結晶シリコンよりなるゲート電極８が形成さ
れている。

【０００５】出力間容量を低減するには、N型半導体層
３の薄膜化が不可欠である。しかしながら、N型半導体
層３の厚みがN+型ソース領域６の深さと同程度の場合、
P型ウェル領域４の電位安定性が問題となってくる。即
ち、ソース領域６が、P型ウェル領域４を分断するた
め、その電位をとることが不可能となり、安定性を欠く
こととなる。これを回避するため、図８に示す様に、表
面レイアウト的に複数のソース領域６を非連続的に配置
し、P型ウェル領域４がソース領域６によって分断され
る領域を部分的に限定し、P型ウェル領域４の電位をソ
ース領域６によって分断されていない領域で取ることで
安定化できる。

【０００６】このようにして、SOI-LDMOSFETは、出力間
容量を極めて低くする事ができ、優れた性能を有するた
め、近年、需要が高まっている高周波用途に適用する事
ができる。

【０００７】

【発明が解決しようとする課題】しかしながら、図８に
示すようなSOI-LDMOSFETは、静電気破壊耐量が弱いとい
う問題がある。即ち、図９に示す様にN+型ソース領域６
の配置されない領域の上部にゲート酸化膜７を介して導
電性を有する多結晶シリコンよりなるゲート電極８が形
成されていれば、逆ハ゛イアス印加時には、P型ウェル領域４
の端部で集中する強い電界の影響により、矢印に示すホ
ットエレクトロンが、ゲート酸化膜７に注入、通過し、
ゲート電極８に到達する。これが、著しいと静電気破壊
が起こり、ゲート酸化膜７が損傷し、電気的なリークを
引き起こす。

【０００８】本発明は、上記の問題点に鑑みて成された
ものであり、その目的とするところは、ゲート酸化膜の
破壊を回避、抑制することで静電気破壊耐量が強化され
た半導体装置及びその製造方法を提供しようとするもの
である。

【０００９】

【課題を解決するための手段】上記課題を解決するため
に、請求項１記載の半導体装置の発明にあっては、半導
体支持基板上に絶縁層を介して形成された第一導電型の
半導体層内に、少なくとも一の第一導電型のドレイン領
域と複数の第一導電型のソース領域とが離間して形成さ
れ、ソース領域を囲んで第二導電型のウェル領域を有す
る半導体装置において、半導体層内に存在する前記複数
のソース領域の各々に対応して個別のゲート電極が有効
にチャネル領域を形成できる領域のみにゲート絶縁膜を
介して配置することを特徴とするものである。

【００１０】請求項２記載の発明にあっては、請求項１
記載の半導体装置においてゲート電極の外周領域に配線
を配置し、ゲート電極パッドに接続するとともに、ゲー
ト電極各々に少なくとも一箇所以上接続することを特徴
とするものである。

【００１１】請求項３記載の半導体装置の発明にあって
は、半導体支持基板上に絶縁層を介して形成された第一
導電型の半導体層内に、少なくとも一の第一導電型のド
レイン領域と複数の第一導電型のソース領域とが離間し
て形成され、ソース領域を囲んで第二導電型のウェル領
域を有する半導体装置において、ゲート電極が有効にチ
ャネル領域を形成できない領域のゲート電極直下のゲー
ト絶縁膜の膜圧を選択的にそれ以外の領域の前記ゲート
絶縁膜の膜厚よりも厚く形成することを特徴とするもの
である。

【００１２】請求項４記載の発明にあっては、請求項３
記載の半導体装置の製造方法において、ゲート絶縁膜の
形成前に、ゲート電極が有効にチャネル領域を形成でき
ない領域の前記ゲート電極直下の前記ゲート絶縁膜を形
成する領域に、選択的に高濃度の前記領域に対応する導
電型の不純物を注入し、前記領域の酸化反応を促進する
ことを特徴とするものである。

【００１３】請求項５記載の半導体装置の発明にあって
は、半導体支持基板上に絶縁層を介して形成された第一
導電型の半導体層内に、少なくとも一の第一導電型のド
レイン領域と複数の第一導電型のソース領域とが離間し
て形成され、ソース領域を囲んで第二導電型のウェル領
域を有する半導体装置において、第二導電型のウェル領
域と直結し、且つ、第一導電型のドレイン領域方向に、
少なくともゲート電極が有効にチャネル領域を形成でき
ない領域のゲート電極直下のゲート絶縁膜の裏面を選択
的に覆い尽くすように新たな第二導電型の領域を形成す
ることを特徴とするものである。

【００１４】請求項６記載の発明にあっては、請求項５
記載の半導体装置の製造方法において、請求項５記載の
半導体装置の製造方法において、ゲート絶縁膜の形成前
に、第二導電型のウェル領域と直結し、且つ、前記第一
導電型のドレイン領域方向に、少なくともゲート電極が
有効にチャネル領域を形成できない領域に対応する基板
面を選択的に覆い尽くすように第二導電型の不純物を注
入することを特徴とするものである。

【００１５】

【発明の実施の形態】以下、本発明の実施の形態を図示
例と共に説明する。

【００１６】図１乃至図７は本発明の実施形態を示すも
のであって、それぞれの図において同一の符号を付した
部分は同一の構成を表わしている。

【００１７】また、従来例として図８及び図９に示す半
導体装置の各構成の同一箇所には同一符号を付して説明
を省略する。

【００１８】なお、本発明に係る半導体装置及び製造方
法は、下記の実施形態のみ限定されるものではなく、本
発明の要旨を逸脱しない範囲内において種々変更を加え
得ることは勿論である。

【００１９】[第１の実施形態]図１は本発明の第１の実
施形態に係る半導体装置の要部の断面構造を示す斜視図
である。図２は同上の半導体装置におけるソース領域の
ない部位での断面図である。

【００２０】本実施形態に示す半導体装置は、図１に示
すようにN型シリコン基板若しくはP型シリコン基板より
なる半導体支持基板１上に埋込酸化膜よりなる絶縁層２
が形成され、前記絶縁層２上に形成されたN型シリコン
層よりなるN型半導体層３内に、P型ウェル領域４とN+型
ドレイン領域５が離間して形成され、N+型ソース領域６
が、P型ウェル領域４内に形成されている。P型ウェル領
域４は絶縁層２に達する深さまで形成されている。ゲー
ト酸化膜７を介して、導電性を有する多結晶シリコンよ
りなるゲート電極８が形成されている。

【００２１】N型半導体層３の厚みは１ミクロン程度で
あり、P型ウェル領域４はN+型ソース領域６によって分
断される為、電位が不安定になる。それを回避する為、
図１のように、複数のN+型ソース領域６を非連続的に配
置し、N+型ソース領域６の配置されない領域を通じてP
型ウェル領域４の電位を取り安定化させている。

【００２２】上述した静電気破壊を回避するために、図
２に示すようにN+型ソース領域６が配置されず、前記ゲ
ート電極８が有効にチャネル領域を形成できない領域の
上部のゲート電極を除去すれば、ホットエレクトロンに
よるゲート酸化膜７の静電気破壊を回避できる。その結
果として、静電気破壊耐量が強化できるというものであ
る。

【００２３】[第２の実施形態]図３は本発明の第２の実
施形態に係る半導体装置のゲート電極の表面レイアウト
を示す上面図である。本実施形態に示す半導体装置は、
ゲート電極８の表面的なレイアウトにおいて、ゲート絶
縁膜７を介してチャネルの電位を制御する機能を有し、
かつソース領域６の配置に対応して表面レイアウト的に
は二箇所に分断して配置されている電極部分８に加え
て、その外周領域に位置する領域に新たにゲート電極パ
ッド１０に接続する為の配線領域１１を設け、前記の二
箇所に分断されたゲート電極部分８それぞれに対して、
配線領域１１を接続している。このようにして、ゲート
電極８が正常に機能するために必要なゲート電極パッド
１０との接続を取る事ができ、逆バイアス時のゲート酸
化膜破壊の回避とゲート電極の正常動作を両立させる事
を可能とするものである。

【００２４】[第３の実施形態]図４は本発明の第３の実
施形態に係る半導体装置の要部の構造を示すもので、図
４(a)はソース領域のない部位での断面図、図４(b)は
ソース領域のある部位での断面図を示す。図２は同上の
半導体装置におけるソース領域のない部位での断面図で
ある。

【００２５】図４(a)に示すようにソース領域６が形成
されていない部分の断面構造においては、有効にチャネ
ル領域を形成できず、電界が集中するゲート電極８の直
下のゲート酸化膜１２を従来例(図９)におけるゲート酸
化膜７の厚み約５００Åに対してその倍の１０００Åの
厚みで形成する一方、図４(ｂ)に示すようにソース領
域が形成されている部分の断面構造では、ゲート酸化膜
７を従来例と同じく約５００Åの厚みで形成するという
ものである。酸化膜の耐電圧性能はその膜厚に比例する
ので、従来例の倍の厚みにすれば、静電気破壊耐量面で
も約２倍の効果があるからである。

【００２６】図５は本発明の第３の実施形態に係る半導
体装置の製造工程を示すもので、ソース領域のない部位
での断面図であり、図５(a)はイオン注入プロセス、図
５(b)は酸化プロセスを示す。本実施形態に示す半導体
装置の製造方法として、図４(a)に示す厚い酸化膜１２
の領域を形成する為に、図５(a)において矢印線で示す
ように多量のイオン注入により選択的に高濃度の前記領
域に対応する導電型の不純物を注入し、高濃度の不純物
を有する領域１５、１６を形成し、選択的に前記領域の
酸化反応を促進する所謂 “増殖酸化“を利用する。す
なわち、Ｐ型ウェル領域３にはＰ型不純物のボロンを１
０¹⁵/cm²レベルのドーズ量で、Ｎ型領域５にはＮ型不純
物のヒ素を同様に１０¹⁵/cm²レベルのドーズ量で注入す
る。次工程の酸化工程で温度上限を９００℃〜９５０℃
に設定する事で拡散層を浅くし、不純物濃度を１０²⁰/c
m²レベルの高濃度を維持する。その結果、図５(ｂ)に示
すように高濃度層上の”増殖酸化“が起こり、高濃度処
理によらない場合の通常のゲート酸化膜の膜厚が５００
Å程度であるのに対し、高濃度処理を行なった場合のゲ
ート酸化膜１２の膜厚は１０００Å程度まで増加する。

【００２７】また、注入領域を限定するためのマスク
は、Ｎ型高濃度領域１５の為には、同様にＮ型高濃度領
域のドレイン領域５のマスクレイアウトの変更で、Ｐ
型高濃度領域１６の為には同様にＰ型高濃度領域のＰ型
コンタクトのマスクレイアウトの変更で対応できる。こ
のように、マスクレイアウトの変更のみで新たにイオン
注入工程を追加する事無く容易に対応することができ
る。

【００２８】[第４の実施形態]図６は本発明の第４の実
施形態に係る半導体装置の要部の構造を示すもので、図
６(a)はソース領域のない部位での断面図、図６(b)は
ソース領域のある部位での断面図を示す。図６(a)に示
すようにソース領域６が形成されてない部分の断面構造
において、有効にチャネル領域を形成できず、電界が集
中するゲート電極８の直下のＰ型ウェル領域４端にその
電界緩和の為、新たにＰ型領域１７を設ける。このＰ型
領域１７の配置はゲート電極８の下部領域をカバーする
ようにレイアウトする為、ゲート電極８直下の強い電界
をＰ型領域１７とＮ型領域３間に発生する空乏層にて緩
和できる。その結果、静電気破壊耐量が従来例より強化
される。ソース領域のある部位では図６(b)に示すよう
にＰ型領域１７を設ける必要はない。

【００２９】図７は本発明の第４の実施形態に係る半導
体装置の製造工程を示すもので、ソース領域のない部位
での断面図であり、図７(a)はイオン注入プロセス、図
７(b)は拡散プロセスを示す。

【００３０】本実施形態に示す半導体装置の製造方法と
して、図７(a)において矢印線で示すようにＰ型不純物
のボロンのイオン注入を１０¹²/cm²乃至１０¹⁴/cm²レベ
ルのドーズ量で行なった後、図７(b)に示すように拡散
プロセスを経て新たなＰ型領域１７を形成する。また、
イオン注入の注入領域を限定するためのマスクは、Ｐ型
高濃度領域のＰ型コンタクトのマスクレイアウトの変更
で対応できる。このように、マスクレイアウトの変更の
みで新たにイオン注入工程を追加する事無く容易に対応
可能である。

【００３１】

【発明の効果】以上のように、請求項１記載の半導体装
置の発明にあっては、半導体支持基板上に絶縁層を介し
て形成された第一導電型の半導体層内に、少なくとも一
の第一導電型のドレイン領域と複数の第一導電型のソー
ス領域とが離間して形成され、ソース領域を囲んで第二
導電型のウェル領域を有する半導体装置において、半導
体層内に存在する複数のソース領域の各々に対応して個
別のゲート電極が有効にチャネル領域を形成できる領域
のみにゲート絶縁膜を介して配置するのでゲート電極が
存在しない部分のゲート酸化膜にホットエレクトロンが
集中することなく、逆バイアス時のゲート酸化膜の破壊
を回避できるという効果を奏する。

【００３２】請求項２記載の半導体装置の発明にあって
は、ゲート電極の外周領域に配線を配置し、ゲート電極
パッドに接続するとともに、ゲート電極各々に少なくと
も一箇所以上接続するようにしたので、複数個のソース
領域が各々不連続に存在していてもゲート電極が正常に
機能するために必要なゲートパッドとの接続を取る事が
でき、もって、逆バイアス時のゲート酸化膜の破壊の回
避し、且つ、ゲート電極の正常動作をも確保できるとい
う効果を奏する。

【００３３】請求項３記載の半導体装置の発明にあって
は、半導体支持基板上に絶縁層を介して形成された第一
導電型の半導体層内に、少なくとも一の第一導電型のド
レイン領域と複数の第一導電型のソース領域とが離間し
て形成され、ソース領域を囲んで第二導電型のウェル領
域を有する半導体装置において、ゲート電極が有効にチ
ャネル領域を形成できない領域のゲート電極直下のゲー
ト絶縁膜の膜圧を選択的にそれ以外の領域のゲート絶縁
膜の膜厚よりも厚く形成するようにしたので、この部分
のゲート酸化膜の耐電圧性能が強化され、ホットエレク
トロンが集中しても、逆バイアス時のゲート酸化膜の破
壊を回避できるという効果を奏する。

【００３４】請求項４記載の半導体装置の製造方法の発
明にあっては、請求項３記載の半導体装置の製造方法に
おいて、ゲート絶縁膜の形成前に、前記ゲート電極が有
効にチャネル領域を形成できない領域の前記ゲート電極
直下の前記ゲート絶縁膜を形成する領域に、選択的に高
濃度の前記領域に対応する導電型の不純物を注入し、前
記領域の酸化反応を促進することにより製造できるよう
にしたので、従来の製造工程のマスクレイアウトの変更
のみで容易に製造できるという効果を奏する。

【００３５】請求項５記載の半導体装置の発明にあって
は、半導体支持基板上に絶縁層を介して形成された第一
導電型の半導体層内に、少なくとも一の第一導電型のド
レイン領域と複数の第一導電型のソース領域とが離間し
て形成され、ソース領域を囲んで第二導電型のウェル領
域を有する半導体装置において、第二導電型のウェル領
域と直結し、且つ、第一導電型のドレイン領域方向に、
少なくともゲート電極が有効にチャネル領域を形成でき
ない領域のゲート電極直下の前記ゲート絶縁膜の裏面を
選択的に覆い尽くすように新たな第二導電型の領域を形
成するようにしたので、最も電界が集中するウェル領域
端の電界を緩和することにより、逆バイアス時のゲート
酸化膜の破壊を抑制できるという効果を奏する。

【００３６】請求項６記載の半導体装置の製造方法の発
明にあっては、請求項５記載の半導体装置の製造方法に
おいて、ゲート絶縁膜の形成前に、前記第二導電型のウ
ェル領域と直結し、且つ、前記第一導電型のドレイン領
域方向に、少なくとも前記ゲート電極が有効にチャネル
領域を形成できない領域に対応する基板面を選択的に覆
い尽くすように第二導電型の不純物を注入することによ
り製造できるようにしたので、従来の製造工程のマスク
レイアウトの変更のみで容易に製造できるという効果を
奏する。

【図面の簡単な説明】

【図１】本発明の第１の実施形態に係る半導体装置の要
部の断面構造を示す斜視図である。

【図２】同上の半導体装置におけるソース領域のない部
位での断面図である。

【図３】本発明の第２の実施形態に係る半導体装置のゲ
ート電極の表面レイアウトを示す上面図である。

【図４】本発明の第３の実施形態に係る半導体装置の要
部の構造を示す断面図である。(a)はソース領域のない
部位での断面図、(b)はソース領域のある部位での断面
図を示す。

【図５】本発明の第３の実施形態に係る半導体装置の製
造工程を示すソース領域のない部位での断面図である。
(a)はイオン注入プロセス、(b)は酸化プロセスを示す。

【図６】本発明の第４の実施形態に係る半導体装置の要
部の構造を示す断面図である。(a)はソース領域のない
部位での断面図、(b)はソース領域のある部位での断面
図を示す。

【図７】本発明の第６の実施形態に係る半導体装置の製
造工程を示すソース領域のない部位での断面図である。
(a)はイオン注入プロセス、(b)は拡散プロセスを示す。

【図８】従来例に係るSOI-LDMOSFETの要部の断面構造を
示す斜視図である。

【図９】従来例に係るSOI-LDMOSFETの要部を示す断面図
である。

【符号の説明】

１半導体支持基板２絶縁層３ N型半導体層４ P型ウェル領域５ N+型ドレイン領域６ N+型ソース領域７ゲート酸化膜８ゲート電極１０ゲート電極パッド１１配線領域１２ゲート酸化膜１５Ｎ型高濃度領域１６Ｐ型高濃度領域１７Ｐ型領域

───────────────────────────────────────────────────── フロントページの続き (72)発明者鈴木裕二大阪府門真市大字門真1048番地松下電工株式会社内 (72)発明者早崎嘉城大阪府門真市大字門真1048番地松下電工株式会社内 (72)発明者岸田貴司大阪府門真市大字門真1048番地松下電工株式会社内 (72)発明者高野仁路大阪府門真市大字門真1048番地松下電工株式会社内 (72)発明者吉田岳司大阪府門真市大字門真1048番地松下電工株式会社内Ｆターム(参考） 5F110 AA12 BB12 CC02 DD05 DD13 EE09 EE24 EE25 EE29 EE37 FF02 FF12 GG02 GG24 GG32 GG34 HM04 HM05 HM12

Claims

【特許請求の範囲】

【請求項１】半導体支持基板上に絶縁層を介して形成
された第一導電型の半導体層内に、少なくとも一の第一
導電型のドレイン領域と複数の第一導電型のソース領域
とが離間して形成され、前記ソース領域を囲んで第二導
電型のウェル領域を有する半導体装置において、前記半
導体層内に存在する前記複数のソース領域の各々に対応
して個別のゲート電極が有効にチャネル領域を形成でき
る領域のみにゲート絶縁膜を介して配置することを特徴
とする半導体装置。
【請求項２】前記ゲート電極の外周領域に配線を配置
し、ゲート電極パッドに接続するとともに、前記ゲート
電極各々に少なくとも一箇所以上接続することを特徴と
する請求項１記載の半導体装置。
【請求項３】半導体支持基板上に絶縁層を介して形成
された第一導電型の半導体層内に、少なくとも一の第一
導電型のドレイン領域と複数の第一導電型のソース領域
とが離間して形成され、前記ソース領域を囲んで第二導
電型のウェル領域を有する半導体装置において、前記ゲ
ート電極が有効にチャネル領域を形成できない領域の前
記ゲート電極直下の前記ゲート絶縁膜の膜圧を選択的に
それ以外の領域の前記ゲート絶縁膜の膜厚よりも厚く形
成することを特徴とする半導体装置。
【請求項４】請求項３記載の半導体装置の製造におい
て、ゲート絶縁膜の形成前に、前記ゲート電極が有効に
チャネル領域を形成できない領域の前記ゲート電極直下
の前記ゲート絶縁膜を形成する領域に、選択的に高濃度
の前記領域に対応する導電型の不純物を注入し、前記領
域の酸化反応を促進することを特徴とする半導体装置の
製造方法。
【請求項５】半導体支持基板上に絶縁層を介して形成
された第一導電型の半導体層内に、少なくとも一の第一
導電型のドレイン領域と複数の第一導電型のソース領域
とが離間して形成され、前記ソース領域を囲んで第二導
電型のウェル領域を有する半導体装置において、前記第
二導電型のウェル領域と直結し、且つ、前記第一導電型
のドレイン領域方向に、少なくとも前記ゲート電極が有
効にチャネル領域を形成できない領域の前記ゲート電極
直下の前記ゲート絶縁膜の裏面を選択的に覆い尽くすよ
うに新たな第二導電型の領域を形成することを特徴とす
る半導体装置。
【請求項６】請求項５記載の半導体装置の製造におい
て、ゲート絶縁膜の形成前に、前記第二導電型のウェル
領域と直結し、且つ、前記第一導電型のドレイン領域方
向に、少なくとも前記ゲート電極が有効にチャネル領域
を形成できない領域に対応する基板面を選択的に覆い尽
くすように第二導電型の不純物を注入することを特徴と
する半導体装置の製造方法。