JP2002076355A - 半導体装置及び製造方法 - Google Patents
半導体装置及び製造方法Info
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- JP2002076355A JP2002076355A JP2000263743A JP2000263743A JP2002076355A JP 2002076355 A JP2002076355 A JP 2002076355A JP 2000263743 A JP2000263743 A JP 2000263743A JP 2000263743 A JP2000263743 A JP 2000263743A JP 2002076355 A JP2002076355 A JP 2002076355A
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Abstract
(57)【要約】
【課題】 ゲート酸化膜の破壊を回避、抑制することで
静電気破壊耐量が強化された半導体装置及びその製造方
法を提供する。 【解決手段】N+型ソース領域6が配置されず、ゲート電
極8が有効にチャネル領域を形成できない領域の上部の
ゲート電極を除去すれば、ゲート酸化膜7の静電気破壊
を回避できる。他に、前記領域のゲート電極直下のゲー
ト絶縁膜の膜圧を選択的にそれ以外の領域のゲート絶縁
膜の膜圧よりも厚く形成する、又は、少なくとも前記領
域のゲート電極直下のゲート絶縁膜の裏面を第二導電型
のウェル領域と直結し、第一導電型のドレイン領域方向
に、選択的に覆い尽くすように新たな第二導電型の領域
を形成することにより同様の効果が得られる。
静電気破壊耐量が強化された半導体装置及びその製造方
法を提供する。 【解決手段】N+型ソース領域6が配置されず、ゲート電
極8が有効にチャネル領域を形成できない領域の上部の
ゲート電極を除去すれば、ゲート酸化膜7の静電気破壊
を回避できる。他に、前記領域のゲート電極直下のゲー
ト絶縁膜の膜圧を選択的にそれ以外の領域のゲート絶縁
膜の膜圧よりも厚く形成する、又は、少なくとも前記領
域のゲート電極直下のゲート絶縁膜の裏面を第二導電型
のウェル領域と直結し、第一導電型のドレイン領域方向
に、選択的に覆い尽くすように新たな第二導電型の領域
を形成することにより同様の効果が得られる。
Description
【0001】
【発明の属する技術分野】本発明は半導体装置及びその
製造方法に関するものであり、特に、電力変換用集積回
路に用いるのに良好なLDMOSFETに関する。
製造方法に関するものであり、特に、電力変換用集積回
路に用いるのに良好なLDMOSFETに関する。
【0002】
【従来の技術】近年、パワーICの高耐圧化に伴い、素子
間を絶縁層によって完全に分離できるSOI(Silicon On I
nsulating)技術を利用したSOIパワー半導体装置が注目
されている。この種のパワー半導体装置の一つとして、
横型二重拡散MOS電解トランジスタ、所謂LDMOSFET (Lat
eral Double-Diffused MOSFET)が低出力間容量という優
れた特性のため注目されている。図8は従来例に係るSO
I-LDMOSFETの要部の断面構造を示す斜視図である。図9
は従来例に係るSOI-LDMOSFETの要部を示す断面図であ
る。
間を絶縁層によって完全に分離できるSOI(Silicon On I
nsulating)技術を利用したSOIパワー半導体装置が注目
されている。この種のパワー半導体装置の一つとして、
横型二重拡散MOS電解トランジスタ、所謂LDMOSFET (Lat
eral Double-Diffused MOSFET)が低出力間容量という優
れた特性のため注目されている。図8は従来例に係るSO
I-LDMOSFETの要部の断面構造を示す斜視図である。図9
は従来例に係るSOI-LDMOSFETの要部を示す断面図であ
る。
【0003】図8に示すSOI-LDMOSFETはN型シリコン基
板若しくはP型シリコン基板よりなる半導体支持基板1
上に埋込酸化膜よりなる絶縁層2が形成され、前記絶縁
層2上に形成されたN型シリコン層よりなるN型半導体層
3内に、P型ウェル領域4とN+型ドレイン領域5が離間
して形成され、N+型ソース領域6が、P型ウェル領域4
内に形成されている。
板若しくはP型シリコン基板よりなる半導体支持基板1
上に埋込酸化膜よりなる絶縁層2が形成され、前記絶縁
層2上に形成されたN型シリコン層よりなるN型半導体層
3内に、P型ウェル領域4とN+型ドレイン領域5が離間
して形成され、N+型ソース領域6が、P型ウェル領域4
内に形成されている。
【0004】P型ウェル領域4は絶縁層2に達する深さ
まで形成されている。ゲート酸化膜7を介して、導電性
を有する多結晶シリコンよりなるゲート電極8が形成さ
れている。
まで形成されている。ゲート酸化膜7を介して、導電性
を有する多結晶シリコンよりなるゲート電極8が形成さ
れている。
【0005】出力間容量を低減するには、N型半導体層
3の薄膜化が不可欠である。しかしながら、N型半導体
層3の厚みがN+型ソース領域6の深さと同程度の場合、
P型ウェル領域4の電位安定性が問題となってくる。即
ち、ソース領域6が、P型ウェル領域4を分断するた
め、その電位をとることが不可能となり、安定性を欠く
こととなる。これを回避するため、図8に示す様に、表
面レイアウト的に複数のソース領域6を非連続的に配置
し、P型ウェル領域4がソース領域6によって分断され
る領域を部分的に限定し、P型ウェル領域4の電位をソ
ース領域6によって分断されていない領域で取ることで
安定化できる。
3の薄膜化が不可欠である。しかしながら、N型半導体
層3の厚みがN+型ソース領域6の深さと同程度の場合、
P型ウェル領域4の電位安定性が問題となってくる。即
ち、ソース領域6が、P型ウェル領域4を分断するた
め、その電位をとることが不可能となり、安定性を欠く
こととなる。これを回避するため、図8に示す様に、表
面レイアウト的に複数のソース領域6を非連続的に配置
し、P型ウェル領域4がソース領域6によって分断され
る領域を部分的に限定し、P型ウェル領域4の電位をソ
ース領域6によって分断されていない領域で取ることで
安定化できる。
【0006】このようにして、SOI-LDMOSFETは、出力間
容量を極めて低くする事ができ、優れた性能を有するた
め、近年、需要が高まっている高周波用途に適用する事
ができる。
容量を極めて低くする事ができ、優れた性能を有するた
め、近年、需要が高まっている高周波用途に適用する事
ができる。
【0007】
【発明が解決しようとする課題】しかしながら、図8に
示すようなSOI-LDMOSFETは、静電気破壊耐量が弱いとい
う問題がある。即ち、図9に示す様にN+型ソース領域6
の配置されない領域の上部にゲート酸化膜7を介して導
電性を有する多結晶シリコンよりなるゲート電極8が形
成されていれば、逆ハ゛イアス印加時には、P型ウェル領域4
の端部で集中する強い電界の影響により、矢印に示すホ
ットエレクトロンが、ゲート酸化膜7に注入、通過し、
ゲート電極8に到達する。これが、著しいと静電気破壊
が起こり、ゲート酸化膜7が損傷し、電気的なリークを
引き起こす。
示すようなSOI-LDMOSFETは、静電気破壊耐量が弱いとい
う問題がある。即ち、図9に示す様にN+型ソース領域6
の配置されない領域の上部にゲート酸化膜7を介して導
電性を有する多結晶シリコンよりなるゲート電極8が形
成されていれば、逆ハ゛イアス印加時には、P型ウェル領域4
の端部で集中する強い電界の影響により、矢印に示すホ
ットエレクトロンが、ゲート酸化膜7に注入、通過し、
ゲート電極8に到達する。これが、著しいと静電気破壊
が起こり、ゲート酸化膜7が損傷し、電気的なリークを
引き起こす。
【0008】本発明は、上記の問題点に鑑みて成された
ものであり、その目的とするところは、ゲート酸化膜の
破壊を回避、抑制することで静電気破壊耐量が強化され
た半導体装置及びその製造方法を提供しようとするもの
である。
ものであり、その目的とするところは、ゲート酸化膜の
破壊を回避、抑制することで静電気破壊耐量が強化され
た半導体装置及びその製造方法を提供しようとするもの
である。
【0009】
【課題を解決するための手段】上記課題を解決するため
に、請求項1記載の半導体装置の発明にあっては、半導
体支持基板上に絶縁層を介して形成された第一導電型の
半導体層内に、少なくとも一の第一導電型のドレイン領
域と複数の第一導電型のソース領域とが離間して形成さ
れ、ソース領域を囲んで第二導電型のウェル領域を有す
る半導体装置において、半導体層内に存在する前記複数
のソース領域の各々に対応して個別のゲート電極が有効
にチャネル領域を形成できる領域のみにゲート絶縁膜を
介して配置することを特徴とするものである。
に、請求項1記載の半導体装置の発明にあっては、半導
体支持基板上に絶縁層を介して形成された第一導電型の
半導体層内に、少なくとも一の第一導電型のドレイン領
域と複数の第一導電型のソース領域とが離間して形成さ
れ、ソース領域を囲んで第二導電型のウェル領域を有す
る半導体装置において、半導体層内に存在する前記複数
のソース領域の各々に対応して個別のゲート電極が有効
にチャネル領域を形成できる領域のみにゲート絶縁膜を
介して配置することを特徴とするものである。
【0010】請求項2記載の発明にあっては、請求項1
記載の半導体装置においてゲート電極の外周領域に配線
を配置し、ゲート電極パッドに接続するとともに、ゲー
ト電極各々に少なくとも一箇所以上接続することを特徴
とするものである。
記載の半導体装置においてゲート電極の外周領域に配線
を配置し、ゲート電極パッドに接続するとともに、ゲー
ト電極各々に少なくとも一箇所以上接続することを特徴
とするものである。
【0011】請求項3記載の半導体装置の発明にあって
は、半導体支持基板上に絶縁層を介して形成された第一
導電型の半導体層内に、少なくとも一の第一導電型のド
レイン領域と複数の第一導電型のソース領域とが離間し
て形成され、ソース領域を囲んで第二導電型のウェル領
域を有する半導体装置において、ゲート電極が有効にチ
ャネル領域を形成できない領域のゲート電極直下のゲー
ト絶縁膜の膜圧を選択的にそれ以外の領域の前記ゲート
絶縁膜の膜厚よりも厚く形成することを特徴とするもの
である。
は、半導体支持基板上に絶縁層を介して形成された第一
導電型の半導体層内に、少なくとも一の第一導電型のド
レイン領域と複数の第一導電型のソース領域とが離間し
て形成され、ソース領域を囲んで第二導電型のウェル領
域を有する半導体装置において、ゲート電極が有効にチ
ャネル領域を形成できない領域のゲート電極直下のゲー
ト絶縁膜の膜圧を選択的にそれ以外の領域の前記ゲート
絶縁膜の膜厚よりも厚く形成することを特徴とするもの
である。
【0012】請求項4記載の発明にあっては、請求項3
記載の半導体装置の製造方法において、ゲート絶縁膜の
形成前に、ゲート電極が有効にチャネル領域を形成でき
ない領域の前記ゲート電極直下の前記ゲート絶縁膜を形
成する領域に、選択的に高濃度の前記領域に対応する導
電型の不純物を注入し、前記領域の酸化反応を促進する
ことを特徴とするものである。
記載の半導体装置の製造方法において、ゲート絶縁膜の
形成前に、ゲート電極が有効にチャネル領域を形成でき
ない領域の前記ゲート電極直下の前記ゲート絶縁膜を形
成する領域に、選択的に高濃度の前記領域に対応する導
電型の不純物を注入し、前記領域の酸化反応を促進する
ことを特徴とするものである。
【0013】請求項5記載の半導体装置の発明にあって
は、半導体支持基板上に絶縁層を介して形成された第一
導電型の半導体層内に、少なくとも一の第一導電型のド
レイン領域と複数の第一導電型のソース領域とが離間し
て形成され、ソース領域を囲んで第二導電型のウェル領
域を有する半導体装置において、第二導電型のウェル領
域と直結し、且つ、第一導電型のドレイン領域方向に、
少なくともゲート電極が有効にチャネル領域を形成でき
ない領域のゲート電極直下のゲート絶縁膜の裏面を選択
的に覆い尽くすように新たな第二導電型の領域を形成す
ることを特徴とするものである。
は、半導体支持基板上に絶縁層を介して形成された第一
導電型の半導体層内に、少なくとも一の第一導電型のド
レイン領域と複数の第一導電型のソース領域とが離間し
て形成され、ソース領域を囲んで第二導電型のウェル領
域を有する半導体装置において、第二導電型のウェル領
域と直結し、且つ、第一導電型のドレイン領域方向に、
少なくともゲート電極が有効にチャネル領域を形成でき
ない領域のゲート電極直下のゲート絶縁膜の裏面を選択
的に覆い尽くすように新たな第二導電型の領域を形成す
ることを特徴とするものである。
【0014】請求項6記載の発明にあっては、請求項5
記載の半導体装置の製造方法において、請求項5記載の
半導体装置の製造方法において、ゲート絶縁膜の形成前
に、第二導電型のウェル領域と直結し、且つ、前記第一
導電型のドレイン領域方向に、少なくともゲート電極が
有効にチャネル領域を形成できない領域に対応する基板
面を選択的に覆い尽くすように第二導電型の不純物を注
入することを特徴とするものである。
記載の半導体装置の製造方法において、請求項5記載の
半導体装置の製造方法において、ゲート絶縁膜の形成前
に、第二導電型のウェル領域と直結し、且つ、前記第一
導電型のドレイン領域方向に、少なくともゲート電極が
有効にチャネル領域を形成できない領域に対応する基板
面を選択的に覆い尽くすように第二導電型の不純物を注
入することを特徴とするものである。
【0015】
【発明の実施の形態】以下、本発明の実施の形態を図示
例と共に説明する。
例と共に説明する。
【0016】図1乃至図7は本発明の実施形態を示すも
のであって、それぞれの図において同一の符号を付した
部分は同一の構成を表わしている。
のであって、それぞれの図において同一の符号を付した
部分は同一の構成を表わしている。
【0017】また、従来例として図8及び図9に示す半
導体装置の各構成の同一箇所には同一符号を付して説明
を省略する。
導体装置の各構成の同一箇所には同一符号を付して説明
を省略する。
【0018】なお、本発明に係る半導体装置及び製造方
法は、下記の実施形態のみ限定されるものではなく、本
発明の要旨を逸脱しない範囲内において種々変更を加え
得ることは勿論である。
法は、下記の実施形態のみ限定されるものではなく、本
発明の要旨を逸脱しない範囲内において種々変更を加え
得ることは勿論である。
【0019】[第1の実施形態]図1は本発明の第1の実
施形態に係る半導体装置の要部の断面構造を示す斜視図
である。図2は同上の半導体装置におけるソース領域の
ない部位での断面図である。
施形態に係る半導体装置の要部の断面構造を示す斜視図
である。図2は同上の半導体装置におけるソース領域の
ない部位での断面図である。
【0020】本実施形態に示す半導体装置は、図1に示
すようにN型シリコン基板若しくはP型シリコン基板より
なる半導体支持基板1上に埋込酸化膜よりなる絶縁層2
が形成され、前記絶縁層2上に形成されたN型シリコン
層よりなるN型半導体層3内に、P型ウェル領域4とN+型
ドレイン領域5が離間して形成され、N+型ソース領域6
が、P型ウェル領域4内に形成されている。P型ウェル領
域4は絶縁層2に達する深さまで形成されている。ゲー
ト酸化膜7を介して、導電性を有する多結晶シリコンよ
りなるゲート電極8が形成されている。
すようにN型シリコン基板若しくはP型シリコン基板より
なる半導体支持基板1上に埋込酸化膜よりなる絶縁層2
が形成され、前記絶縁層2上に形成されたN型シリコン
層よりなるN型半導体層3内に、P型ウェル領域4とN+型
ドレイン領域5が離間して形成され、N+型ソース領域6
が、P型ウェル領域4内に形成されている。P型ウェル領
域4は絶縁層2に達する深さまで形成されている。ゲー
ト酸化膜7を介して、導電性を有する多結晶シリコンよ
りなるゲート電極8が形成されている。
【0021】N型半導体層3の厚みは1ミクロン程度で
あり、P型ウェル領域4はN+型ソース領域6によって分
断される為、電位が不安定になる。それを回避する為、
図1のように、複数のN+型ソース領域6を非連続的に配
置し、N+型ソース領域6の配置されない領域を通じてP
型ウェル領域4の電位を取り安定化させている。
あり、P型ウェル領域4はN+型ソース領域6によって分
断される為、電位が不安定になる。それを回避する為、
図1のように、複数のN+型ソース領域6を非連続的に配
置し、N+型ソース領域6の配置されない領域を通じてP
型ウェル領域4の電位を取り安定化させている。
【0022】上述した静電気破壊を回避するために、図
2に示すようにN+型ソース領域6が配置されず、前記ゲ
ート電極8が有効にチャネル領域を形成できない領域の
上部のゲート電極を除去すれば、ホットエレクトロンに
よるゲート酸化膜7の静電気破壊を回避できる。その結
果として、静電気破壊耐量が強化できるというものであ
る。
2に示すようにN+型ソース領域6が配置されず、前記ゲ
ート電極8が有効にチャネル領域を形成できない領域の
上部のゲート電極を除去すれば、ホットエレクトロンに
よるゲート酸化膜7の静電気破壊を回避できる。その結
果として、静電気破壊耐量が強化できるというものであ
る。
【0023】[第2の実施形態]図3は本発明の第2の実
施形態に係る半導体装置のゲート電極の表面レイアウト
を示す上面図である。本実施形態に示す半導体装置は、
ゲート電極8の表面的なレイアウトにおいて、ゲート絶
縁膜7を介してチャネルの電位を制御する機能を有し、
かつソース領域6の配置に対応して表面レイアウト的に
は二箇所に分断して配置されている電極部分8に加え
て、その外周領域に位置する領域に新たにゲート電極パ
ッド10に接続する為の配線領域11を設け、前記の二
箇所に分断されたゲート電極部分8それぞれに対して、
配線領域11を接続している。このようにして、ゲート
電極8が正常に機能するために必要なゲート電極パッド
10との接続を取る事ができ、逆バイアス時のゲート酸
化膜破壊の回避とゲート電極の正常動作を両立させる事
を可能とするものである。
施形態に係る半導体装置のゲート電極の表面レイアウト
を示す上面図である。本実施形態に示す半導体装置は、
ゲート電極8の表面的なレイアウトにおいて、ゲート絶
縁膜7を介してチャネルの電位を制御する機能を有し、
かつソース領域6の配置に対応して表面レイアウト的に
は二箇所に分断して配置されている電極部分8に加え
て、その外周領域に位置する領域に新たにゲート電極パ
ッド10に接続する為の配線領域11を設け、前記の二
箇所に分断されたゲート電極部分8それぞれに対して、
配線領域11を接続している。このようにして、ゲート
電極8が正常に機能するために必要なゲート電極パッド
10との接続を取る事ができ、逆バイアス時のゲート酸
化膜破壊の回避とゲート電極の正常動作を両立させる事
を可能とするものである。
【0024】[第3の実施形態]図4は本発明の第3の実
施形態に係る半導体装置の要部の構造を示すもので、図
4(a)はソース領域のない部位での断面図 、図4(b)は
ソース領域のある部位での断面図を示す。図2は同上の
半導体装置におけるソース領域のない部位での断面図で
ある。
施形態に係る半導体装置の要部の構造を示すもので、図
4(a)はソース領域のない部位での断面図 、図4(b)は
ソース領域のある部位での断面図を示す。図2は同上の
半導体装置におけるソース領域のない部位での断面図で
ある。
【0025】図4(a)に示すようにソース領域6が形成
されていない部分の断面構造においては、有効にチャネ
ル領域を形成できず、電界が集中するゲート電極8の直
下のゲート酸化膜12を従来例(図9)におけるゲート酸
化膜7の厚み約500Åに対してその倍の1000Åの
厚みで形成する一方、 図4(b)に示すようにソース領
域が形成されている部分の断面構造では、ゲート酸化膜
7を従来例と同じく約500Åの厚みで形成するという
ものである。酸化膜の耐電圧性能はその膜厚に比例する
ので、従来例の倍の厚みにすれば、静電気破壊耐量面で
も約2倍の効果があるからである。
されていない部分の断面構造においては、有効にチャネ
ル領域を形成できず、電界が集中するゲート電極8の直
下のゲート酸化膜12を従来例(図9)におけるゲート酸
化膜7の厚み約500Åに対してその倍の1000Åの
厚みで形成する一方、 図4(b)に示すようにソース領
域が形成されている部分の断面構造では、ゲート酸化膜
7を従来例と同じく約500Åの厚みで形成するという
ものである。酸化膜の耐電圧性能はその膜厚に比例する
ので、従来例の倍の厚みにすれば、静電気破壊耐量面で
も約2倍の効果があるからである。
【0026】図5は本発明の第3の実施形態に係る半導
体装置の製造工程を示すもので、ソース領域のない部位
での断面図であり、図5(a)はイオン注入プロセス、図
5(b)は酸化プロセスを示す。本実施形態に示す半導体
装置の製造方法として、図4(a)に示す厚い酸化膜12
の領域を形成する為に、図5(a)において矢印線で示す
ように多量のイオン注入により選択的に高濃度の前記領
域に対応する導電型の不純物を注入し、高濃度の不純物
を有する領域15、16を形成し、選択的に前記領域の
酸化反応を促進する所謂 “増殖酸化“を利用する。す
なわち、P型ウェル領域3にはP型不純物のボロンを1
015/cm2レベルのドーズ量で、N型領域5にはN型不純
物のヒ素を同様に1015/cm2レベルのドーズ量で注入す
る。次工程の酸化工程で温度上限を900℃〜950℃
に設定する事で拡散層を浅くし、不純物濃度を1020/c
m2レベルの高濃度を維持する。その結果、図5(b)に示
すように高濃度層上の”増殖酸化“が起こり、高濃度処
理によらない場合の通常のゲート酸化膜の膜厚が500
Å程度であるのに対し、高濃度処理を行なった場合のゲ
ート酸化膜12の膜厚は1000Å程度まで増加する。
体装置の製造工程を示すもので、ソース領域のない部位
での断面図であり、図5(a)はイオン注入プロセス、図
5(b)は酸化プロセスを示す。本実施形態に示す半導体
装置の製造方法として、図4(a)に示す厚い酸化膜12
の領域を形成する為に、図5(a)において矢印線で示す
ように多量のイオン注入により選択的に高濃度の前記領
域に対応する導電型の不純物を注入し、高濃度の不純物
を有する領域15、16を形成し、選択的に前記領域の
酸化反応を促進する所謂 “増殖酸化“を利用する。す
なわち、P型ウェル領域3にはP型不純物のボロンを1
015/cm2レベルのドーズ量で、N型領域5にはN型不純
物のヒ素を同様に1015/cm2レベルのドーズ量で注入す
る。次工程の酸化工程で温度上限を900℃〜950℃
に設定する事で拡散層を浅くし、不純物濃度を1020/c
m2レベルの高濃度を維持する。その結果、図5(b)に示
すように高濃度層上の”増殖酸化“が起こり、高濃度処
理によらない場合の通常のゲート酸化膜の膜厚が500
Å程度であるのに対し、高濃度処理を行なった場合のゲ
ート酸化膜12の膜厚は1000Å程度まで増加する。
【0027】また、注入領域を限定するためのマスク
は、N型高濃度領域15の為には、同様にN型高濃度領
域のドレイン領域5のマスクレイアウトの変更で、 P
型高濃度領域16の為には同様にP型高濃度領域のP型
コンタクトのマスクレイアウトの変更で対応できる。こ
のように、マスクレイアウトの変更のみで新たにイオン
注入工程を追加する事無く容易に対応することができ
る。
は、N型高濃度領域15の為には、同様にN型高濃度領
域のドレイン領域5のマスクレイアウトの変更で、 P
型高濃度領域16の為には同様にP型高濃度領域のP型
コンタクトのマスクレイアウトの変更で対応できる。こ
のように、マスクレイアウトの変更のみで新たにイオン
注入工程を追加する事無く容易に対応することができ
る。
【0028】[第4の実施形態]図6は本発明の第4の実
施形態に係る半導体装置の要部の構造を示すもので、図
6(a)はソース領域のない部位での断面図 、図6(b)は
ソース領域のある部位での断面図を示す。図6(a)に示
すようにソース領域6が形成されてない部分の断面構造
において、有効にチャネル領域を形成できず、電界が集
中するゲート電極8の直下のP型ウェル領域4端にその
電界緩和の為、新たにP型領域17を設ける。このP型
領域17の配置はゲート電極8の下部領域をカバーする
ようにレイアウトする為、ゲート電極8直下の強い電界
をP型領域17とN型領域3間に発生する空乏層にて緩
和できる。その結果、静電気破壊耐量が従来例より強化
される。ソース領域のある部位では図6(b)に示すよう
にP型領域17を設ける必要はない。
施形態に係る半導体装置の要部の構造を示すもので、図
6(a)はソース領域のない部位での断面図 、図6(b)は
ソース領域のある部位での断面図を示す。図6(a)に示
すようにソース領域6が形成されてない部分の断面構造
において、有効にチャネル領域を形成できず、電界が集
中するゲート電極8の直下のP型ウェル領域4端にその
電界緩和の為、新たにP型領域17を設ける。このP型
領域17の配置はゲート電極8の下部領域をカバーする
ようにレイアウトする為、ゲート電極8直下の強い電界
をP型領域17とN型領域3間に発生する空乏層にて緩
和できる。その結果、静電気破壊耐量が従来例より強化
される。ソース領域のある部位では図6(b)に示すよう
にP型領域17を設ける必要はない。
【0029】図7は本発明の第4の実施形態に係る半導
体装置の製造工程を示すもので、ソース領域のない部位
での断面図であり、図7(a)はイオン注入プロセス、図
7(b)は拡散プロセスを示す。
体装置の製造工程を示すもので、ソース領域のない部位
での断面図であり、図7(a)はイオン注入プロセス、図
7(b)は拡散プロセスを示す。
【0030】本実施形態に示す半導体装置の製造方法と
して、図7(a)において矢印線で示すようにP型不純物
のボロンのイオン注入を1012/cm2乃至1014/cm2レベ
ルのドーズ量で行なった後、図7(b)に示すように拡散
プロセスを経て新たなP型領域17を形成する。また、
イオン注入の注入領域を限定するためのマスクは、P型
高濃度領域のP型コンタクトのマスクレイアウトの変更
で対応できる。このように、マスクレイアウトの変更の
みで新たにイオン注入工程を追加する事無く容易に対応
可能である。
して、図7(a)において矢印線で示すようにP型不純物
のボロンのイオン注入を1012/cm2乃至1014/cm2レベ
ルのドーズ量で行なった後、図7(b)に示すように拡散
プロセスを経て新たなP型領域17を形成する。また、
イオン注入の注入領域を限定するためのマスクは、P型
高濃度領域のP型コンタクトのマスクレイアウトの変更
で対応できる。このように、マスクレイアウトの変更の
みで新たにイオン注入工程を追加する事無く容易に対応
可能である。
【0031】
【発明の効果】以上のように、請求項1記載の半導体装
置の発明にあっては、半導体支持基板上に絶縁層を介し
て形成された第一導電型の半導体層内に、少なくとも一
の第一導電型のドレイン領域と複数の第一導電型のソー
ス領域とが離間して形成され、ソース領域を囲んで第二
導電型のウェル領域を有する半導体装置において、半導
体層内に存在する複数のソース領域の各々に対応して個
別のゲート電極が有効にチャネル領域を形成できる領域
のみにゲート絶縁膜を介して配置するのでゲート電極が
存在しない部分のゲート酸化膜にホットエレクトロンが
集中することなく、逆バイアス時のゲート酸化膜の破壊
を回避できるという効果を奏する。
置の発明にあっては、半導体支持基板上に絶縁層を介し
て形成された第一導電型の半導体層内に、少なくとも一
の第一導電型のドレイン領域と複数の第一導電型のソー
ス領域とが離間して形成され、ソース領域を囲んで第二
導電型のウェル領域を有する半導体装置において、半導
体層内に存在する複数のソース領域の各々に対応して個
別のゲート電極が有効にチャネル領域を形成できる領域
のみにゲート絶縁膜を介して配置するのでゲート電極が
存在しない部分のゲート酸化膜にホットエレクトロンが
集中することなく、逆バイアス時のゲート酸化膜の破壊
を回避できるという効果を奏する。
【0032】請求項2記載の半導体装置の発明にあって
は、ゲート電極の外周領域に配線を配置し、ゲート電極
パッドに接続するとともに、ゲート電極各々に少なくと
も一箇所以上接続するようにしたので、複数個のソース
領域が各々不連続に存在していてもゲート電極が正常に
機能するために必要なゲートパッドとの接続を取る事が
でき、もって、逆バイアス時のゲート酸化膜の破壊の回
避し、且つ、ゲート電極の正常動作をも確保できるとい
う効果を奏する。
は、ゲート電極の外周領域に配線を配置し、ゲート電極
パッドに接続するとともに、ゲート電極各々に少なくと
も一箇所以上接続するようにしたので、複数個のソース
領域が各々不連続に存在していてもゲート電極が正常に
機能するために必要なゲートパッドとの接続を取る事が
でき、もって、逆バイアス時のゲート酸化膜の破壊の回
避し、且つ、ゲート電極の正常動作をも確保できるとい
う効果を奏する。
【0033】請求項3記載の半導体装置の発明にあって
は、半導体支持基板上に絶縁層を介して形成された第一
導電型の半導体層内に、少なくとも一の第一導電型のド
レイン領域と複数の第一導電型のソース領域とが離間し
て形成され、ソース領域を囲んで第二導電型のウェル領
域を有する半導体装置において、ゲート電極が有効にチ
ャネル領域を形成できない領域のゲート電極直下のゲー
ト絶縁膜の膜圧を選択的にそれ以外の領域のゲート絶縁
膜の膜厚よりも厚く形成するようにしたので、この部分
のゲート酸化膜の耐電圧性能が強化され、ホットエレク
トロンが集中しても、逆バイアス時のゲート酸化膜の破
壊を回避できるという効果を奏する。
は、半導体支持基板上に絶縁層を介して形成された第一
導電型の半導体層内に、少なくとも一の第一導電型のド
レイン領域と複数の第一導電型のソース領域とが離間し
て形成され、ソース領域を囲んで第二導電型のウェル領
域を有する半導体装置において、ゲート電極が有効にチ
ャネル領域を形成できない領域のゲート電極直下のゲー
ト絶縁膜の膜圧を選択的にそれ以外の領域のゲート絶縁
膜の膜厚よりも厚く形成するようにしたので、この部分
のゲート酸化膜の耐電圧性能が強化され、ホットエレク
トロンが集中しても、逆バイアス時のゲート酸化膜の破
壊を回避できるという効果を奏する。
【0034】請求項4記載の半導体装置の製造方法の発
明にあっては、請求項3記載の半導体装置の製造方法に
おいて、ゲート絶縁膜の形成前に、前記ゲート電極が有
効にチャネル領域を形成できない領域の前記ゲート電極
直下の前記ゲート絶縁膜を形成する領域に、選択的に高
濃度の前記領域に対応する導電型の不純物を注入し、前
記領域の酸化反応を促進することにより製造できるよう
にしたので、従来の製造工程のマスクレイアウトの変更
のみで容易に製造できるという効果を奏する。
明にあっては、請求項3記載の半導体装置の製造方法に
おいて、ゲート絶縁膜の形成前に、前記ゲート電極が有
効にチャネル領域を形成できない領域の前記ゲート電極
直下の前記ゲート絶縁膜を形成する領域に、選択的に高
濃度の前記領域に対応する導電型の不純物を注入し、前
記領域の酸化反応を促進することにより製造できるよう
にしたので、従来の製造工程のマスクレイアウトの変更
のみで容易に製造できるという効果を奏する。
【0035】請求項5記載の半導体装置の発明にあって
は、半導体支持基板上に絶縁層を介して形成された第一
導電型の半導体層内に、少なくとも一の第一導電型のド
レイン領域と複数の第一導電型のソース領域とが離間し
て形成され、ソース領域を囲んで第二導電型のウェル領
域を有する半導体装置において、第二導電型のウェル領
域と直結し、且つ、第一導電型のドレイン領域方向に、
少なくともゲート電極が有効にチャネル領域を形成でき
ない領域のゲート電極直下の前記ゲート絶縁膜の裏面を
選択的に覆い尽くすように新たな第二導電型の領域を形
成するようにしたので、最も電界が集中するウェル領域
端の電界を緩和することにより、逆バイアス時のゲート
酸化膜の破壊を抑制できるという効果を奏する。
は、半導体支持基板上に絶縁層を介して形成された第一
導電型の半導体層内に、少なくとも一の第一導電型のド
レイン領域と複数の第一導電型のソース領域とが離間し
て形成され、ソース領域を囲んで第二導電型のウェル領
域を有する半導体装置において、第二導電型のウェル領
域と直結し、且つ、第一導電型のドレイン領域方向に、
少なくともゲート電極が有効にチャネル領域を形成でき
ない領域のゲート電極直下の前記ゲート絶縁膜の裏面を
選択的に覆い尽くすように新たな第二導電型の領域を形
成するようにしたので、最も電界が集中するウェル領域
端の電界を緩和することにより、逆バイアス時のゲート
酸化膜の破壊を抑制できるという効果を奏する。
【0036】請求項6記載の半導体装置の製造方法の発
明にあっては、請求項5記載の半導体装置の製造方法に
おいて、ゲート絶縁膜の形成前に、前記第二導電型のウ
ェル領域と直結し、且つ、前記第一導電型のドレイン領
域方向に、少なくとも前記ゲート電極が有効にチャネル
領域を形成できない領域に対応する基板面を選択的に覆
い尽くすように第二導電型の不純物を注入することによ
り製造できるようにしたので、従来の製造工程のマスク
レイアウトの変更のみで容易に製造できるという効果を
奏する。
明にあっては、請求項5記載の半導体装置の製造方法に
おいて、ゲート絶縁膜の形成前に、前記第二導電型のウ
ェル領域と直結し、且つ、前記第一導電型のドレイン領
域方向に、少なくとも前記ゲート電極が有効にチャネル
領域を形成できない領域に対応する基板面を選択的に覆
い尽くすように第二導電型の不純物を注入することによ
り製造できるようにしたので、従来の製造工程のマスク
レイアウトの変更のみで容易に製造できるという効果を
奏する。
【図1】本発明の第1の実施形態に係る半導体装置の要
部の断面構造を示す斜視図である。
部の断面構造を示す斜視図である。
【図2】同上の半導体装置におけるソース領域のない部
位での断面図である。
位での断面図である。
【図3】本発明の第2の実施形態に係る半導体装置のゲ
ート電極の表面レイアウトを示す上面図である。
ート電極の表面レイアウトを示す上面図である。
【図4】本発明の第3の実施形態に係る半導体装置の要
部の構造を示す断面図である。(a)はソース領域のない
部位での断面図 、(b)はソース領域のある部位での断面
図を示す。
部の構造を示す断面図である。(a)はソース領域のない
部位での断面図 、(b)はソース領域のある部位での断面
図を示す。
【図5】本発明の第3の実施形態に係る半導体装置の製
造工程を示すソース領域のない部位での断面図である。
(a)はイオン注入プロセス、(b)は酸化プロセスを示す。
造工程を示すソース領域のない部位での断面図である。
(a)はイオン注入プロセス、(b)は酸化プロセスを示す。
【図6】本発明の第4の実施形態に係る半導体装置の要
部の構造を示す断面図である。(a)はソース領域のない
部位での断面図 、(b)はソース領域のある部位での断面
図を示す。
部の構造を示す断面図である。(a)はソース領域のない
部位での断面図 、(b)はソース領域のある部位での断面
図を示す。
【図7】本発明の第6の実施形態に係る半導体装置の製
造工程を示すソース領域のない部位での断面図である。
(a)はイオン注入プロセス、(b)は拡散プロセスを示す。
造工程を示すソース領域のない部位での断面図である。
(a)はイオン注入プロセス、(b)は拡散プロセスを示す。
【図8】従来例に係るSOI-LDMOSFETの要部の断面構造を
示す斜視図である。
示す斜視図である。
【図9】従来例に係るSOI-LDMOSFETの要部を示す断面図
である。
である。
1 半導体支持基板 2 絶縁層 3 N型半導体層 4 P型ウェル領域 5 N+型ドレイン領域 6 N+型ソース領域 7 ゲート酸化膜 8 ゲート電極 10 ゲート電極パッド 11 配線領域 12 ゲート酸化膜 15 N型高濃度領域 16 P型高濃度領域 17 P型領域
───────────────────────────────────────────────────── フロントページの続き (72)発明者 鈴木 裕二 大阪府門真市大字門真1048番地松下電工株 式会社内 (72)発明者 早崎 嘉城 大阪府門真市大字門真1048番地松下電工株 式会社内 (72)発明者 岸田 貴司 大阪府門真市大字門真1048番地松下電工株 式会社内 (72)発明者 高野 仁路 大阪府門真市大字門真1048番地松下電工株 式会社内 (72)発明者 吉田 岳司 大阪府門真市大字門真1048番地松下電工株 式会社内 Fターム(参考) 5F110 AA12 BB12 CC02 DD05 DD13 EE09 EE24 EE25 EE29 EE37 FF02 FF12 GG02 GG24 GG32 GG34 HM04 HM05 HM12
Claims (6)
- 【請求項1】 半導体支持基板上に絶縁層を介して形成
された第一導電型の半導体層内に、少なくとも一の第一
導電型のドレイン領域と複数の第一導電型のソース領域
とが離間して形成され、前記ソース領域を囲んで第二導
電型のウェル領域を有する半導体装置において、前記半
導体層内に存在する前記複数のソース領域の各々に対応
して個別のゲート電極が有効にチャネル領域を形成でき
る領域のみにゲート絶縁膜を介して配置することを特徴
とする半導体装置。 - 【請求項2】 前記ゲート電極の外周領域に配線を配置
し、ゲート電極パッドに接続するとともに、前記ゲート
電極各々に少なくとも一箇所以上接続することを特徴と
する請求項1記載の半導体装置。 - 【請求項3】 半導体支持基板上に絶縁層を介して形成
された第一導電型の半導体層内に、少なくとも一の第一
導電型のドレイン領域と複数の第一導電型のソース領域
とが離間して形成され、前記ソース領域を囲んで第二導
電型のウェル領域を有する半導体装置において、前記ゲ
ート電極が有効にチャネル領域を形成できない領域の前
記ゲート電極直下の前記ゲート絶縁膜の膜圧を選択的に
それ以外の領域の前記ゲート絶縁膜の膜厚よりも厚く形
成することを特徴とする半導体装置。 - 【請求項4】 請求項3記載の半導体装置の製造におい
て、ゲート絶縁膜の形成前に、前記ゲート電極が有効に
チャネル領域を形成できない領域の前記ゲート電極直下
の前記ゲート絶縁膜を形成する領域に、選択的に高濃度
の前記領域に対応する導電型の不純物を注入し、前記領
域の酸化反応を促進することを特徴とする半導体装置の
製造方法。 - 【請求項5】 半導体支持基板上に絶縁層を介して形成
された第一導電型の半導体層内に、少なくとも一の第一
導電型のドレイン領域と複数の第一導電型のソース領域
とが離間して形成され、前記ソース領域を囲んで第二導
電型のウェル領域を有する半導体装置において、前記第
二導電型のウェル領域と直結し、且つ、前記第一導電型
のドレイン領域方向に、少なくとも前記ゲート電極が有
効にチャネル領域を形成できない領域の前記ゲート電極
直下の前記ゲート絶縁膜の裏面を選択的に覆い尽くすよ
うに新たな第二導電型の領域を形成することを特徴とす
る半導体装置。 - 【請求項6】 請求項5記載の半導体装置の製造におい
て、ゲート絶縁膜の形成前に、前記第二導電型のウェル
領域と直結し、且つ、前記第一導電型のドレイン領域方
向に、少なくとも前記ゲート電極が有効にチャネル領域
を形成できない領域に対応する基板面を選択的に覆い尽
くすように第二導電型の不純物を注入することを特徴と
する半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000263743A JP2002076355A (ja) | 2000-08-31 | 2000-08-31 | 半導体装置及び製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000263743A JP2002076355A (ja) | 2000-08-31 | 2000-08-31 | 半導体装置及び製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2002076355A true JP2002076355A (ja) | 2002-03-15 |
Family
ID=18751247
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000263743A Pending JP2002076355A (ja) | 2000-08-31 | 2000-08-31 | 半導体装置及び製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2002076355A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005026664A (ja) * | 2003-06-13 | 2005-01-27 | Denso Corp | 半導体装置およびその製造方法 |
-
2000
- 2000-08-31 JP JP2000263743A patent/JP2002076355A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005026664A (ja) * | 2003-06-13 | 2005-01-27 | Denso Corp | 半導体装置およびその製造方法 |
JP4590884B2 (ja) * | 2003-06-13 | 2010-12-01 | 株式会社デンソー | 半導体装置およびその製造方法 |
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