JPH08262489A - 半導体装置及び半導体装置の製造方法 - Google Patents
半導体装置及び半導体装置の製造方法Info
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- JPH08262489A JPH08262489A JP6629695A JP6629695A JPH08262489A JP H08262489 A JPH08262489 A JP H08262489A JP 6629695 A JP6629695 A JP 6629695A JP 6629695 A JP6629695 A JP 6629695A JP H08262489 A JPH08262489 A JP H08262489A
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Abstract
(57)【要約】
【目的】 電極パターン等の下地パターンの微細加工を
可能とし、かつその上面に形成される配線層の断線を防
止して、半導体装置の歩留まりの向上を図る。 【構成】 石英基板１上に１層目の多結晶シリコン層に
よる活性層２を形成し、該活性層２に対してｎ形の不純
物を導入して信号蓄積キャパシタＣｓの一方の電極６を
形成する。その後、活性層２上に熱酸化膜（ゲート絶縁
膜）７を介して２層目の多結晶シリコン層を形成し、該
多結晶シリコン層をその厚み方向途中まで、等方性エッ
チングにて選択的に除去する。その後、残りの多結晶シ
リコン層を異方性エッチングにて選択的に除去して該多
結晶シリコン層によるＴＦＴのゲート電極８及び信号蓄
積キャパシタＣｓの他方の電極９を形成する。この場
合、各電極８及び９の上部の角部は等方性エッチングの
サイドエッチングにより面取りされた形状となる。
可能とし、かつその上面に形成される配線層の断線を防
止して、半導体装置の歩留まりの向上を図る。 【構成】 石英基板１上に１層目の多結晶シリコン層に
よる活性層２を形成し、該活性層２に対してｎ形の不純
物を導入して信号蓄積キャパシタＣｓの一方の電極６を
形成する。その後、活性層２上に熱酸化膜（ゲート絶縁
膜）７を介して２層目の多結晶シリコン層を形成し、該
多結晶シリコン層をその厚み方向途中まで、等方性エッ
チングにて選択的に除去する。その後、残りの多結晶シ
リコン層を異方性エッチングにて選択的に除去して該多
結晶シリコン層によるＴＦＴのゲート電極８及び信号蓄
積キャパシタＣｓの他方の電極９を形成する。この場
合、各電極８及び９の上部の角部は等方性エッチングの
サイドエッチングにより面取りされた形状となる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置及び半導体
装置の製造方法に関し、例えば、アクティブマトリクス
表示方式における液晶表示装置の液晶用駆動スイッチと
して使用されるＴＦＴ（薄膜トランジスタ）に用いて好
適な半導体装置及びその製造方法に関する。
装置の製造方法に関し、例えば、アクティブマトリクス
表示方式における液晶表示装置の液晶用駆動スイッチと
して使用されるＴＦＴ（薄膜トランジスタ）に用いて好
適な半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】一般に、テレビなど精細な画像を表示す
る場合には、解像度の高い映像が求められるため、キャ
ラクタディスプレイ等に比べてより精細なマトリクスの
構成が必要になる。従来の単純マトリクス表示方式の場
合、マトリクスの構成を精細にするほど、走査電極や表
示電極の数が多くなり、それに伴って、液晶の応答速度
が遅くなり、クロストークによる弊害が生じる。
る場合には、解像度の高い映像が求められるため、キャ
ラクタディスプレイ等に比べてより精細なマトリクスの
構成が必要になる。従来の単純マトリクス表示方式の場
合、マトリクスの構成を精細にするほど、走査電極や表
示電極の数が多くなり、それに伴って、液晶の応答速度
が遅くなり、クロストークによる弊害が生じる。
【０００３】そこで、最近では、スイッチング素子をマ
トリクス状に配列したアレイを用いて、液晶を直接スイ
ッチ駆動するいわゆるアクティブマトリクス表示方式が
注目され、実用化に至っている。この表示方式では、ク
ロストークの問題がなく、しかも、最近めざましく進歩
したＬＳＩ製造技術を駆使することによって、非常に精
細な画像が表示できる液晶テレビなどを容易に実現させ
ることができる。
トリクス状に配列したアレイを用いて、液晶を直接スイ
ッチ駆動するいわゆるアクティブマトリクス表示方式が
注目され、実用化に至っている。この表示方式では、ク
ロストークの問題がなく、しかも、最近めざましく進歩
したＬＳＩ製造技術を駆使することによって、非常に精
細な画像が表示できる液晶テレビなどを容易に実現させ
ることができる。
【０００４】従来のアクティブマトリクス表示方式の液
晶表示装置の製造方法を図６及び図７に基づいて説明す
ると、まず、図６Ａに示すように、石英基板１０１上に
多結晶シリコン層を例えばＣＶＤ法にて形成した後、該
多結晶シリコン層をパターニングして多結晶シリコン層
による活性層１０２を形成する。
晶表示装置の製造方法を図６及び図７に基づいて説明す
ると、まず、図６Ａに示すように、石英基板１０１上に
多結晶シリコン層を例えばＣＶＤ法にて形成した後、該
多結晶シリコン層をパターニングして多結晶シリコン層
による活性層１０２を形成する。
【０００５】次に、図６Ｂに示すように、熱酸化を施し
て活性層１０２の全面に熱酸化膜１０３を形成する。こ
の熱酸化膜１０３は、その後に形成されるＴＦＴのゲー
ト絶縁膜及び信号蓄積キャパシタの絶縁膜となる。その
後、信号蓄積キャパシタとなる部分にｎ形の不純物（例
えば砒素（Ａｓ））を導入して信号蓄積キャパシタの一
方の電極１０４を形成する。
て活性層１０２の全面に熱酸化膜１０３を形成する。こ
の熱酸化膜１０３は、その後に形成されるＴＦＴのゲー
ト絶縁膜及び信号蓄積キャパシタの絶縁膜となる。その
後、信号蓄積キャパシタとなる部分にｎ形の不純物（例
えば砒素（Ａｓ））を導入して信号蓄積キャパシタの一
方の電極１０４を形成する。
【０００６】次に、図６Ｃに示すように、全面に２層目
の多結晶シリコン層を形成した後、該多結晶シリコン層
をパターニングして、多結晶シリコン層によるゲート電
極１０５及び信号蓄積キャパシタ電極１０６を形成す
る。その後、ゲート電極１０５をマスクとして活性層１
０２にｎ形の不純物（例えば砒素（Ａｓ））をイオン注
入してソース領域１０７及びドレイン領域１０８を形成
する。
の多結晶シリコン層を形成した後、該多結晶シリコン層
をパターニングして、多結晶シリコン層によるゲート電
極１０５及び信号蓄積キャパシタ電極１０６を形成す
る。その後、ゲート電極１０５をマスクとして活性層１
０２にｎ形の不純物（例えば砒素（Ａｓ））をイオン注
入してソース領域１０７及びドレイン領域１０８を形成
する。
【０００７】次に、図６Ｄに示すように、全面に上層の
配線との短絡防止のための膜厚の厚い例えばＳｉＯ2 等
からなる１層目の層間絶縁膜１０９を例えばＣＶＤ法に
て形成する。
配線との短絡防止のための膜厚の厚い例えばＳｉＯ2 等
からなる１層目の層間絶縁膜１０９を例えばＣＶＤ法に
て形成する。
【０００８】次に、図７Ａに示すように、全面に配線材
料である例えばＡｌ層を例えばスパッタリングにて被着
形成した後、該Ａｌ層をパターニングしてＡｌ層による
信号線１１０を形成する。
料である例えばＡｌ層を例えばスパッタリングにて被着
形成した後、該Ａｌ層をパターニングしてＡｌ層による
信号線１１０を形成する。
【０００９】次に、図７Ｂに示すように、全面に上層の
電極との短絡防止のための膜厚の厚い例えばＳｉＯ2 等
からなる２層目の層間絶縁膜１１１を例えばＣＶＤ法に
て形成する。その後、ＴＦＴの性能向上用に薄膜のＳｉ
Ｎ膜１１２を例えばプラズマＣＶＤ法にて形成する。
電極との短絡防止のための膜厚の厚い例えばＳｉＯ2 等
からなる２層目の層間絶縁膜１１１を例えばＣＶＤ法に
て形成する。その後、ＴＦＴの性能向上用に薄膜のＳｉ
Ｎ膜１１２を例えばプラズマＣＶＤ法にて形成する。
【００１０】次に、図７Ｃに示すように、全面に表面の
凹凸を無くすための例えばＳＯＧ等からなる平坦化膜１
１３を形成する。その後、ＩＴＯ膜を例えばスパッタリ
ングにて被着形成した後、該ＩＴＯ膜をパターニングし
て液晶表示用の透明電極１１４を形成する。この透明電
極１１４は、各絵素毎に分離されたかたちとなる。
凹凸を無くすための例えばＳＯＧ等からなる平坦化膜１
１３を形成する。その後、ＩＴＯ膜を例えばスパッタリ
ングにて被着形成した後、該ＩＴＯ膜をパターニングし
て液晶表示用の透明電極１１４を形成する。この透明電
極１１４は、各絵素毎に分離されたかたちとなる。
【００１１】その後の工程は、図示を省略するが、上記
石英基板１０１と別の石英基板（一主面に対向電極が形
成されている）をそれぞれ透明電極１１４と対向電極と
が向かい合うように対向させ、かつスペーサを介して封
着し、更に石英基板１０１と上記別の石英基板間に液晶
層を注入した後、その注入口を封止して液晶表示装置を
得る。
石英基板１０１と別の石英基板（一主面に対向電極が形
成されている）をそれぞれ透明電極１１４と対向電極と
が向かい合うように対向させ、かつスペーサを介して封
着し、更に石英基板１０１と上記別の石英基板間に液晶
層を注入した後、その注入口を封止して液晶表示装置を
得る。
【００１２】
【発明が解決しようとする課題】ところで、電極材料で
ある例えば多結晶シリコン層をパターニングするための
ドライエッチングとして、図８Ａに示すように、全ての
方向にエッチングが進む等方性エッチングによる方法
と、図８Ｂに示すように、１方向のみエッチング進む異
方性エッチングによる方法がある。
ある例えば多結晶シリコン層をパターニングするための
ドライエッチングとして、図８Ａに示すように、全ての
方向にエッチングが進む等方性エッチングによる方法
と、図８Ｂに示すように、１方向のみエッチング進む異
方性エッチングによる方法がある。
【００１３】等方性エッチングの場合、図８Ａに示すよ
うに、フォトレジスト１２１下の多結晶シリコン層１２
２に対するサイドエッチングが進むため、多結晶シリコ
ン層１２２をフォトレジスト１２１のレジストパターン
に沿った形状にパターニングを行なうことができない
が、異方性エッチングの場合、図８Ｂに示すように、多
結晶シリコン層１２２をフォトレジスト１２１のレジス
トパターンに沿った形状にパターニングを行なうことが
できることから、線幅の微細化が進むに伴い、上記異方
性エッチングによる方法が必要な技術となってくる。
うに、フォトレジスト１２１下の多結晶シリコン層１２
２に対するサイドエッチングが進むため、多結晶シリコ
ン層１２２をフォトレジスト１２１のレジストパターン
に沿った形状にパターニングを行なうことができない
が、異方性エッチングの場合、図８Ｂに示すように、多
結晶シリコン層１２２をフォトレジスト１２１のレジス
トパターンに沿った形状にパターニングを行なうことが
できることから、線幅の微細化が進むに伴い、上記異方
性エッチングによる方法が必要な技術となってくる。
【００１４】そして、パターン形成された膜上にある種
の膜をＣＶＤにて被着形成した際、水平方向に比べて垂
直方向の膜厚が薄くなる傾向がある。即ち、図９の例で
示すと、パターン形成された例えば多結晶シリコン層に
よる電極パターン１２２上にある膜１２３をＣＶＤ法等
で被着形成した場合、電極パターン１２２上面における
膜厚ｔ１よりも段差側面における膜厚ｔ２が薄くなる傾
向がある（ｔ１＞ｔ２）。
の膜をＣＶＤにて被着形成した際、水平方向に比べて垂
直方向の膜厚が薄くなる傾向がある。即ち、図９の例で
示すと、パターン形成された例えば多結晶シリコン層に
よる電極パターン１２２上にある膜１２３をＣＶＤ法等
で被着形成した場合、電極パターン１２２上面における
膜厚ｔ１よりも段差側面における膜厚ｔ２が薄くなる傾
向がある（ｔ１＞ｔ２）。
【００１５】この傾向は、パターン形成された膜（例え
ば多結晶シリコン層による電極パターン１２２など）の
段差が高くなるほど顕著に現れることになる。
ば多結晶シリコン層による電極パターン１２２など）の
段差が高くなるほど顕著に現れることになる。
【００１６】そのため、図７Ａで示すように、Ａｌ層を
スパッタリングにて被着形成した後に、該Ａｌ層をパタ
ーニングして信号線１１０を形成した際、Ａｌ層が下層
の段差部分で断線するおそれがあった。
スパッタリングにて被着形成した後に、該Ａｌ層をパタ
ーニングして信号線１１０を形成した際、Ａｌ層が下層
の段差部分で断線するおそれがあった。
【００１７】本発明は、上記の課題に鑑みてなされたも
ので、その目的とするところは、例えば電極パターン等
の下地パターンの上面に形成される配線層の断線を防止
することができる半導体装置を提供することにある。
ので、その目的とするところは、例えば電極パターン等
の下地パターンの上面に形成される配線層の断線を防止
することができる半導体装置を提供することにある。
【００１８】また、本発明の他の目的は、例えば電極パ
ターン等の下地パターンの微細加工が可能で、かつその
上面に形成される配線層の断線を防止することができ、
半導体装置の歩留まりの向上を図ることができる半導体
装置の製造方法を提供することにある。
ターン等の下地パターンの微細加工が可能で、かつその
上面に形成される配線層の断線を防止することができ、
半導体装置の歩留まりの向上を図ることができる半導体
装置の製造方法を提供することにある。
【００１９】
【課題を解決するための手段】本発明に係る半導体装置
は、下地パターンを含む２層以上の積層膜の少なくとも
上記下地パターンの角部を面取りして構成する。
は、下地パターンを含む２層以上の積層膜の少なくとも
上記下地パターンの角部を面取りして構成する。
【００２０】また、本発明の半導体装置の製造方法は、
下地パターンを含む２層以上の積層膜を有する半導体装
置の製造方法において、上記下地パターンとなる膜を形
成する工程と、上記膜の上部を等方性エッチングにて選
択的に除去する工程と、上記膜を異方性エッチングにて
選択的に除去して上記下地パターンを形成する工程とを
有する。
下地パターンを含む２層以上の積層膜を有する半導体装
置の製造方法において、上記下地パターンとなる膜を形
成する工程と、上記膜の上部を等方性エッチングにて選
択的に除去する工程と、上記膜を異方性エッチングにて
選択的に除去して上記下地パターンを形成する工程とを
有する。
【００２１】
【作用】本発明に係る半導体装置においては、下地パタ
ーンの角部が面取りされていることから、該下地パター
ン上に形成される膜の特に下地パターンの段差部に対応
する部分がなだらかとなって、上記膜形成後において、
上記下地パターンの段差が小さくなり、しかも、該膜の
ステップカバレージ（段差被覆性）が良好となる。
ーンの角部が面取りされていることから、該下地パター
ン上に形成される膜の特に下地パターンの段差部に対応
する部分がなだらかとなって、上記膜形成後において、
上記下地パターンの段差が小さくなり、しかも、該膜の
ステップカバレージ（段差被覆性）が良好となる。
【００２２】その結果、下地パターン上に形成された膜
上に形成される例えば配線層の断切れが回避され、下地
パターン上に積層膜が形成された半導体装置の歩留まり
を向上させることが可能となる。
上に形成される例えば配線層の断切れが回避され、下地
パターン上に積層膜が形成された半導体装置の歩留まり
を向上させることが可能となる。
【００２３】特に、下地パターンが液晶駆動用ＴＦＴに
おけるゲート電極と信号蓄積キャパシタ電極である場
合、上層に形成される配線材料である例えばＡｌ層（信
号線）の断切れが回避され、液晶駆動用ＴＦＴを有する
液晶表示装置の歩留まりを向上させることが可能とな
る。
おけるゲート電極と信号蓄積キャパシタ電極である場
合、上層に形成される配線材料である例えばＡｌ層（信
号線）の断切れが回避され、液晶駆動用ＴＦＴを有する
液晶表示装置の歩留まりを向上させることが可能とな
る。
【００２４】次に、本発明の半導体装置の製造方法にお
いては、下地パターンとなる膜を形成した後、該膜の上
部を等方性エッチングにて選択的に除去する。このと
き、等方性エッチングの特性により、膜のサイドエッチ
ングが進み、そのエッチング段差がなめらかとなる。そ
の後、上記膜を異方性エッチングにて選択的に除去して
上記膜による下地パターンを形成する。
いては、下地パターンとなる膜を形成した後、該膜の上
部を等方性エッチングにて選択的に除去する。このと
き、等方性エッチングの特性により、膜のサイドエッチ
ングが進み、そのエッチング段差がなめらかとなる。そ
の後、上記膜を異方性エッチングにて選択的に除去して
上記膜による下地パターンを形成する。
【００２５】下地パターンは、最初の等方性エッチング
によって、そのエッチング段差がなめらかとされている
ため、異方性エッチング後の下地パターンの角部が面取
りされたかたちとなる。
によって、そのエッチング段差がなめらかとされている
ため、異方性エッチング後の下地パターンの角部が面取
りされたかたちとなる。
【００２６】従って、下地パターン上に形成される膜の
特に下地パターンの段差部に対応する部分がなだらかと
なって、上記膜形成後において、上記下地パターンの段
差が小さくなり、しかも、該膜のステップカバレージ
（段差被覆性）が良好となる。
特に下地パターンの段差部に対応する部分がなだらかと
なって、上記膜形成後において、上記下地パターンの段
差が小さくなり、しかも、該膜のステップカバレージ
（段差被覆性）が良好となる。
【００２７】その結果、下地パターン上に形成された上
記膜上に形成される例えば配線層の断切れが回避され、
下地パターン上に積層膜が形成された半導体装置の歩留
まりを向上させることが可能となる。
記膜上に形成される例えば配線層の断切れが回避され、
下地パターン上に積層膜が形成された半導体装置の歩留
まりを向上させることが可能となる。
【００２８】特に、下地パターンが液晶駆動用ＴＦＴに
おけるゲート電極と信号蓄積キャパシタ電極である場
合、上層に形成される配線材料である例えばＡｌ層（信
号線）の断切れが回避され、液晶駆動用ＴＦＴを有する
液晶表示装置の歩留まりを向上させることが可能とな
る。
おけるゲート電極と信号蓄積キャパシタ電極である場
合、上層に形成される配線材料である例えばＡｌ層（信
号線）の断切れが回避され、液晶駆動用ＴＦＴを有する
液晶表示装置の歩留まりを向上させることが可能とな
る。
【００２９】また、下地パターンが最終的には、異方性
エッチングにてパターニングされることから、例えば異
方性エッチングを垂直モードとした場合、下地パターン
が垂直方向にパターニングされ、従って、下地パターン
の微細加工ができ、線幅の縮小化を図ることが可能とな
る。
エッチングにてパターニングされることから、例えば異
方性エッチングを垂直モードとした場合、下地パターン
が垂直方向にパターニングされ、従って、下地パターン
の微細加工ができ、線幅の縮小化を図ることが可能とな
る。
【００３０】
【実施例】以下、本発明に係る半導体装置を、アクティ
ブマトリクス表示方式における液晶表示装置の液晶用駆
動スイッチとして使用されるＴＦＴ（薄膜トランジス
タ）と信号蓄積に用いられる信号蓄積キャパシタに適用
した実施例（以下、単に実施例に係る半導体装置と記
す）を図１〜図５を参照しながら説明する。
ブマトリクス表示方式における液晶表示装置の液晶用駆
動スイッチとして使用されるＴＦＴ（薄膜トランジス
タ）と信号蓄積に用いられる信号蓄積キャパシタに適用
した実施例（以下、単に実施例に係る半導体装置と記
す）を図１〜図５を参照しながら説明する。
【００３１】この実施例に係る半導体装置は、図１に示
すように、石英基板１上に１層目の多結晶シリコン層に
よる活性層２（ＴＦＴのソース領域３，ドレイン領域４
及びチャネル領域５並びに信号蓄積キャパシタの一方の
電極６となる領域）が形成され、この活性層２上に薄い
例えば熱酸化あるいはＣＶＤ法によるＳｉＯ2 膜７を介
して２層目の多結晶シリコン層によるゲート電極８及び
信号蓄積キャパシタの他方の電極９が形成されて構成さ
れている。
すように、石英基板１上に１層目の多結晶シリコン層に
よる活性層２（ＴＦＴのソース領域３，ドレイン領域４
及びチャネル領域５並びに信号蓄積キャパシタの一方の
電極６となる領域）が形成され、この活性層２上に薄い
例えば熱酸化あるいはＣＶＤ法によるＳｉＯ2 膜７を介
して２層目の多結晶シリコン層によるゲート電極８及び
信号蓄積キャパシタの他方の電極９が形成されて構成さ
れている。
【００３２】上記構成において、ゲート電極９と活性層
２におけるソース領域３，ドレイン領域４及びチャネル
領域５にて液晶駆動用のＴＦＴが構成され、活性層２に
おける一方の電極６及び２層目の多結晶シリコン層によ
る他方の電極８並びにこれら電極６及び８間に介在する
絶縁膜７にて信号蓄積キャパシタＣｓが構成される。
２におけるソース領域３，ドレイン領域４及びチャネル
領域５にて液晶駆動用のＴＦＴが構成され、活性層２に
おける一方の電極６及び２層目の多結晶シリコン層によ
る他方の電極８並びにこれら電極６及び８間に介在する
絶縁膜７にて信号蓄積キャパシタＣｓが構成される。
【００３３】また、各電極８及び９上には、上層に形成
される信号線１１との絶縁と保護を目的とした例えばＳ
ｉＯ2 等からなる１層目の層間絶縁膜１０が形成され、
この層間絶縁膜１０上に配線材料である例えばＡｌ層に
よる信号線１１ａ及び接地線１１ｂが形成されている。
される信号線１１との絶縁と保護を目的とした例えばＳ
ｉＯ2 等からなる１層目の層間絶縁膜１０が形成され、
この層間絶縁膜１０上に配線材料である例えばＡｌ層に
よる信号線１１ａ及び接地線１１ｂが形成されている。
【００３４】上記信号線１１上には、例えばＳｉＯ2 等
からなる２層目の層間絶縁膜１２が形成され、この層間
絶縁膜１２上にＴＦＴや信号蓄積キャパシタＣｓの特性
向上を目的としたプラズマＣＶＤ法によるＳｉＮ膜（以
下、Ｐ−ＳｉＮ膜と記す）１３が形成され、このＰ−Ｓ
ｉＮ膜１３上に平坦化を目的とした例えばＳＯＧ等から
なる平坦化膜１４が形成され、この平坦化膜１４上に表
示用としての例えばＩＴＯ膜からなる透明電極１５が形
成されている。なお、図１の例は、透明電極１５に対す
るパターニングを行なう前の状態を示すものである。
からなる２層目の層間絶縁膜１２が形成され、この層間
絶縁膜１２上にＴＦＴや信号蓄積キャパシタＣｓの特性
向上を目的としたプラズマＣＶＤ法によるＳｉＮ膜（以
下、Ｐ−ＳｉＮ膜と記す）１３が形成され、このＰ−Ｓ
ｉＮ膜１３上に平坦化を目的とした例えばＳＯＧ等から
なる平坦化膜１４が形成され、この平坦化膜１４上に表
示用としての例えばＩＴＯ膜からなる透明電極１５が形
成されている。なお、図１の例は、透明電極１５に対す
るパターニングを行なう前の状態を示すものである。
【００３５】そして、本実施例に係る半導体装置におい
ては、２層目の多結晶シリコン層によるゲート電極８及
び信号蓄積キャパシタＣｓの他方の電極９の各上部にお
ける角部が面取りされて構成されている。
ては、２層目の多結晶シリコン層によるゲート電極８及
び信号蓄積キャパシタＣｓの他方の電極９の各上部にお
ける角部が面取りされて構成されている。
【００３６】このことから、上記ゲート電極８及び信号
蓄積キャパシタＣｓの他方の電極９上に形成される１層
目の層間絶縁膜１０、特に各電極８及び９の段差部に対
応する部分がなだらかとなって、上記層間絶縁膜１０の
形成後において、ゲート電極８及び信号蓄積キャパシタ
Ｃｓの他方の電極９の段差が小さくなり、しかも、該層
間絶縁膜１０のステップカバレージ（段差被覆性）が良
好となる。
蓄積キャパシタＣｓの他方の電極９上に形成される１層
目の層間絶縁膜１０、特に各電極８及び９の段差部に対
応する部分がなだらかとなって、上記層間絶縁膜１０の
形成後において、ゲート電極８及び信号蓄積キャパシタ
Ｃｓの他方の電極９の段差が小さくなり、しかも、該層
間絶縁膜１０のステップカバレージ（段差被覆性）が良
好となる。
【００３７】その結果、ゲート電極８及び信号蓄積キャ
パシタＣｓの他方の電極９上に形成された層間絶縁膜１
０上に形成されるＡｌ層による信号線１１ａ及び接地線
１１ｂの断切れが回避され、液晶駆動用ＴＦＴを有する
液晶表示装置の歩留まりを向上させることが可能とな
る。
パシタＣｓの他方の電極９上に形成された層間絶縁膜１
０上に形成されるＡｌ層による信号線１１ａ及び接地線
１１ｂの断切れが回避され、液晶駆動用ＴＦＴを有する
液晶表示装置の歩留まりを向上させることが可能とな
る。
【００３８】次に、上記実施例に係る半導体装置の製造
方法について図２〜図５の工程図を参照しながら説明す
る。なお、図１と対応する部分については同符号を記
す。
方法について図２〜図５の工程図を参照しながら説明す
る。なお、図１と対応する部分については同符号を記
す。
【００３９】まず、図２Ａに示すように、石英基板１上
に、厚み約８００Åの１層目の多結晶シリコン層を例え
ば減圧ＣＶＤ法にて形成する。その後、シリコン（Ｓ
ｉ）を注入エネルギー約３０ｋｅＶ，注入量１×１０15
ｃｍ-2及び注入エネルギー５０ｋｅＶ，注入量１×１０
15ｃｍ-2にて多結晶シリコン層に打ち込んだ後、温度６
２０℃にて固相成長させることによって、結晶性の良好
な１層目の多結晶シリコン層を得る。その後、上記１層
目の多結晶シリコン層をパターニングして活性層２を形
成する。
に、厚み約８００Åの１層目の多結晶シリコン層を例え
ば減圧ＣＶＤ法にて形成する。その後、シリコン（Ｓ
ｉ）を注入エネルギー約３０ｋｅＶ，注入量１×１０15
ｃｍ-2及び注入エネルギー５０ｋｅＶ，注入量１×１０
15ｃｍ-2にて多結晶シリコン層に打ち込んだ後、温度６
２０℃にて固相成長させることによって、結晶性の良好
な１層目の多結晶シリコン層を得る。その後、上記１層
目の多結晶シリコン層をパターニングして活性層２を形
成する。
【００４０】次に、図２Ｂに示すように、熱酸化を施し
て、活性層２の表面に厚み約８００Åの熱酸化膜７を形
成する。即ち、熱酸化膜７によるＴＦＴのゲート絶縁膜
７と信号蓄積キャパシタＣｓの絶縁膜７を形成する。
て、活性層２の表面に厚み約８００Åの熱酸化膜７を形
成する。即ち、熱酸化膜７によるＴＦＴのゲート絶縁膜
７と信号蓄積キャパシタＣｓの絶縁膜７を形成する。
【００４１】次に、図２Ｃに示すように、上記活性層２
中、信号蓄積キャパシタＣｓとなる部分に対応する箇所
に開口を有するフォトレジストによるマスク（以下、単
にレジストマスクと記す）２１を形成した後、該レジス
トマスク２１の開口を通じて活性層２内にｎ形の不純
物、例えば砒素（Ａｓ）を注入エネルギー約３０ｋｅ
Ｖ，注入量５×１０14ｃｍ-2にてイオン注入して信号蓄
積キャパシタＣｓの一方の電極６を形成する。
中、信号蓄積キャパシタＣｓとなる部分に対応する箇所
に開口を有するフォトレジストによるマスク（以下、単
にレジストマスクと記す）２１を形成した後、該レジス
トマスク２１の開口を通じて活性層２内にｎ形の不純
物、例えば砒素（Ａｓ）を注入エネルギー約３０ｋｅ
Ｖ，注入量５×１０14ｃｍ-2にてイオン注入して信号蓄
積キャパシタＣｓの一方の電極６を形成する。
【００４２】次に、図２Ｄに示すように、上記レジスト
マスク２１を除去した後、全面に厚み約３５００Åの２
層目の多結晶シリコン層２２を減圧ＣＶＤ法にて形成す
る。その後、２層目の多結晶シリコン層２２上にＰＳＧ
（リン・シリケート・ガラス）２３を形成した後（二点
鎖線で示す）、熱処理を施して、ＰＳＧ２３からのリン
（Ｐ）の拡散により、下層の多結晶シリコン層２２を低
抵抗化（導電化）させる。
マスク２１を除去した後、全面に厚み約３５００Åの２
層目の多結晶シリコン層２２を減圧ＣＶＤ法にて形成す
る。その後、２層目の多結晶シリコン層２２上にＰＳＧ
（リン・シリケート・ガラス）２３を形成した後（二点
鎖線で示す）、熱処理を施して、ＰＳＧ２３からのリン
（Ｐ）の拡散により、下層の多結晶シリコン層２２を低
抵抗化（導電化）させる。
【００４３】次に、図３Ａに示すように、上記ＰＳＧ２
３を除去した後、２層目の多結晶シリコン層２２上にレ
ジストマスク２４を形成し、その後、該マスク２４の窓
２４ａから露出する下層の多結晶シリコン層２２をその
厚み方向途中まで、例えば多結晶シリコン層の厚みの例
えば１／３ほど等方性エッチングにて除去する。この等
方性エッチングとしては、例えば、ＣＦ4 ガスとＯ２ガ
スとの混合ガス（混合比ＣＦ4 ：Ｏ２＝９５：５）によ
るプラズマエッチング処理を用いることができる。
３を除去した後、２層目の多結晶シリコン層２２上にレ
ジストマスク２４を形成し、その後、該マスク２４の窓
２４ａから露出する下層の多結晶シリコン層２２をその
厚み方向途中まで、例えば多結晶シリコン層の厚みの例
えば１／３ほど等方性エッチングにて除去する。この等
方性エッチングとしては、例えば、ＣＦ4 ガスとＯ２ガ
スとの混合ガス（混合比ＣＦ4 ：Ｏ２＝９５：５）によ
るプラズマエッチング処理を用いることができる。
【００４４】この等方性エッチングの特性により、多結
晶シリコン層２２へのサイドエッチングが進み、このエ
ッチング加工後の残存する多結晶シリコン層２２は、エ
ッチング段差部の下部が広がった断面ほぼ台形状にパタ
ーニングされ、全体としてなだらかな形状となる。な
お、多結晶シリコン層２２をその厚み方向途中までエッ
チングする場合、例えば時間制御にて行なうことができ
る。
晶シリコン層２２へのサイドエッチングが進み、このエ
ッチング加工後の残存する多結晶シリコン層２２は、エ
ッチング段差部の下部が広がった断面ほぼ台形状にパタ
ーニングされ、全体としてなだらかな形状となる。な
お、多結晶シリコン層２２をその厚み方向途中までエッ
チングする場合、例えば時間制御にて行なうことができ
る。
【００４５】次に、図３Ｂに示すように、上記レジスト
マスク２４をそのままにして、該レジストマスク２４の
窓２４ａから露出する残りの多結晶シリコン層２２を今
度は異方性エッチングにて除去する。この異方性エッチ
ングとしては、例えばＨＢｒガスとＣｌ2 ガスの混合ガ
スによる垂直モードのＲＩＥ（反応性イオンエッチン
グ）を用いることができる。この異方性エッチングによ
り、多結晶シリコン層２２の段差形状は、エッチング方
向に沿ったものとなる。本実施例では垂直モードのＲＩ
Ｅによるため、段差の角度も垂直となる。しかも、上記
等方性エッチングの場合と異なり、多結晶シリコン層２
２に対するサイドエッチング現象は発生せず、多結晶シ
リコン層２２は、レジストマスク２４のパターンに沿っ
て忠実にパターニングされる。
マスク２４をそのままにして、該レジストマスク２４の
窓２４ａから露出する残りの多結晶シリコン層２２を今
度は異方性エッチングにて除去する。この異方性エッチ
ングとしては、例えばＨＢｒガスとＣｌ2 ガスの混合ガ
スによる垂直モードのＲＩＥ（反応性イオンエッチン
グ）を用いることができる。この異方性エッチングによ
り、多結晶シリコン層２２の段差形状は、エッチング方
向に沿ったものとなる。本実施例では垂直モードのＲＩ
Ｅによるため、段差の角度も垂直となる。しかも、上記
等方性エッチングの場合と異なり、多結晶シリコン層２
２に対するサイドエッチング現象は発生せず、多結晶シ
リコン層２２は、レジストマスク２４のパターンに沿っ
て忠実にパターニングされる。
【００４６】上記等方性エッチング及び異方性エッチン
グによって、図３Ｃに示すように、２層目の多結晶シリ
コン層２２によるＴＦＴのゲート電極８と信号蓄積キャ
パシタＣｓの他方の電極９が完成する。これら各電極８
及び９の上部の角部ａは、上記等方性エッチングによる
サイドエッチングによって面取りされた形状となってい
る。
グによって、図３Ｃに示すように、２層目の多結晶シリ
コン層２２によるＴＦＴのゲート電極８と信号蓄積キャ
パシタＣｓの他方の電極９が完成する。これら各電極８
及び９の上部の角部ａは、上記等方性エッチングによる
サイドエッチングによって面取りされた形状となってい
る。
【００４７】次に、図３Ｄに示すように、上記ゲート電
極８をマスクとして、活性層２内にＬＤＤ（lightly do
ped drain ）形成用の不純物、例えば砒素（Ａｓ）を注
入エネルギー約１６０ｋｅＶ，注入量１×１０13ｃｍ-2
にてイオン注入することにより、活性層２内にＬＤＤ領
域２５を形成する。なお、上記活性層２中、ゲート電極
８下の領域はＴＦＴのチャネル領域５を構成する。
極８をマスクとして、活性層２内にＬＤＤ（lightly do
ped drain ）形成用の不純物、例えば砒素（Ａｓ）を注
入エネルギー約１６０ｋｅＶ，注入量１×１０13ｃｍ-2
にてイオン注入することにより、活性層２内にＬＤＤ領
域２５を形成する。なお、上記活性層２中、ゲート電極
８下の領域はＴＦＴのチャネル領域５を構成する。
【００４８】次に、図４Ａに示すように、ゲート電極８
を所定の厚みで被覆するレジストマスク２６を形成した
後、該レジストマスク２６をマスクとして活性層２内に
ｎチャネル形成用の不純物、例えば砒素（Ａｓ）を注入
エネルギ約１４０ｋｅＶ，注入量２×１０15ｃｍ-2にて
イオン注入することにより、活性層２内にｎ形のソース
領域３及びドレイン領域４を形成する。
を所定の厚みで被覆するレジストマスク２６を形成した
後、該レジストマスク２６をマスクとして活性層２内に
ｎチャネル形成用の不純物、例えば砒素（Ａｓ）を注入
エネルギ約１４０ｋｅＶ，注入量２×１０15ｃｍ-2にて
イオン注入することにより、活性層２内にｎ形のソース
領域３及びドレイン領域４を形成する。
【００４９】次に、図４Ｂに示すように、上記レジスト
マスク２６を除去した後、例えばＰＳＧからなる厚み約
２０００Åの層間絶縁膜１０を減圧ＣＶＤ法にて形成す
る。この場合、各電極８及び９の上部の角部ａが面取り
されたかたちとなっているため、層間絶縁膜１０の特に
各電極８及び９の段差部に対応する部分がなだらかとな
って、該層間絶縁膜１０の形成後において、各電極８及
び９の段差が小さくなり、しかも、層間絶縁膜１０のス
テップカバレージ（段差被覆性）が良好となる。
マスク２６を除去した後、例えばＰＳＧからなる厚み約
２０００Åの層間絶縁膜１０を減圧ＣＶＤ法にて形成す
る。この場合、各電極８及び９の上部の角部ａが面取り
されたかたちとなっているため、層間絶縁膜１０の特に
各電極８及び９の段差部に対応する部分がなだらかとな
って、該層間絶縁膜１０の形成後において、各電極８及
び９の段差が小さくなり、しかも、層間絶縁膜１０のス
テップカバレージ（段差被覆性）が良好となる。
【００５０】その後、図示しないが、層間絶縁膜１０に
おける信号蓄積キャパシタＣｓの他方の電極９及びＴＦ
Ｔのソース領域３に対応する箇所にコンタクトホールを
形成する。この場合、例えばＨＦ液とＮＨ4 Ｆ液の混合
液によるウェットエッチングにて形成する。
おける信号蓄積キャパシタＣｓの他方の電極９及びＴＦ
Ｔのソース領域３に対応する箇所にコンタクトホールを
形成する。この場合、例えばＨＦ液とＮＨ4 Ｆ液の混合
液によるウェットエッチングにて形成する。
【００５１】次に、図４Ｃに示すように、全面に配線材
料である例えば厚み約１０００ÅのＡｌ層を例えばスパ
ッタリングにより被着形成した後、該Ａｌ層をパターニ
ングして、Ａｌ層による信号線１１ａ及び接地線１１ｂ
を形成する。この場合、下層の層間絶縁膜１０の段差が
各電極８及び９の角部ａにおける面取り形状によって小
さくなっているため、信号線１１ａ及び接地線１１ｂに
おける各電極８及び９の段差部での断線は生じない。
料である例えば厚み約１０００ÅのＡｌ層を例えばスパ
ッタリングにより被着形成した後、該Ａｌ層をパターニ
ングして、Ａｌ層による信号線１１ａ及び接地線１１ｂ
を形成する。この場合、下層の層間絶縁膜１０の段差が
各電極８及び９の角部ａにおける面取り形状によって小
さくなっているため、信号線１１ａ及び接地線１１ｂに
おける各電極８及び９の段差部での断線は生じない。
【００５２】次に、図５Ａに示すように、全面に例えば
ＳｉＯ2 等からなる厚み約２０００Åの２層目の層間絶
縁膜１２を形成する。その後、全面にＴＦＴ及び信号蓄
積キャパシタＣｓの特性向上のためのＳｉＮ膜１３をプ
ラズマＣＶＤ法にて形成する。このプラズマＣＶＤ法に
よるＳｉＮ膜（Ｐ−ＳｉＮ膜）１３は、その機械的強度
が高いため、下層のＴＦＴ及び信号蓄積キャパシタＣｓ
をキズから守ることができると共に、ＴＦＴ及び信号蓄
積キャパシタＣｓへの水分の侵入を防ぐことができる。
また、このＰ−ＳｉＮ膜１３は水素（Ｈ2 ）を多く含む
ため、該Ｐ−ＳｉＮ膜１３からの水素（Ｈ2 ）が例えば
ＴＦＴ側に供給されることにより、活性層２の界面準位
が十分に低減され、各素子（ＴＦＴ及びＣｓ）の特性の
向上につながる。
ＳｉＯ2 等からなる厚み約２０００Åの２層目の層間絶
縁膜１２を形成する。その後、全面にＴＦＴ及び信号蓄
積キャパシタＣｓの特性向上のためのＳｉＮ膜１３をプ
ラズマＣＶＤ法にて形成する。このプラズマＣＶＤ法に
よるＳｉＮ膜（Ｐ−ＳｉＮ膜）１３は、その機械的強度
が高いため、下層のＴＦＴ及び信号蓄積キャパシタＣｓ
をキズから守ることができると共に、ＴＦＴ及び信号蓄
積キャパシタＣｓへの水分の侵入を防ぐことができる。
また、このＰ−ＳｉＮ膜１３は水素（Ｈ2 ）を多く含む
ため、該Ｐ−ＳｉＮ膜１３からの水素（Ｈ2 ）が例えば
ＴＦＴ側に供給されることにより、活性層２の界面準位
が十分に低減され、各素子（ＴＦＴ及びＣｓ）の特性の
向上につながる。
【００５３】そして、図５Ｂに示すように、表面の凹凸
を平坦化する目的で全面に例えばＳＯＧ等のよる平坦化
膜１４を形成した後、全面に表示用としての例えばＩＴ
Ｏ膜を例えばスパッタリングにて被着形成した後、該Ｉ
ＴＯ膜をパターニングして液晶表示用の透明電極１５を
形成する。
を平坦化する目的で全面に例えばＳＯＧ等のよる平坦化
膜１４を形成した後、全面に表示用としての例えばＩＴ
Ｏ膜を例えばスパッタリングにて被着形成した後、該Ｉ
ＴＯ膜をパターニングして液晶表示用の透明電極１５を
形成する。
【００５４】その後の工程は、図示を省略するが、上記
石英基板１と別の石英基板（一主面に対向電極が形成さ
れている）をそれぞれ透明電極１５と対向電極とが向か
い合うように対向させ、かつスペーサを介して封着し、
更に石英基板１と上記別の石英基板間に液晶層を注入し
た後、その注入口を封止して液晶表示装置を得る。
石英基板１と別の石英基板（一主面に対向電極が形成さ
れている）をそれぞれ透明電極１５と対向電極とが向か
い合うように対向させ、かつスペーサを介して封着し、
更に石英基板１と上記別の石英基板間に液晶層を注入し
た後、その注入口を封止して液晶表示装置を得る。
【００５５】上記実施例に係る半導体装置の製造方法に
よれば、各電極８及び９を構成する２層目の多結晶シリ
コン層２２を形成した後、該多結晶シリコン層２２の上
部を等方性エッチングにて選択的に除去し、その後、残
りの多結晶シリコン層２２を異方性エッチングにて選択
的に除去して該多結晶シリコン層２２によるＴＦＴのゲ
ート電極８及び信号蓄積キャパシタＣｓの他方の電極９
を形成するようにしたので、多結晶シリコン層２２によ
る各電極８及び９は、最初の等方性エッチングによっ
て、そのエッチング段差がなめらかとされているため、
異方性エッチング後の各電極８及び９の角部ａが面取り
されたかたちとなる。
よれば、各電極８及び９を構成する２層目の多結晶シリ
コン層２２を形成した後、該多結晶シリコン層２２の上
部を等方性エッチングにて選択的に除去し、その後、残
りの多結晶シリコン層２２を異方性エッチングにて選択
的に除去して該多結晶シリコン層２２によるＴＦＴのゲ
ート電極８及び信号蓄積キャパシタＣｓの他方の電極９
を形成するようにしたので、多結晶シリコン層２２によ
る各電極８及び９は、最初の等方性エッチングによっ
て、そのエッチング段差がなめらかとされているため、
異方性エッチング後の各電極８及び９の角部ａが面取り
されたかたちとなる。
【００５６】従って、各電極８及び９上に形成される層
間絶縁膜１０の特に各電極８及び９の段差部に対応する
部分がなだらかとなって、該層間絶縁膜１０の形成後に
おいて、該各電極８及び９の段差が小さくなり、しか
も、上記層間絶縁膜１０のステップカバレージ（段差被
覆性）が良好となる。
間絶縁膜１０の特に各電極８及び９の段差部に対応する
部分がなだらかとなって、該層間絶縁膜１０の形成後に
おいて、該各電極８及び９の段差が小さくなり、しか
も、上記層間絶縁膜１０のステップカバレージ（段差被
覆性）が良好となる。
【００５７】その結果、各電極８及び９上に形成された
層間絶縁膜１０上に形成されるＡｌ層による信号線１１
ａ及び接地線１１ｂの断切れが回避され、各電極８及び
９上に積層膜が形成された半導体装置、この例では液晶
駆動用ＴＦＴと信号蓄積キャパシタＣｓを有する液晶表
示装置の歩留まりを向上させることが可能となる。
層間絶縁膜１０上に形成されるＡｌ層による信号線１１
ａ及び接地線１１ｂの断切れが回避され、各電極８及び
９上に積層膜が形成された半導体装置、この例では液晶
駆動用ＴＦＴと信号蓄積キャパシタＣｓを有する液晶表
示装置の歩留まりを向上させることが可能となる。
【００５８】また、各電極８及び９が最終的には、垂直
モードのＲＩＥにてパターニングされることから、各電
極８及び９が垂直方向にパターニングされ、従って、各
電極８及び９の微細加工ができ、各電極８及び９の線幅
の縮小化を図ることが可能となる。
モードのＲＩＥにてパターニングされることから、各電
極８及び９が垂直方向にパターニングされ、従って、各
電極８及び９の微細加工ができ、各電極８及び９の線幅
の縮小化を図ることが可能となる。
【００５９】上記実施例においては、液晶駆動用ＴＦＴ
と信号蓄積キャパシタＣｓを有する液晶表示装置に適用
した例を示したが、その他、例えば多結晶シリコン層や
高融点金属によるシリサイド層並びに高融点金属による
ポリサイド層による配線層を下地パターンとし、この下
地パターン上に層間絶縁膜を介してＡｌ層や他の配線層
が形成されたものであれば、すべての半導体装置におい
て適用可能である。
と信号蓄積キャパシタＣｓを有する液晶表示装置に適用
した例を示したが、その他、例えば多結晶シリコン層や
高融点金属によるシリサイド層並びに高融点金属による
ポリサイド層による配線層を下地パターンとし、この下
地パターン上に層間絶縁膜を介してＡｌ層や他の配線層
が形成されたものであれば、すべての半導体装置におい
て適用可能である。
【００６０】
【発明の効果】上述のように、本発明に係る半導体装置
によれば、下地パターンを含む２層以上の積層膜の少な
くとも上記下地パターンの角部を面取りするようにした
ので、上記下地パターンの上面に形成される配線層の断
線を防止することができる。
によれば、下地パターンを含む２層以上の積層膜の少な
くとも上記下地パターンの角部を面取りするようにした
ので、上記下地パターンの上面に形成される配線層の断
線を防止することができる。
【００６１】また、本発明に係る半導体装置の製造方法
によれば、下地パターンを含む２層以上の積層膜を有す
る半導体装置の製造方法において、上記下地パターンと
なる膜を形成する工程と、上記膜の上部を等方性エッチ
ングにて選択的に除去する工程と、上記膜を異方性エッ
チングにて選択的に除去して上記下地パターンを形成す
る工程とを有するようにしたので、上記下地パターンの
微細加工が可能で、かつその上面に形成される配線層の
断線を防止することができ、半導体装置の歩留まりの向
上を図ることができる。
によれば、下地パターンを含む２層以上の積層膜を有す
る半導体装置の製造方法において、上記下地パターンと
なる膜を形成する工程と、上記膜の上部を等方性エッチ
ングにて選択的に除去する工程と、上記膜を異方性エッ
チングにて選択的に除去して上記下地パターンを形成す
る工程とを有するようにしたので、上記下地パターンの
微細加工が可能で、かつその上面に形成される配線層の
断線を防止することができ、半導体装置の歩留まりの向
上を図ることができる。
【図面の簡単な説明】
【図１】本発明に係る半導体装置を、アクティブマトリ
クス表示方式における液晶表示装置の液晶用駆動スイッ
チとして使用されるＴＦＴ（薄膜トランジスタ）と信号
蓄積に用いられる信号蓄積キャパシタに適用した実施例
（以下、単に実施例に係る半導体装置と記す）の構成を
示す断面図である。
クス表示方式における液晶表示装置の液晶用駆動スイッ
チとして使用されるＴＦＴ（薄膜トランジスタ）と信号
蓄積に用いられる信号蓄積キャパシタに適用した実施例
（以下、単に実施例に係る半導体装置と記す）の構成を
示す断面図である。
【図２】本実施例に係る半導体装置の製造方法を示す工
程図（その１）である。
程図（その１）である。
【図３】本実施例に係る半導体装置の製造方法を示す工
程図（その２）である。
程図（その２）である。
【図４】本実施例に係る半導体装置の製造方法を示す工
程図（その３）である。
程図（その３）である。
【図５】本実施例に係る半導体装置の製造方法を示す工
程図（その４）である。
程図（その４）である。
【図６】従来例に係る半導体装置の製造方法を示す工程
図（その１）である。
図（その１）である。
【図７】従来例に係る半導体装置の製造方法を示す工程
図（その２）である。
図（その２）である。
【図８】等方性エッチングと異方性エッチングの違いを
説明するための断面図である。
説明するための断面図である。
【図９】ＣＶＤ法による膜の成膜特性、特に膜厚特性を
説明するための断面図である。
説明するための断面図である。
１ 石英基板 ２ 活性層 ３ ソース領域 ４ ドレイン領域 ５ チャネル領域 ６ 信号蓄積キャパシタＣｓの一方の電極 ７ ゲート絶縁膜 ８ ＴＦＴのゲート電極 ９ 信号蓄積キャパシタＣｓの他方の電極 １０，１２ 層間絶縁膜 １１ａ，１１ｂ 信号線，接地線
Claims (5)
- 【請求項１】 下地パターンを含む２層以上の積層膜の
少なくとも上記下地パターンの角部が面取りされている
ことを特徴とする半導体装置。 - 【請求項２】 上記下地パターンが、不純物導入により
導電化された半導体層による電極であることを特徴とす
る請求項１記載の項半導体装置。 - 【請求項３】 上記下地パターンが、液晶駆動用ＴＦＴ
におけるゲート電極と信号蓄積キャパシタ電極であるこ
とを特徴とする請求項２記載の半導体装置。 - 【請求項４】 下地パターンを含む２層以上の積層膜を
有する半導体装置の製造方法において、 上記下地パターンとなる膜を形成する工程と、 上記膜の上部を等方性エッチングにて選択的に除去する
工程と、 上記膜を異方性エッチングにて選択的に除去して上記下
地パターンを形成する工程とを有することを特徴とする
半導体装置の製造方法。 - 【請求項５】 上記下地パターンが、液晶駆動用ＴＦＴ
におけるゲート電極と信号蓄積キャパシタ電極であるこ
とを特徴とする請求項４記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6629695A JPH08262489A (ja) | 1995-03-24 | 1995-03-24 | 半導体装置及び半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6629695A JPH08262489A (ja) | 1995-03-24 | 1995-03-24 | 半導体装置及び半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08262489A true JPH08262489A (ja) | 1996-10-11 |
Family
ID=13311721
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6629695A Pending JPH08262489A (ja) | 1995-03-24 | 1995-03-24 | 半導体装置及び半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08262489A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6376383B2 (en) | 1998-01-16 | 2002-04-23 | Nec Corporation | Method for etching silicon layer |
| KR100466582B1 (ko) * | 2000-09-29 | 2005-01-15 | 가부시끼가이샤 도시바 | 평면표시장치 및 그 제조방법 |
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