JPH0695155A

JPH0695155A - 半導体装置及びその製造方法

Info

Publication number: JPH0695155A
Application number: JP4248390A
Authority: JP
Inventors: Kazuhiro Mitsumichi; 和宏三道; Yoshiyuki Osada; 芳幸長田; Jun Nakayama; 潤中山
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1992-09-17
Filing date: 1992-09-17
Publication date: 1994-04-08

Abstract

(57)【要約】【目的】少ない工程数で配線交差部の平坦化を実現
し、交差部での配線の断線やショートを減少させるとと
もに、液晶表示装置に適用したときに配向乱れを起こさ
ないアクティブマトリックス基板を実現することであ
る。【構成】半導体層を絶縁基板中に埋め込ませて、その
うちの一部はトランジスタ形成領域１０１として使用
し、他の一部を配線交差部１０２のジャンパー線として
使用する。配線交差部１０２のジャンパー線が基板２０
７中に埋め込まれているため、その上を通る配線１０
３、１０４は、段差を越える必要がなく、平坦な形状に
形成できるため、断線やショートが起こりにくくなり、
また、最終形状においてもより平坦な液晶表示装置等の
ためのアクティブマトリックス基板を実現できる。ま
た、ジャンパー線は、トランジスタの能動領域として使
用する半導体層と同時に形成するために、工程数の増加
も避けることができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、液晶表示装置等のため
のアクティブマトリックス基板のような半導体装置及び
その製造方法に関するものである。

【０００２】

【従来の技術】

（Ａ）半導体装置たるアクティブマトリクス基板の配線
交差部について従来、図６に示すような液晶表示装置等のためのアクテ
ィブマトリックス基板においては、通常の２層配線で構
成され、配線交差部の配線パターンはゲート線８０６と
シグナル線８０５の２層に分けて形成されている。この
製造に際しては図７（ａ）に示すように、基板７０７上
に下層配線７０４を形成し、その上に層間絶縁膜７０８
を堆積した後に上層配線７０３を形成する。この場合、
上層配線７０３の配線時、下層配線７０４との交差部の
みが、その周辺部に比べて下層配線の高さ相当分だけ高
くなる。

【０００３】なお、図６に示すアクティブマトリックス
基板は、水平シフトレジスタ（ＨＳＲ）３０３と垂直シ
フトレジスタ（ＶＳＲ）３０４を有し、各画素を構成す
る液晶セル３０１を駆動するようになっており、該水平
シフトレジスタ（ＨＳＲ）３０３はシグナル線選択を行
うべく駆動トランジスタ６０２のソースに、垂直シフト
レジスタ（ＶＳＲ）３０４はゲート線選択を行うべく駆
動トランジスタ６０２のゲートに接続されている。

【０００４】これに対して、図７（ｂ）に示すように、
配線の形成工程をｌ回だけとし、交差部は多結晶シリコ
ンのジャンパー線７１６を使う方法がある。この方法で
は、多結晶シリコンのジャンパー線７１６を、ゲート電
極と同時に形成することにより上記の２層配線の場合と
比較して工程数を減らすことができる。

【０００５】（Ｂ）半導体装置たるアクティブマトリッ
クス基板の配線抵抗、寄生容量について図１０は、駆動トランジスタであるＡｌゲートＭＯＳト
ランジスタの構成例を示すものである。かかる構成の製
造を行う場合、ソース・ドレイン部（ソース領域１６０
３、ドレイン領域１６０４、ソース電極１６０５、ドレ
イン電極１６０６、配線１６０９）の形成を行った後
に、ゲート電極１６０８の形成を行う。

【０００６】この場合、ゲート電極１６０８は、チャネ
ル部１６０２の上を完全に被っている必要がある。その
ため、アライメントマージンとして、ゲート電極１６０
８とソース・ドレイン部の重なりが必要となる。このゲ
ート部とソース・ドレイン部の重なりは、寄生容量とな
るが、この容量値は、アライメントマージンとゲート酸
化膜厚で自動的に決まってしまうため当然には低減する
ことが困難である。

【０００７】他方、ゲート部とソース・ドレイン部の重
なりによる寄生容量を低減するための一つの手法とし
て、ゲートセルフアラインにより半導体層上にソース・
ドレイン拡散領域を形成するＡｌゲートＭＯＳトランジ
スタの製造の方法が知られている。

【０００８】図１１は、前記ゲートセルフアラインを用
いたＡｌゲートＭＯＳトランジスタの構成を示すもので
ある。この手法では、半導体層１４０１上のゲート絶縁
膜１４０２上にＡｌゲート電極１４０８を形成した後、
その上方からイオン注入を行い、次いで活性化を行うこ
とによって、ソース・ドレイン領域１４０３、１４０４
の形成をゲートセルフアラインにより行う。もって、ア
ライメントマージンが不用となるために寄生容量の低減
を図るようにしている。

【０００９】

【発明が解決しようとする課題】

（Ａ）配線交差部の問題についてしかしながら、図７に示すように、アクティブマトリク
ス基板の配線交差部がその周辺部より高くなる構成のた
め、該交差部において断線やショートが起こりやすくな
るという欠点を持つ。

【００１０】また、保護膜７０９まで形成した最終的な
形状においても、交差部は配線分だけ他のところよりも
高くなるため平坦性は良くない。このような最終形状
は、液晶表示装置等のためのアクティブマトリックス基
板として使用する場合に液晶の配向乱れの原因となり好
ましくない。更に、配線の形成を２回に分けて行うため
工程数も多くなる。

【００１１】そこでかかる不具合を解決するべく、図７
（ａ）に似た構成ではあるが、図７（ｂ）に示すような
構成のものが知られている。本構成では、配線の形成を
ｌ回だけで行い、交差部には多結晶シリコンのジャンパ
ー線７１６を用いる構成がある。この構成では、多結晶
シリコンのジャンパー線７１６を、ゲート電極と同時に
形成することにより上記の２層配線の場合と比較して工
程数を減らすことができる。

【００１２】しかし、本構成の場合も図７（ｂ）に示す
ように、交差部の平坦性の問題については、未解決のま
まである。

【００１３】このように、従来の配線形成法によるアク
ティブマトリックス基板では、配線交差部の平坦性につ
いての問題が未解決であるため、交差部での配線の断線
やショートが起こりやすく、また、液晶表示装置に適用
したときに配向乱れが起こることがあった。

【００１４】（Ｂ）配線抵抗、寄生容量の問題についてまた、上記図１１に示す手法では、ソース・ドレイン領
域１４０３、１４０４の活性化を行う温度が、Ａｌの融
点以下に限定されるため、イオン注入によるダメージが
十分に回復せず、リーク電流が大きくなるという欠点が
ある。

【００１５】他方、図１２に示すように、前記Ａｌに代
え、ｐｏｌｙ−Ｓｉをゲート電極に用いて、ゲートセル
フアラインにより半導体層上にソース・ドレイン領域を
形成するｐｏｌｙ−ＳｉゲートＭＯＳトランジスタの製
造方法が知られている。

【００１６】かかる手法では、ゲートセルフアラインを
用いるためアライメントマージンが不用となり、寄生容
量の低減が図れ、さらに、ゲート電極１５０８にＡｌよ
り融点の高いｐｏｌｙーＳｉを用いているため、ソース
・ドレイン領域１５０３、１５０４の活性化を行う温度
をイオン注入によるダメージの回復に十分な温度にあげ
ることできる。しかしながら、この方法では、ｐｏｌｙ
ーＳｉの抵抗率が２０〜３０Ω・ｃｍと高抵抗であるた
め、ゲートの配線抵抗が大きくなる欠点があり、また、
工程も複雑になる。

【００１７】このように、従来のセルフアラインを用い
ない半導体装置の配線形成法では、半導体装置たるＡｌ
ゲートＭＯＳトランジスタにおけるゲート電極とソース
・ドレイン部の重なりが大きな寄生容量となってしま
う。また、従来のＡｌゲートセルフアラインによるＭＯ
Ｓトランジスタの製造方法では、ソース・ドレイン領域
の活性化が、イオン注入によるダメージの回復の為に十
分な温度で行えず、そのためリーク電流が大きくなる。
さらには、ｐｏｌｙ−Ｓｉゲートセルフアラインによる
製造方法では、ゲート配線が高抵抗になり工程も複雑に
なるという問題がある。

【００１８】本発明の目的は、少ない工程数で配線交差
部の平坦化を実現することにより、交差部での配線の断
線やショートを減少させるとともに、液晶表示装置に適
用したときに配向乱れを起こさないアクティブマトリッ
クス基板を実現することである。さらに、本発明の他の
目的は、配線抵抗が低抵抗であつて、低寄生容量のＭＯ
Ｓトランジスタの製造方法を提供することにある。

【００１９】

【課題を解決するための手段】このような目的を達成す
るために、請求項１の発明は、ソース、ドレイン及びゲ
ートを有する薄膜トランジスタが絶縁基板上にマトリッ
クス状に配置されてなる半導体装置において、該薄膜ト
ランジスタのソースにつながれる第１の信号配線と該薄
膜トランジスタのゲートにつながれる第２の信号配線の
交差部に拡散層が使用され、該拡散層と該薄膜トランジ
スタが形成される半導体層が該絶縁基板中に埋め込まれ
たことを特徴とする。

【００２０】請求項２の発明は、請求項１の発明におい
て、前記第１の信号配線と第２の信号配線の交差部に使
用される拡散層がトランジスタが形成される半導体層と
同じ半導体で形成されてなることを特徴とする。

【００２１】請求項３の発明は、請求項２の発明におい
て、前記第１の信号配線と第２の信号配線の交差部に使
用される拡散層がトランジスタの拡散層と同一条件、同
一プロセスで形成されてなることを特徴とする。

【００２２】請求項４の発明は、請求項３の発明におい
て、前記第１の信号配線と第２の信号配線の交差部に使
用される拡散層がトランジスタの拡散層と同時に形成さ
れてなることを特徴とする。

【００２３】請求項５の発明は、半導体上に形成したゲ
ート絶縁膜に開孔部を設ける工程と、活性化処理を含む
ソース・ドレイン拡散を行ってソース・ドレイン領域を
形成する工程と、前記開孔部のみに選択的にＡｌ膜を堆
積する工程と、前記Ａｌ膜上の絶縁膜に開孔部を設ける
工程と、ソース・ドレイン配線及びゲート電極・配線を
形成する工程とを少なくとも有することを特徴とする。

【００２４】請求項６の発明は、請求項５の発明におい
て、前記Ａｌ膜は、アルキルアルミニウムハイドライド
と水素ガスとを加熱分解することにより堆積することを
特徴とする。

【００２５】

【作用】請求項１から請求項４の構成では、半導体層が
絶縁基板中に埋め込まれているような形状で、そのうち
の一部はトランジスタ形成領域として使用し、他の一部
を配線交差部のジャンパー線として使用することを特徴
とする。本構成では、配線交差部のジャンパー線が基板
中に埋め込まれているため、その上を通る配線は、段差
を越える必要がなく、平坦な形状に形成できるため、断
線やショートが起こりにくくなり、また、最終形状にお
いてもより平坦な液晶表示装置等のためのアクティブマ
トリックス基板を実現できる。また、ジャンパー線は、
トランジスタの能動領域として使用する半導体層と同時
に形成するために、工程数の増加も避けることができ
る。

【００２６】請求項５及び請求項６の構成では、本発明
では、ソース・ドレイン領域の活性化をＡｌ膜の堆積前
に行うため、ソース・ドレイン領域の活性化のために十
分な温度での活性化を行うことができる。しかも、ゲー
ト電極とソース・ドレイン電極部の重なりによる寄生容
量がゲート絶縁膜部ではなく、ソース・ドレイン電極上
の絶縁膜部で形成されるため、この絶縁膜厚のみをゲー
ト絶縁膜とは独立に厚くすることにより寄生容量を低減
することが可能となる。一方、ゲート電極に抵抗率が３
×１０^-6Ω・ｃｍと小さいＡｌを用いることができるた
め、ゲート配線の低抵抗化を図ることが可能となる。

【００２７】

【実施例】以下、本発明について説明するが、本発明は
以下に述ベる実施例に限定することはなく、本発明の目
的が達成できる構成であればよい。

【００２８】図１及び図２は、第１の実施例に係る半導
体装置を示すものである。

【００２９】まず、石英等の絶縁基板２０７（図２）上
に３０００Åの多結晶シリコン薄膜を堆積する。次に、
図１に示すような形状にトランジスタ形成領域及び配線
交差部領域ｌ０ｌ、ｌ０２をＬＯＣＯＳ酸化を行うこと
により形成する。

【００３０】このとき、トランジスタ形成領域及び配線
交差部領域となる部分はＳｉ₃Ｎ₄で保護しておき、それ
以外の部分の多結晶シリコン層は完全に酸化することに
より透明化する。なお、酸化を行う前に、トランジスタ
形成領域及び配線交差部領域となる部分以外の多結晶シ
リコン層を酸化による膜厚の増加を見込んで１５００Å
だけエッチングしておくことより平坦な表面形状を得る
ことができる。

【００３１】次に、トランジスタ形成領域及び配線交差
部領域の多結晶シリコン層上に８００Åのゲート酸化膜
ＳｉＯ₂２１４を形成する。酸化膜の形成法は熱酸化
法、ＣＶＤ法、スパッタ法等を使用する。次に、５００
０Åの多結晶シリコン薄膜を堆積してパターニングを行
いゲート電極２０５を形成する。次に、このゲート電極
をマスクにしてリンをイオン注入し、ソース、ドレイン
領域２１０、２１１及び配線交差部拡散層２０２を形成
する。

【００３２】次に、層間絶縁膜２０８としてＣＶＤ法で
ＳｉＯ₂を３０００Å堆積してから、ソース、ドレイン
及び配線交差部拡散層とのコンタクトホールを形成し、
スパッタリングにより５０００ÅのＡｌ膜を堆積する。
そして、このＡｌ膜を図１に示すような形状にパターニ
ングしてゲート配線１０３、２０３及びシグナル配線１
０４、２０４を形成する。この後、保護膜２０９として
３０００ÅのＳｉＯ₂を堆積して、ドレインとのコンタ
クトホールを開けてから、１５００ÅのＩＴＯ（インジ
ウム錫酸化物）をスパッタリングで堆積させて、パター
ニングをおこなって画素電極１０６、２０６を形成す
る。

【００３３】第２の実施例は、多結晶シリコン薄膜の代
りに単結晶シリコン薄膜を用いてＬＯＣＯＳ酸化により
トランジスタ形成領域及び配線交差部領域の分離、基板
の透明化を行ない、以下、上記第１の実施例と同様のプ
ロセスを行うことによりアクティブマトリックス基板を
形成するようにしたものである。本第２の実施例の場
合、半導体層に単結晶シリコンを用いるので、より高速
のトランジスタを形成することができる。

【００３４】第３の実施例は、上記両実施例と比ベて更
に高い平坦性を実現する手法を示すものである。図３及
び図４を用いて第３の実施例を説明する。まず、石英等
の絶縁基板上に図１のトランジスタ形成領域及び配線交
差部領域と同様な形状にエッチングにより深さ３０００
Åのボックス３１７を形成する。

【００３５】次に、この上にｌ０００ÅのＳｉ₃Ｎ₄層４
１８と５００ÅのＳｉＯ₂層４１９をＣＶＤ法で堆積さ
せる。次に、ボックス３１７内のＳｉＯ₂層４１９にエ
ッチングにより窓を開けてＳｉ₃Ｎ₄層４１８を露出させ
る（図４（ａ））。次に、このＳｉ₃Ｎ₄を種３１８とし
て気相成長法により選択的にボックス３１７内にシリコ
ン薄膜４１９を堆積させる。このとき、シリコン薄膜４
１９は、ボックスからはみだすまで成長させる（図４
（ａ））。

【００３６】次に、ボックス外に張り出したシリコン薄
膜をＳｉ₃Ｎ₄４１８をストッパーとした選択研磨法によ
って研磨することにより基板を平坦化する（図４
（ｂ））。

【００３７】このシリコン薄膜の結晶性は、種サイズと
気相成長時の条件によって多結晶から単結晶まで自由に
制御できる。このようにして形成した基板上に上記第１
の実施例におけるゲート酸化膜の形成以降のプロセスを
行うことによってアクティブマトリックス基板を形成す
る。

【００３８】本実施例では、埋め込み層の形成にＬＯＣ
ＯＳ酸化ではなく、選択研磨を使うことによって、より
高い平坦性を実現できる。さらに、本発明において、ト
ランジスタ形成領域及び配線交差部領域は必ずしも一体
で形成されている必要はなく、トランジスタ形成領域と
配線交差部領域をそれぞれ独立した領域として形成する
こともできる。

【００３９】第４の実施例は、トランジスタ形成領域と
配線交差部領域をそれぞれ独立した領域として形成した
場合の１つの例である。以下、図５を用いて説明する。
まず、石英等の絶縁基板５０７上に３０００Åの多結晶
シリコン薄膜を堆積する。

【００４０】次に、トランジスタ形成領域５０１及び配
線交差部領域５０２をＬＯＣＯＳ酸化を行うことにより
形成する。このとき、トランジスタ形成領域５０１及び
配線交差部領域５０２となる部分はＳｉ₃Ｎ₄で保護して
おき、それ以外の部分の多結晶シリコン層は完全に酸化
することにより透明化する。

【００４１】なお、酸化を行う前に、トランジスタ形成
領域５０１及び配線交差部領域５０２となる部分以外の
多結晶シリコン層を酸化による膜厚の増加を見込んで１
５００Åだけエッチングしておくことより平坦な表面形
状を得ることができる。

【００４２】次に、トランジスタ形成領域及び配線交差
部領域の多結晶シリコン層上に８００Åのゲート酸化膜
ＳｉＯ₂を形成する。

【００４３】前記酸化膜の形成法は熱酸化法、ＣＶＤ
法、スパッタ法等を使用する。次に、ソース、ドレイン
領域５１０、５１１及び配線交差部拡散層５０２のパタ
ーニングを行い、レジストをマスクとしてソース、ドレ
イン領域５１０、５１１及び配線交差部拡散層５０２を
形成する。

【００４４】次に、ソース、ドレイン及び配線交差部拡
散層とのコンタクトホールを形成し、スバッタリングに
より５０００ÅのＡｌ膜を堆積する。そして、このＡｌ
膜を図７に示すような形状にパターニングして第２の信
号配線たるゲート配線５０３及び第１の信号配線たるシ
グナル配線５０４を形成する。この場合、ゲート配線が
同時にゲート電極にもなっている。

【００４５】この後、保護膜として３０００ÅのＳｉＯ
₂を堆積して、ドレインとのコンタクトホールを開けて
から、ｌ５００ÅのＩＴＯをスパッタリングで堆積させ
て、パターニングをおこなって画素電極５０６を形成す
る。

【００４６】図８は、本発明の第５の実施例に係るＭＯ
Ｓトランジスタの断面図である。半導体層ｌ０ｌに熱酸
化等によって絶縁膜１０２を形成する。半導体層１０１
としては、単結晶シリコンまたは多結晶シリコンを用い
ることができる。

【００４７】絶縁膜のパターニングを行い、ソース・ド
レイン拡散のための開孔部を設ける。さらにこの上から
不純物のイオン注入を行い、ゲート絶縁膜８０２をマス
クとしてソース・ドレイン領域８０３、８０４の形成を
行う。あるいは、パターニングを行った後、ソース・ド
レインの開孔部を設ける前に、レジストをマスクとして
不純物のイオンの注入を行い、ソース・ドレイン拡散領
域８０３、８０４を形成し、その後に、同一レジストマ
スクで絶縁膜のエッチングを行い、開孔部を設ける。そ
して、ソース・ドレイン領域８０３、８０４の活性化を
行うために、例えば９００℃程度でアニールを行う（図
８（ａ））。

【００４８】続いて、ソース・ドレイン領域８０３、８
０４の上に、ソース・ドレイン電極８０５、８０６とし
て、選択的にＡｌ膜の堆積を行う。Ａｌ膜の選択的な堆
積は、アルキルアルミニウムハイドライドのガスと水素
ガスとを用いて、半導体層を抵抗加熱またはランブ等に
より直接加熱する熱ＣＶＤによって行う。この際の半導
体層の表面温度としてはアルキルハイドライドの分解温
度以上４５０℃未満が好ましいが、より好ましくは２６
０℃以上４４０℃以下である。

【００４９】次に、ソース・ドレイン領域８０３、８０
４上に選択的に堆積したＡｌ膜の表面を酸化して絶縁膜
Ａｌ₂Ｏ₃８０７を形成する。Ａｌ膜の酸化は、絶縁性基
板のときは熱酸化法や酸素プラズマ法を用いることがで
き、導電性の基板の場合は、前記の方法以外に陽極酸化
法を用いることもできる。さらにソース・ドレイン電極
８０５、８０６とのコンタクトをとるための開孔部を、
絶縁膜Ａｌ₂Ｏ₃８０７上に設ける（図８（ｂ））。

【００５０】そして、この上に例えばスパッタリングに
よって非選択的にＡｌ膜を堆積した後、Ａｌ膜のパター
ニングを行い、ゲート電極、ゲート配線８０８及びソー
ス・ドレイン配線８０９の形成を行う。最後に保護膜８
ｌ０としてＰＳＧの堆積を行う（図８（ｃ））。

【００５１】以下に、本発明に係るＭＯＳトランジスタ
の製造例につきより具体的に説明する。

【００５２】（製造例１）

【００５３】まず、Ｎ型単結晶シリコン上に熱酸化によ
って５００Åの絶縁膜ＳｉＯ₂を形成した。次に、パタ
ーニングを行い、絶縁膜ＳｉＯ₂にソース・ドレイン領
域となる部分にイオン注入のための開孔部を設けて下地
の単結晶Ｓｉを露出させた。さらにこの上から不純物と
して１×１０¹⁵（個／ｃｍ²）のＢ⁺をイオン注入し、ゲ
ート絶縁膜ＳｉＯ₂をマスクとしてソース・ドレイン領
域の形成を行った。さらに、イオン注入を行ったソース
・ドレイン領域の活性化を行うために９００℃でアニー
ルを行った。

【００５４】次に、ソース・ドレイン領域の方の開孔部
にソース・ドレイン電極として、選択的に５０００Åの
Ａｌ膜を堆積した。Ａｌ膜の選択的な堆積は、アルキル
アルミニウムハイドライドのガスと水素ガスとを用い
て、熱ＣＶＤによって１分２０秒間行い、このときの半
導体層の表面の温度は２７０℃にした。

【００５５】次に、ソース・ドレイン領域上に選択的に
堆積したＡｌ膜の表面を電解液中で陽極酸化し２０００
Åの絶縁膜Ａｌ₂Ｏ₃を形成した。さらに、絶縁膜Ａｌ₂
Ｏ₃上にソース・ドレイン電極とのコンタクトをとるた
めの開孔部を設けた。そして、この上にスパッタリング
によって非選択的にｌ００００ÅのＡｌ膜を堆積し、パ
ターニングを行い、ゲート電極（ゲート幅Ｗ＝ｌ０μ
ｍ）、ゲート配線及びソース・ドレイン配線の形成し
た。最後に保護膜として６０００ÅのＰＳＧの堆積を行
った。

【００５６】以上の工程で作製したＭＯＳトランジスタ
のリーク電流は、ｌ０^-14Ａ以下となり従来法で作製し
たＡｌゲートセルフアラインＭＯＳトランジスタ（リ
ーク電流１０^-10〜１０^-11Ａ）に比べて著しく改善され
ることが理解できた。

【００５７】（製造例２）本例の場合、半導体層として
絶縁基板上の多結晶シリコンを用いたアクティブマトリ
ックス型トランジスタアレイについて説明するが、多結
晶シリコンが単結晶シリコンであっても同様に実施する
ことができる。

【００５８】本例を第６の実施例とし、図９を用いて説
明する。まず、石英基板９１２上に１５００Åの多結晶
シリコン９０ｌが堆積した基板を用意する。

【００５９】この基板を用いて上記製造例１と同様にＡ
ｌ膜の選択堆積までの工程を行い、更に上記製造例ｌと
同様の工程で選択的に堆積したＡｌ膜の表面を熱酸化法
により酸化し、２０００Åの絶縁膜Ａｌ₂Ｏ₃９０７を形
成した。そして、この膜上にスパッタリングにより非選
択的に５０００ÅのＡｌ膜を堆積し、パターニングを行
い、ゲート電極及びゲート配線９０８の形成した。

【００６０】次に、前記パターニングした上に、層間絶
縁膜として３０００ÅのＰＳＧ９１１を堆積した。ソー
ス・ドレイン電極９０５、９０６とのコンタクトをとる
ための開孔部を設け、この上にスパッタリング法によっ
て非選択的に１００００ÅのＡｌ膜を堆積した後、パタ
ーニングを行い、ソース・ドレイン配線９０９を形成し
た。最後に保護膜として６０００ÅのＰＳＧ９１０の堆
積を行った。

【００６１】以上の工程で作製したＭＯＳトランジスタ
のリーク電流は、ｌ０^-14Ａ以下となり従来法で作製し
たＡｌゲートセルフアラインＭＯＳトランジスタ（リ
ーク電流ｌ０^-10〜１０^-11Ａ）に比べて著しく改善され
ることがわかった。

【００６２】上記のアクティブマトリックス型液晶ディ
スプレイにおいて、ｌ本のゲート配線の長さ６ｃｍ、幅
８μｍ、厚さ０．５μｍで、配線容量がｌ．３０×１０
^-11Ｆの場合、本発明のごとく、ゲート配線にＡｌ（比
抵抗３×ｌ０^-6Ω・ｃｍ）を用いた場合は、配線による
遅延時間が５．８５ｍｓとなり、ゲート配線にｐｏｌｙ
−Ｓｉを用いた場合（比抵抗３０Ω・ｃｍ、遅延時間５
８．５ｍｓ）に比べて著しく改善されることがわかっ
た。

【００６３】

【発明の効果】以上説明したように、請求項１乃至請求
項４の発明の構成では、配線交差部の平坦化を行ったの
で、交差部での配線の断線やショートを減少することが
可能になったと共に、液晶表示装置に適用したときに配
向乱れを起こさない半導体装置たるアクティブマトリッ
クス基板を実現することが可能となる。

【００６４】また、請求項５及び請求項６の発明の構成
では、アクティブマトリックス基板を構成する半導体装
置を、小さな寄生容量で、かつ、小さなリーク電流で形
成し、しかも信号の遅延時間を抑えた高性能かつ簡略な
工程で作製することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例を表す平面図である。

【図２】第２の実施例のＡ−Ａ’線に沿う断面（ａ）、
Ｂ−Ｂ’線に沿う断面（ｂ）、Ｃ−Ｃ’線に沿う断面
（ｃ）をそれぞれ示す。

【図３】第３の実施例におけるボックス内でのＳｉ₃Ｎ₄
種の配置の例を示す平面図である。

【図４】第３の実施例において、シリコン薄膜をボック
スから張り出すまで成長させた状態を示す断面図
（ａ）、選択研磨によって平坦化した状態を示す断面図
（ｂ）である。

【図５】本発明の第４の実施例を表す平面図である。

【図６】アクティブマトリックス型液晶ディスプレイの
回路を示す模式図である。

【図７】従来の２層配線を使った場合の配線交差部の断
面図（ａ）、図７（ｂ）は従来の多結晶シリコンのジャ
ンパー線を使用した場合の配線交差部の断面図である。

【図８】本発明の第５の実施例に係る半導体装置たるＭ
ＯＳトランジスタの製造方法を示す模式的断面図であ
る。

【図９】本発明の第６の実施例に係るＭＯＳトランジス
タを示す模式的断面図である。

【図１０】従来のＡｌゲートＭＯＳトランジスタを示す
模式的断面図である。

【図１１】従来のＡｌゲートセルフアラインＭＯＳトラ
ンジスタを示す模式的断面図である。

【図１２】従来のｐｏｌｙ−Ｓｉゲートセルフアライン
ＭＯＳトランジスタを示す模式的断面図である。

【符号の説明】

１０１２０１５０１トランジスタ形成領域、１０２２０２５０２配線交差部拡散層、１０３２０３５０３ゲート配線（第２の信号配
線）、１０４２０４５０４シグナル配線（第１の信号配
線）、１０５２０５ゲート電極、１０６２０６５０６画素電極、２０７５０７絶縁性基板、２０８層間絶縁膜、２０９絶縁膜、２１０５１０ソース領域、２１１５１１ドレイン領域、２１２ソース電極、２１３ドレイン電極、２１４ゲート絶縁膜、２１５チヤンネル領域、３１７ボックス、３１８４１８Ｓｉ₃Ｎ₄種、４１９ＳｉＯ₂膜、４２０Ｓｉ₃Ｎ₄膜、４２１シリコン薄膜、６０１液晶セル、６０２トランジスタ、６０３水平シフトレジスタ、６０４垂直シフトレジスタ、６０５シグナル線、６０６ゲート線、８０１半導体層、９０１半導体層（ｐｏｌｙーＳｉ）８０２、９０２ゲート酸化膜、８０３、９０３ソース領域、８０４、９０４ドレイン領域、８０５、９０５ソース電極、８０６、９０６ドレイン電極、８Ｏ７、９０７Ａｌ₂Ｏ₃絶縁膜、８０８、９０８ゲート電極及びゲート配線（Ａｌ）、８０９、９０９ソース、ドレイン配線、８１０、９１０ＰＳＧ保護膜、９１１ＰＳＧ層間絶縁膜、９１２石英基板。

Claims

【特許請求の範囲】

【請求項１】ソース、ドレイン及びゲートを有する薄
膜トランジスタが絶縁基板上にマトリックス状に配置さ
れてなる半導体装置において、該薄膜トランジスタのソ
ースにつながれる第１の信号配線と該薄膜トランジスタ
のゲートにつながれる第２の信号配線の交差部に拡散層
が使用され、該拡散層と該薄膜トランジスタが形成され
る半導体層が該絶縁基板中に埋め込まれたことを特徴と
する半導体装置。
【請求項２】前記第１の信号配線と第２の信号配線の
交差部に使用される拡散層がトランジスタが形成される
半導体層と同じ半導体で形成されてなることを特徴とす
る請求項１に記載の半導体装置。
【請求項３】前記第１の信号配線と第２の信号配線の
交差部に使用される拡散層がトランジスタの拡散層と同
一条件、同一プロセスで形成されてなることを特徴とす
る請求項２に記載の半導体装置。
【請求項４】前記第１の信号配線と第２の信号配線の
交差部に使用される拡散層がトランジスタの拡散層と同
時に形成されてなることを特徴とする請求項３に記載の
半導体装置。
【請求項５】半導体上に形成したゲート絶縁膜に開孔
部を設ける工程と、活性化処理を含むソース・ドレイン
拡散を行ってソース・ドレイン領域を形成する工程と、
前記開孔部のみに選択的にＡｌ膜を堆積する工程と、前
記Ａｌ膜上の絶縁膜に開孔部を設ける工程と、ソース・
ドレイン配線及びゲート電極・配線を形成する工程とを
少なくとも有する半導体装置の製造方法。
【請求項６】前記Ａｌ膜は、アルキルアルミニウムハ
イドライドと水素ガスとを加熱分解することにより堆積
することを特徴とする請求項５に記載の半導体装置の製
造方法。