CN1220483A - 蚀刻方法 - Google Patents

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Abstract

一种蚀刻方法,其可在蚀刻作为下层的TiN膜时防止侧蚀(侵蚀)作为上层的AlCu膜的方法,在用氧化膜作为掩膜蚀刻AlCu膜/TiN膜的叠层膜时,不用氯气,而用包含氯原子的混合气体及用蚀刻气体和附加气体的混合气体对下层上的TiN膜进行蚀刻,可提高AlCu膜对抗蚀刻气体的侵蚀阻力。

Description

蚀刻方法
本发明涉及以氧化层作为掩膜对AlCu膜/TiN膜的叠层进行蚀刻的方法。
为了对AlCu膜/TiN膜的叠层进行蚀刻，通常使用光刻胶(PR)掩膜。此时，PR/AlCu的选择比小到1.5到2。
近年来，与降低布线尺寸相关，为了保持精细度，PR的高度(层厚度)变得越来越小。另一方面，当在器件中存在台阶时，为了消除由于台阶的存在所产生的残留物，需要大量的过蚀刻，由于超出PR的蚀刻，会造成AlCu膜的小的刻面。因此，在将来，对AlCu膜的蚀刻过程中，PR/AlCu的低的选择比会成为一个主要问题。因此，对于氧化层掩膜，获得PR/AlCu高于5的选择比是很重要的。
图2(A)至图2(E)中示出了AlCu膜的传统刻蚀方法。如图2(A)中所示，在作为中间绝缘层的SiO2膜1上通过溅射方法依次淀积形成TiN膜2，AlCu膜3，及TiN膜4，然后，在TiN膜上沉积SiO2膜。
然后，如图2(B)中所示，在SiO2膜5上形成保护膜6。对保护膜6进行加工图形，从而形成用于蚀刻较低SiO2膜的掩膜。
接着，如图2(c)中所示，去除保护膜6。这里，用SiO2膜作为掩膜，形成布线。
更具体的讲，首先，在第一步，进行AlCu膜3的蚀刻。这里，用Cl2/BCl3/N2/CHF3进行蚀刻。例如，在Cl2/BCl3/N2/CHF3的气体流速为20sccm/40sccm/5sccm/5sccm，压力为25Pa,RF功率为650W的条件下，进行AlCu膜3的蚀刻，通过向AlCu膜3的侧壁提供N型沉积材料形成侧壁保护膜以形成电极布线(图2(D))。
接着，在第二步，进行TiN2膜2的蚀刻。在第二步，与前面的第一步想类似，用Cl2/BCl3/N2/CHF3进行蚀刻，例如，在Cl2/BCl3/N2/CHF3的气体流速为5sccm/40sccm/5sccm/5sccm，压力为25Pa,RF功率为450W的条件下，进行TiN层2的蚀刻，以完成电极布线7。(图2(E))
然而，如图2(A)到图2(E)中所示的现有技术遇到一个问题，在第二步骤的对TiN膜2的蚀刻期间，会对AlCu膜3造成侧蚀(侵蚀)。
其原因如下，在使用保护膜的掩膜的情况下，从保护膜不会提供碳型的沉积材料。在AlCu/TiN的蚀刻中，用氯的原子团作为主要的腐蚀剂。另一方面，为了在侧壁上获得垂直的形状，最好在AlCu膜3的侧壁上形成侧壁保护膜的情况下进行蚀刻，在保护膜作为掩膜的情况下，通过从保护膜提供炭可在AlCu膜3的侧壁上形成侧壁保护层，从而在不引起AlCu膜侵蚀的情况下进行蚀刻。
与此相反，在氧化膜掩膜的情况下，由于在AlCu膜3的蚀刻中所附加的气体，可形成保护膜。然而，在对TiN膜2的蚀刻过程中，附加气体的作用变得很小，与在不提供碳的情况下的将保护膜作为掩膜的情况相比，AlCu膜3的侧壁保护作用变小。因此，过量的氯原子团与AlCu膜的反应加剧，使得AlCu膜的侧壁的各向异性蚀刻产生侵蚀。
因此，本发明的一个目的是提供一种蚀刻方法，其能限制在蚀刻TiN膜的过程中对AlCu膜的侧蚀刻的发生。
为了实现上述目的，根据本发明的第一方面，用于以氧化膜作为掩膜对AlCu膜/TiN膜的叠层膜进行蚀刻的方法的特征在于：
作为对下层上的TiN膜进行蚀刻的气体，使用包含氯原子的复合气体，及使用蚀刻气体和附加气体的混合气体而不用氯气，这样可以增强AlCu膜对腐蚀气体的侵蚀阻力。
最好的，BCl3被用做蚀刻气体而N2和CHF3被用做附加气体。
根据本发明的第二方面，在半导体器件中形成叠层膜电极布线的方法包括如下步骤：
用第一合金形成第一层膜；
在第一层合金膜的上面沉积第二层合金的第二层膜；
在第二层膜的上面沉积第一合金的第三层膜；
在第三层膜上沉积氧化膜；
在氧化膜上沉积保护膜；
对保护膜进行加工图形；
根据取得的被加工图形的保护膜对氧化膜进行蚀刻；
通过去除保护膜，用氧化膜作为掩膜，用包含侧壁保护膜材料的离子源的蚀刻气体对第二和第三层膜进行蚀刻，其中的侧壁保护膜将要沉积到第二层膜的侧壁上；及
通过第二蚀刻气体蚀刻第一层膜，其中的蚀刻气体产生受控量的腐蚀剂，该腐蚀剂足够用于对第一层膜进行蚀刻，并避免对第二层膜造成侵蚀。
根据本发明的第三方面，在半导体器件中用于形成叠层膜电极布线的方法包含如下步骤：
用作为绝缘膜的第一合金在半导体基片上形成第一层膜；
在第一合金膜上沉积第二合金的第二层膜，第二合金形成电极布线；
在第二层膜上沉积第一合金的第三层膜；
在第三层膜上沉积氧化膜；
在氧化膜上沉积保护膜；
对保护膜进行加工图形；
根据取得的被加工图形的保护膜蚀刻氧化膜；
去除保护膜，用氧化膜作为掩膜，通过包含侧壁保护膜材料的离子源的蚀刻气体对第二和的三层膜进行蚀刻，其中的侧壁保护膜将要沉积到第二层膜的侧壁上；及
通过第二蚀刻气体蚀刻第一层膜，其中的蚀刻气体产生受控量的腐蚀剂，该腐蚀剂足够用于对第一层膜进行蚀刻，并避免对第二层膜造成侵蚀。
根据本发明的的第四方面，在半导体器件中用于形成叠层膜电极的布线方法包含如下步骤：
用TiN形成第一层膜；
在第一合金膜上沉积AlCu的第二层膜；
在第二层膜上沉积TiN的第三层膜；
在第三层膜上沉积SiO2膜；
在氧化膜上沉积保护膜；
对保护膜进行加工图形；
根据取得的被加工图形的保护膜蚀刻SiO2膜；
去除保护膜，用SiO2膜作为掩膜，通过包含侧壁保护膜材料的离子源的蚀刻气体对第二和的三层膜进行蚀刻，其中的侧壁保护膜将要沉积到第二层膜的侧壁上；及
通过第二蚀刻气体蚀刻第一层膜，其中的蚀刻气体产生受控量的腐蚀剂，该腐蚀剂足够用于对第一层膜进行蚀刻，并避免对第二层膜造成侵蚀。
在最佳的工艺中，第一蚀刻气体由Cl2/BCl2/N2/CHF3构成。另一方面，第二蚀刻气体可由BCl3构成，在另一实施例中，第二气体可加入N2及CHF3的附加气体。
在最佳的工艺中，第二层膜和第三层膜的蚀刻可以在如下条件下进行，即，Cl2/BCl3/N2/CHF3的气体流速为20sccm/40sccm/5sccm/5sccm，压力为25Pa,RF功率为650W。同样，第一层膜的蚀刻可在如下条件下进行：Cl2/BCl3/N2/CHF3的气体流速为5sccm/40sccm/5sccm/5sccm，压力为25Pa,RF功率为450W。在另一实施例中，第一层膜的蚀刻可在如下条件下进行：Cl2/N2/CHF3的气体流速为40sccm/5sccm/5sccm，压力为25Pa,RF功率为450W。
通过下面结合相应附图的描述将会对本发明有更清楚的了解，但并不是对本发明的限制，而仅是为了描述的目的。
图1(A)到图1(E)为根据本发明的蚀刻方法的最佳实施例的工艺步骤的序列截面图；
图2(A)到图2(E)为传统蚀刻方法的工艺步骤的序列截面图。
下面将参考相应附图对本发明的最佳实施例进行详细描述。在下面的描述中，所提供的具体细节的目的只是为了更彻底得了解本发明。很明显的，对本领域的技术人员而言，无这些细节也可实现本发明。另一方面，为了使本发明更简洁，对于公知的结构并未详细描述。
第一实施例
图1(A)到图1(E)为根据本发明的蚀刻方法的最佳实施例的工艺步骤的序列截面图。将针对AlCu/TiN的布线对本发明进行详细描述。
首先，如图1(A)中所示，在作为中间绝缘层的SiO2膜1上依次形成TiN膜2,AlCu膜3，及TiN膜4，然后，在TiN膜4上沉积SiO2膜。
然后，如图1(B)中所示，在SiO2膜5上形成保护膜6。对保护膜6进行加工图形，根据取得的被加工图形的保护膜6，对SiO2膜5进行蚀刻。
接着，如图1(c)中所示，去除保护膜6。这里，用SiO2膜5作为掩膜，形成布线。
更具体的讲，首先，如图1(D)中所示，在第一步，用SiO2膜5作为掩膜，进行AlCu膜3的蚀刻。这里，与传统的蚀刻方法相类似，用Cl2/BCl2/N2/CHF3进行蚀刻。例如，在Cl2/BCl3/N2/CHF3的气体流速为20sccm/40sccm/5sccm/5sccm，压力为25Pa,RF功率为650W的条件下，进行AlCu膜3的蚀刻，通过向AlCu膜3的侧壁提供N型沉积材料形成侧壁保护膜以完成电极布线7(图1(D))。
接着，在第二步，用本发明进行TiN膜2的蚀刻。本发明所示出的实施例的特征在于，在蚀刻气体中，使用包含氯原子的蚀刻气体，而不是用Cl2。在本发明所示的实施例中，用BCl3作为蚀刻气体，用N2及CHF3作为附加气体。
在现有技术中，在TiN膜的蚀刻中，已经使用包含Cl2气的混合气体以便使用氯原子团作为腐蚀剂。然而，作为研究的结果，已经发现不是用Cl2气，即使用包含氯原子(如BCl3)混合气体，也可对TiN进行充分的蚀刻。
其原因在于，可从BCl3足够的产生和提供作为腐蚀剂的氯原子团。同样，由于氯气具有很高的分离度，由于AlCu膜的侵蚀，会产生过量的氯原子团。与此相反，已经发现，在BCl3的情况下，可控制所产生的氯原子团，从而不产生过量的氯原子。作为实际的蚀刻条件，Cl2/BCl3/N2/CHF3的气体流速为5sccm/40sccm/5sccm/5sccm，压力为25Pa,RF功率为450W，进行TiN层2，而不产生AlCu膜3的侵蚀，以完成由AlCu膜3构成的电极布线。
第二实施例
下面将在第二实施例中讨论应用于ALCu/TiN布线的本发明的刻蚀方法。
在本发明的第二实施例中，用与第一实施例中类似工艺可获得图1(D)中所示的结构。接着，进行TiN膜的蚀刻。
在第二实施例中，代替第一实施例中使用的BCl3，用诸如HCl/N2/CHF3的气体类型使用CHCl3或HCl进行蚀刻。蚀刻条件为：CHCl/N2/CHF3的气体流速为40sccm/5sccm/5sccm，压力为25Pa,RF功率为450W，进行TiN层2的蚀刻和过刻蚀以形成电极布线7，而不产生AlCu膜3的侵蚀。
如上所述，根据本发明，通过用包含氯原子的混合气体及附加气体，而不用氯气进行TiN膜的蚀刻，可限制所产生的氯原子团。为此，当氧化膜(保护膜)被用做掩膜时，即使在从保护膜不提供碳型的沉积材料时，也可限制AlCu膜与氯原子团的反应量，从而用氯原子团进行TiN膜的蚀刻，其中的氯原子团是从包含氯原子的可增大AlCu膜的侵蚀阻力的混合气体(如BCl3等)中产生的。因此，可以提供用氧化膜掩膜进行AlCu膜/TiN膜的叠层膜的蚀刻的有效装置，以满足未来的降低尺寸的要求。
虽然以结合具体实施例对本发明进行了描述，必须明确的是，对本领域的技术人员而言，对上述内容所作的各种修改及变化都在本发明的范围之内，因此，本发明并不限于上述的具体实施例，而包括所有的在所附权利要求之内的等同内容。

Claims (12)

1．一种用氧化膜作为掩膜对AlCu膜/TiN膜叠层膜进行蚀刻的方法，其特征在于：
用包含氯原子的混合气体进行底层上的TiN膜的蚀刻，并采用蚀刻气体和附加气体的混合气体而不是用氯气，可提高AlCu膜对抗腐蚀气体的侵蚀阻力。
2．根据权利要求1所述的蚀刻方法，其特征在于其中BCl3被用做所述蚀刻气体，而N2和CHF3被用做附加气体。
3．根据权利要求1所述的蚀刻方法，其特征在于其中CHCl3或HCl被用做蚀刻气体。
4．一种在半导体器件中形成叠层膜电极布线的方法，其特征在于包含如下步骤：
用第一合金形成第一层膜；
在所述第一层合金膜的上面沉积第二层合金的第二层膜；
在所述第二层膜的上面沉积所述第一合金的第三层膜；
在所述第三层膜上沉积氧化膜；
在所述氧化膜上沉积保护膜；
对所述保护膜进行加工图形；
用被加工图形的保护膜作为掩膜对所述氧化膜进行蚀刻；
去除所述保护膜，用所述氧化膜作为掩膜，通过包含侧壁保护膜材料的离子源的蚀刻气体对所述第二和所述三层膜进行蚀刻，其中的侧壁保护膜将要沉积到所述第二层膜的侧壁上；及
通过第二蚀刻气体蚀刻所述第一层膜，其中的蚀刻气体产生受控量的腐蚀剂，该腐蚀剂足够用于对所述第一层膜进行蚀刻，并避免对所述第二层膜造成侵蚀。
5．在半导体器件中用于形成叠层膜电极的布线方法，其中包含如下步骤：
用作为绝缘膜的第一合金在半导体基片上形成第一层膜；
在所述第一合金膜上沉积第二合金的第二层膜，所述第二合金形成所述电极布线；
在所述第二层膜上沉积所述第一合金的第三层膜；
在所述第三层膜上沉积氧化膜；
在所述氧化膜上沉积保护膜；
对所述保护膜进行加工图形；
用加工的保护膜作为掩膜蚀刻所述氧化膜；
去除所述保护膜，用所述氧化膜作为掩膜，通过包含侧壁保护膜材料的离子源的蚀刻气体对所述第二和所述三层膜进行蚀刻，其中的侧壁保护膜将要沉积到所述第二层膜的侧壁上；及
通过第二蚀刻气体蚀刻所述第一层膜，其中的蚀刻气体产生受控量的腐蚀剂，该腐蚀剂足够用于对所述第一层膜进行蚀刻，并避免对所述第二层膜造成侵蚀。
6．在半导体器件中用于形成叠层膜电极的布线方法，其中包含如下步骤：
用TiN形成第一层膜；
在所述第一合金膜上沉积AlCu的第二层膜；
在所述第二层膜上沉积TiN的第三层膜；
在所述第三层膜上沉积SiO2膜；
在所述氧化膜上沉积保护膜；
对所述保护膜进行加工图形；
用加工的所述保护膜作为掩膜蚀刻所述SiO2膜；
去除所述保护膜，用所述SiO2膜作为掩膜，通过包含侧壁保护膜材料的离子源的蚀刻气体对所述第二和所述三层膜进行蚀刻，其中的侧壁保护膜将要沉积到所述第二层膜的侧壁上；及
通过第二蚀刻气体蚀刻所述第一层膜，其中的蚀刻气体产生受控量的腐蚀剂，该腐蚀剂足够用于对所述第一层膜进行蚀刻，并避免对所述第二层膜造成侵蚀。
7．根据权利要求6所述的方法，其特征在于所述第一蚀刻气体由Cl2/BCl3/N2/CHF3构成。
8．根据权利要求6所述的方法，其特征在于所述第二蚀刻气体由BCl3构成。
9．根据权利要求8所述的方法，其特征在于所述第二蚀刻气体被加入附加气体N2和CHF3。
10．根据权利要求7所述的方法，其特征在于蚀刻所述第二和第三层膜的条件为Cl2/BCl3/N2/CHF3的气体流速为20sccm/40sccm/5sccm/5sccm，压力为25Pa,RF功率为650W。
11. 根据权利要求9所述的方法，其特征在于蚀刻所述第一层膜的条件为Cl2/BCl3/N2/CHF3的气体流速为5sccm/40sccm/5sccm/5sccm，压力为25Pa，RF功率为450W。
12．根据权利要求9所述的方法，其特征在于蚀刻所述第一层膜的条件为CHCl/N2/CHF3的气体流速为40sccm/5sccm/5sccm，压力为25Pa,RF功率为450W。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1312736C (zh) * 2003-08-12 2007-04-25 精工爱普生株式会社 半导体装置的制造方法
CN1328767C (zh) * 2003-12-18 2007-07-25 上海华虹Nec电子有限公司 一种金属配线的多步干法刻蚀方法
CN102194686A (zh) * 2010-03-12 2011-09-21 东京毅力科创株式会社 等离子体蚀刻方法和等离子体蚀刻装置

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100255663B1 (ko) * 1997-12-11 2000-05-01 윤종용 알루미늄막의 식각방법 및 반도체장치의 배선층 형성방법
KR100792358B1 (ko) 2006-09-29 2008-01-09 주식회사 하이닉스반도체 반도체 소자의 금속배선 및 그 형성방법
US7815814B2 (en) * 2007-03-23 2010-10-19 Tokyo Electron Limited Method and system for dry etching a metal nitride
US8282844B2 (en) 2007-08-01 2012-10-09 Tokyo Electron Limited Method for etching metal nitride with high selectivity to other materials
US8501628B2 (en) 2010-03-23 2013-08-06 Tokyo Electron Limited Differential metal gate etching process
JP5877658B2 (ja) * 2011-06-14 2016-03-08 ローム株式会社 半導体装置およびその製造方法
JP2015079797A (ja) * 2013-10-15 2015-04-23 東京エレクトロン株式会社 銅層をエッチングする方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS54158343A (en) * 1978-06-05 1979-12-14 Hitachi Ltd Dry etching method for al and al alloy
JPH03288430A (ja) 1990-04-05 1991-12-18 Toshiba Corp 半導体装置の製造方法
JP2663704B2 (ja) * 1990-10-30 1997-10-15 日本電気株式会社 Ａｌ合金の腐食防止法
US5217570A (en) * 1991-01-31 1993-06-08 Sony Corporation Dry etching method
DE4107006A1 (de) * 1991-03-05 1992-09-10 Siemens Ag Verfahren zum anisotropen trockenaetzen von aluminium bzw. aluminiumlegierungen enthaltenden leiterbahnebenen in integrierten halbleiterschaltungen
JPH06151382A (ja) 1992-11-11 1994-05-31 Toshiba Corp ドライエッチング方法
US6004884A (en) * 1996-02-15 1999-12-21 Lam Research Corporation Methods and apparatus for etching semiconductor wafers
JPH09251984A (ja) 1996-03-18 1997-09-22 Hitachi Ltd 多層Ａｌ配線のエッチング方法
KR100238615B1 (ko) * 1996-06-04 2000-01-15 가네꼬 히사시 스택된 캐패시터를 갖는 반도체 기억장치의 제조 방법
US5976986A (en) * 1996-08-06 1999-11-02 International Business Machines Corp. Low pressure and low power C12 /HC1 process for sub-micron metal etching
US5798303A (en) * 1996-09-05 1998-08-25 Micron Technology, Inc. Etching method for use in fabrication of semiconductor devices
JPH10214896A (ja) * 1996-11-29 1998-08-11 Toshiba Corp 半導体装置の製造方法及び製造装置
US5817562A (en) * 1997-01-24 1998-10-06 Taiwan Semiconductor Manufacturing Company, Ltd Method for making improved polysilicon FET gate electrode structures and sidewall spacers for more reliable self-aligned contacts (SAC)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1312736C (zh) * 2003-08-12 2007-04-25 精工爱普生株式会社 半导体装置的制造方法
CN1328767C (zh) * 2003-12-18 2007-07-25 上海华虹Nec电子有限公司 一种金属配线的多步干法刻蚀方法
CN102194686A (zh) * 2010-03-12 2011-09-21 东京毅力科创株式会社 等离子体蚀刻方法和等离子体蚀刻装置
US8609549B2 (en) 2010-03-12 2013-12-17 Tokyo Electron Limited Plasma etching method, plasma etching apparatus, and computer-readable storage medium
CN102194686B (zh) * 2010-03-12 2014-05-28 东京毅力科创株式会社 等离子体蚀刻方法

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