JP5877658B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法 Download PDFInfo
- Publication number
- JP5877658B2 JP5877658B2 JP2011132199A JP2011132199A JP5877658B2 JP 5877658 B2 JP5877658 B2 JP 5877658B2 JP 2011132199 A JP2011132199 A JP 2011132199A JP 2011132199 A JP2011132199 A JP 2011132199A JP 5877658 B2 JP5877658 B2 JP 5877658B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- alcu
- forming
- tin
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000004065 semiconductor Substances 0.000 title claims description 41
- 238000004519 manufacturing process Methods 0.000 title claims description 22
- 229910016570 AlCu Inorganic materials 0.000 claims description 166
- 238000005530 etching Methods 0.000 claims description 59
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 40
- 230000001681 protective effect Effects 0.000 claims description 31
- 238000000034 method Methods 0.000 claims description 23
- 238000001312 dry etching Methods 0.000 claims description 14
- 229910052799 carbon Inorganic materials 0.000 claims description 11
- 238000000059 patterning Methods 0.000 claims description 8
- 239000007795 chemical reaction product Substances 0.000 claims description 6
- 230000015572 biosynthetic process Effects 0.000 claims description 5
- 238000010030 laminating Methods 0.000 claims description 5
- 239000000047 product Substances 0.000 claims description 5
- 229920000642 polymer Polymers 0.000 claims description 4
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims 19
- 239000010410 layer Substances 0.000 description 90
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 57
- 239000010936 titanium Substances 0.000 description 53
- 239000011229 interlayer Substances 0.000 description 49
- 239000000460 chlorine Substances 0.000 description 45
- 229920002120 photoresistant polymer Polymers 0.000 description 11
- 238000010586 diagram Methods 0.000 description 10
- 150000002500 ions Chemical class 0.000 description 10
- 239000002184 metal Substances 0.000 description 9
- 229910052751 metal Inorganic materials 0.000 description 9
- 229910052581 Si3N4 Inorganic materials 0.000 description 7
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- 239000000758 substrate Substances 0.000 description 6
- 238000002955 isolation Methods 0.000 description 5
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 5
- 229910052721 tungsten Inorganic materials 0.000 description 5
- 239000010937 tungsten Substances 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 239000012528 membrane Substances 0.000 description 3
- 230000000149 penetrating effect Effects 0.000 description 3
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 230000003628 erosive effect Effects 0.000 description 2
- 238000004880 explosion Methods 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- VNWKTOKETHGBQD-UHFFFAOYSA-N methane Chemical compound C VNWKTOKETHGBQD-UHFFFAOYSA-N 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- VZGDMQKNWNREIO-UHFFFAOYSA-N tetrachloromethane Chemical compound ClC(Cl)(Cl)Cl VZGDMQKNWNREIO-UHFFFAOYSA-N 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 1
- VGGSQFUCUMXWEO-UHFFFAOYSA-N Ethene Chemical compound C=C VGGSQFUCUMXWEO-UHFFFAOYSA-N 0.000 description 1
- 239000005977 Ethylene Substances 0.000 description 1
- PXGOKWXKJXAPGV-UHFFFAOYSA-N Fluorine Chemical compound FF PXGOKWXKJXAPGV-UHFFFAOYSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 229910052801 chlorine Inorganic materials 0.000 description 1
- 229910052681 coesite Inorganic materials 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 229910052906 cristobalite Inorganic materials 0.000 description 1
- 238000010494 dissociation reaction Methods 0.000 description 1
- 230000005593 dissociations Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000007261 regionalization Effects 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 229910052682 stishovite Inorganic materials 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
- 229910052905 tridymite Inorganic materials 0.000 description 1
Images
Landscapes
- Drying Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
金属膜をパターニングして配線パターンを形成する方法として、たとえば、特許文献1は、フォトレジストをマスクとして使用するパターニングにより配線パターンを形成する方法を開示している。
また、ハードマスクは、薄くても十分なエッチング耐性を発揮できるので、微細配線を形成する際にも、マスクのアスペクト比を小さく抑えることができる。その結果、アスペクト比が高く、エッチング対象物の上方に細長く延びるマスクが、エッチング途中にバランスを崩して倒れる、いわゆる「マスク倒れ」を防止することもできる。
また、本発明では、前記低段部を形成する工程において、前記側壁保護膜が前記低段部に接するように形成されることが好ましい。
また、本発明では、前記低段部を形成する工程は、CHF 3 を含むガスによって前記ドライエッチングを実行することにより、前記CHF 3 の重合物を前記側壁保護膜に定着させながら前記低段部を形成する工程を含むことが好ましい。
また、本発明では、前記積層膜を形成する工程は、前記AlCu配線層のドライエッチング終了時に前記無機膜が完全に無くなる厚さで、前記無機膜を形成する工程を含むことが好ましい。
式(1):厚さTSiC=選択比(TiN)×TiNの厚さt1+選択比(Ti)×Tiの厚さt2+選択比(AlCu)×AlCu膜の厚さt3
(式(1)中、選択比(TiN)は無機膜のエッチングレート/TiNのエッチングレートを示し、選択比(Ti)とは無機膜のエッチングレート/Tiのエッチングレートを示し、選択比(AlCu)とは無機膜のエッチングレート/AlCuのエッチングレートを示している。また、厚さt1は下側TiN/Ti膜および上側TiN/Ti膜それぞれのTiNの合計の厚さを示し、厚さt2は下側TiN/Ti膜および上側TiN/Ti膜それぞれのTiの合計の厚さを示している。)
そして、本発明によれば、前記複数のAlCu配線を形成する工程が、85nm〜180nm幅のAlCu配線を、85nm〜180nm間隔で配列するように形成する工程を含む場合、すなわち、配線幅および間隔(ラインアンドスペース)が上記範囲の微細配線を形成する場合でも、マスクのアスペクト比を小さく抑えて「マスク倒れ」を防止することができる。よって、微細配線を有する半導体装置の製造方法として、好適に使用することができる。
たとえば、AlCu配線層が密集パターンと孤立パターンの複数種のパターンに成形される場合、通常、密集パターンから第2の間隔を隔てて離れた孤立パターンが、第1の間隔で密集した密集パターンに比べて、比較的速く成形される。その結果、AlCu配線層が孤立パターンに成形された時点では、密集パターンは未だ成形されていない場合がある。このような場合に、AlCu配線層のエッチングに適したCl系ガスでエッチングを続けると、孤立パターンの周辺(密集パターンと孤立パターンとの間の部分)ではCl系ガスのエッチング対象となるAlCu配線層が残っていないため、Cl系ガス中のClイオンやClラジカルにより孤立パターンのAlCu膜の側面が攻撃されるおそれがある。
また、本発明では、前記積層膜を形成する工程は、前記AlCu配線層上にSiO2膜を形成し、当該SiO2膜上にSiC膜を形成することにより、前記SiC膜からなる最上層を有する2層膜を形成する工程を含んでいてもよいし、当該SiO2膜上にSiOC膜を形成することにより、前記SiOC膜からなる最上層を有する2層膜を形成する工程を含んでいてもよいし、当該SiO2膜上にSiN膜を形成することにより、前記SiN膜からなる最上層を有する2層膜を形成する工程を含んでいてもよい。
ハードマスクのアスペクト比が3未満であれば、「マスク倒れ」を確実に防止することができる。
<半導体装置の全体構成>
図1は、本発明の一実施形態に係る半導体装置の模式的な断面図である。
半導体装置1は、n+型のシリコン基板2と、当該シリコン基板2上に積層されたn−型のシリコンからなるエピタキシャル層3とを含んでいる。
素子分離部5は、エピタキシャル層3にその表面から比較的浅く掘り下がったトレンチ(シャロートレンチ6:深さ180nm程度)を形成し、そのシャロートレンチ6の内面に熱酸化法により熱酸化膜7を形成した後、CVD(Chemical Vapor Deposition:化学気相成長)法によりSiO2(酸化シリコン)8をシャロートレンチ6内に堆積させることにより形成されており、いわゆるSTI(Shallow Trench Isolation)構造を有している。シャロートレンチ6は、たとえば、その底部へ向かって幅が狭まる断面視等脚台形状に形成され、その最小幅(底部の幅)は90nm程度である。
チャネル領域9上には、たとえば、SiO2からなるゲート絶縁膜12が形成されており、このゲート絶縁膜12上に、たとえば、多結晶シリコン(ポリシリコン)からなるゲート電極13が形成されている。ゲート電極13の幅は、たとえば、90nm程度である。また、ゲート電極13の表面(上面)には、シリサイド14が形成されている。
エピタキシャル層3上には、SiO2からなる第1〜第4層間膜16〜19が、この順に積層されている。各層間膜16〜19の厚さは、たとえば、第1層間膜16が400nm〜580nmであり、第2層間膜17が350nm〜450nmであり、第3層間膜18が260nm〜560nmであり、第4層間膜19が260nm〜560nmである。
第1AlCu配線20と、ソース領域10およびドレイン領域11との間は、第1層間膜16および第2層間膜17を貫通する、W(タングステン)からなるコンタクトプラグ22により接続されている。コンタクトプラグ22は、第1層間膜16を貫通する下側部分23と、第2層間膜17を貫通する上側部分24との2段構造を有しており、図2に示すように、上側部分24は、その下面の径D1が上面の径D2よりも小さくなる断面視逆台形(テーパ)状に形成されている(D1<D2)。たとえば、径D160nm〜110nmであり、径D2は110nm〜130nmである。たとえば、コンタクトプラグ22の上側部分24を、第2層間膜17のコンタクトホールにタングステンを堆積させる工程と、堆積したタングステンをCMP(Chemical Mechanical Polishing:化学機械研磨)により研磨する工程とを行って形成する場合、当該CMP処理により第2層間膜17の膜厚が2/3〜4/5程度になるので、D1<D2のテーパであれば、タングステンの堆積時にD2´あった上面の径を、径D2まで小さくすることができる。そのため、CMP処理により第2層間膜17が膜減りしても上側部分24の上面の径が変化しないD1=D2の場合に比べて、CMP処理後における、隣のコンタクトプラグ22に対するマージンを広くすることができる。その結果、第1AlCu配線20のリソグラフィが横方向に多少ずれても、当該第1AlCu配線20が、隣のコンタクトプラグ22(上側部分24)に接触することを防止することができる。
<第1AlCu配線の要部構成>
図2は、図1の二点鎖線Aで囲まれる部分の拡大図であって、第1AlCu配線が形成された層の要部を表す図である。
この実施形態では、複数の第1AlCu配線20の配線幅および間隔は不揃いであり、たとえば、複数の第1AlCu配線20は、第1の幅W1(具体的には、90nm)を有し、互いに第1の間隔S1(具体的には、90nm)を空けて配列された密集パターン26と、密集パターン26から第1の間隔S1よりも広い第2の間隔S2(具体的には、2000nm)を隔てて形成され、第1の幅W1よりも広い第2の幅W2(具体的には、5000nm)を有する孤立パターン27とを含んでいる。すなわち、密集パターン26では、配線幅W1および間隔S1(ラインアンドスペース)が90nm/90nmである。
この実施形態では、各側壁保護膜32は、後述するAlCu配線層34のエッチング時(図3D,3E参照)にSiC膜35から解離したCを含む反応生成物(たとえば、CClx)、第2層間膜17に低段部28を形成するためのエッチング時(図3F参照)に供給されるF系ガス中のCHF3の重合物等を含んでいる。むろん、側壁保護膜32は、上に例示した成分以外の成分を含んでいてもよい。
そして、第2層間膜17上には、第1AlCu配線20全体を埋めるように、SiO2からなる第3層間膜18が積層されている。第3層間膜18は、互いに隣り合う第1AlCu配線20の各間を埋め尽くしている。なお、図2では、第3層間膜18とSiO2膜33との間に明確な境界が表れているが、これらの膜はいずれもSiO2からなるので、実際には、製造過程においてこれらの膜が一体化して境界がない場合もある。
<半導体装置の製造方法>
図3A〜図3Gは、図1の半導体装置の製造工程の一部を工程順に示す図である。
次に、図3Bに示すように、たとえば、プラズマCVD法により、SiO2膜33およびSiC膜35をこの順に積層することにより、AlCu配線層34上に、SiO2膜33からなる下層とSiC膜35からなる上層とを含む2層構造の積層膜36を形成する。この際、全体としての厚さTtotalが、90nm〜250nmとなるように積層膜36を形成する。具体的には、たとえば、50nm〜150nmの厚さTSiO2でSiO2膜33を形成し、後述するAlCu配線層34のドライエッチング終了時に完全に無くなる厚さTSiC(たとえば、40nm〜100nm)でSiC膜35を形成する。
そして、供給されたCl系ガスは、上側TiN/Ti膜31からAlCu膜30へ向かってAlCu配線層34を上層から下層へ順にエッチングしていくと同時に、ハードマスク37の最上層であるSiC膜35にも衝突してSiC膜35のC(炭素)を解離させ、このCを含む反応生成物(たとえば、CClx)等を含む側壁保護膜32を形成する。すなわち、AlCu配線層34のエッチング過程では、AlCu配線層34のパターン成形(第1AlCu配線20の形成)と、側壁保護膜32の形成とが同時進行で行われる。また、SiC膜35は、Cの解離などにより、その膜厚がTSiCからT´SiC(<TSiC)へと次第に薄くなる。
具体的には、この実施形態のように、AlCu配線層34が密集パターン26と孤立パターン27の複数種のパターンに成形される場合、通常、密集パターン26から第2の間隔S2を隔てて離れた孤立パターン27が、第1の間隔S1で密集した密集パターン26に比べて、比較的速く成形される。その結果、AlCu配線層34が孤立パターン27に成形された時点では、密集パターン26は完全に成形されていない場合がある。このような場合に、Cl系ガスでエッチングを続けると、孤立パターン27の周辺(密集パターン26と孤立パターン27との間の部分)ではCl系ガスのエッチング対象となるAlCu配線層34が残っていないため、エッチング対象を失った(行き場を失った)Cl系ガス中のClイオンやClラジカルにより孤立パターン27のAlCu膜30の側面が攻撃されるおそれがある。このようなCl系ガスによる攻撃を低減するために、上記のタイミングでCl系ガスからF系ガスへの切替えを行う。
以上の工程を経ることにより、図1および図2に示す半導体装置1を得ることができる。
また、この実施形態では、SiC膜35の厚さTSiCを、AlCu配線層34のドライエッチング終了時に完全に無くなる厚さで形成する。具体的には、下記式(1)で表される厚さTSiCで形成することができる。
式(1):厚さTSiC=選択比(TiN)×TiNの厚さt1+選択比(Ti)×Tiの厚さt2+選択比(AlCu)×AlCu膜30の厚さt3
(式(1)中、厚さt1は下側TiN/Ti膜29および上側TiN/Ti膜31それぞれのTiNの合計の厚さを示し、厚さt2は下側TiN/Ti膜29および上側TiN/Ti膜31それぞれのTiの合計の厚さを示している。)
これにより、第1AlCu配線20に接続するビア25を第3層間膜18に形成するためのビアエッチング時に、第1AlCu配線20上にSiC膜35が残っていないので、当該エッチング深さのばらつきを防止して、当該エッチングを上側TiN/Ti膜31のTiNで一様に止めることができる。その結果、ビアエッチング時に第1AlCu配線20への侵食を防止できるので、第1AlCu配線20上のビア25の大きさのばらつきを少なくすることができる。よって、ビア抵抗のばらつきを少なくすることができる。
たとえば、前述の半導体装置1の各半導体部分の導電型を反転した構成が採用されてもよい。たとえば、半導体装置1において、p型の部分がn型であり、n型の部分がp型であってもよい。
また、前述の実施形態では、多層配線構造の一例として2層配線構造のみ例示したが、本発明は、3層、4層およびそれ以上の多層配線構造にも好適に適用することができる。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
2 シリコン基板
3 エピタキシャル層
4 MOSFET
5 素子分離部
6 シャロートレンチ
7 熱酸化膜
8 SiO2
9 チャネル領域
10 ソース領域
11 ドレイン領域
12 ゲート絶縁膜
13 ゲート電極
14 シリサイド
15 サイドウォール
16 第1層間膜
17 第2層間膜
18 第3層間膜
19 第4層間膜
20 第1AlCu配線
21 第2AlCu配線
22 コンタクトプラグ
23 (コンタクトプラグの)下側部分
24 (コンタクトプラグの)上側部分
25 ビア
26 密集パターン
27 孤立パターン
28 低段部
29 下側TiN/Ti膜
30 AlCu膜
31 上側TiN/Ti膜
32 側壁保護膜
33 SiO2膜
34 AlCu配線層
35 SiC膜
36 積層膜
37 ハードマスク
38 SiOC膜
39 SiN膜
Claims (18)
- SiO2からなる下層膜上に、下側TiN/Ti膜、AlCu膜および上側TiN/Ti膜を順に積層することによってAlCu配線層を形成する工程と、
前記AlCu配線層上に、CまたはNを含有する無機膜からなる最上層を有する積層膜を形成する工程と、
前記積層膜をパターニングすることによって、前記積層膜からなるハードマスクを形成する工程と、
前記ハードマスクを利用して前記AlCu配線層をドライエッチングすることにより、当該エッチングにより前記無機膜から解離したCまたはNを含む反応生成物を含む側壁保護膜を、エッチング途中の前記上側TiN/Ti膜の側面、前記AlCu膜の側面および前記下側TiN/Ti膜の側面に形成しながら前記AlCu配線層をパターニングすることによって、前記下層膜上に複数のAlCu配線を形成する工程と、
前記ハードマスクを残したまま、前記下層膜における互いに隣り合う前記AlCu配線間の部分をドライエッチングすることにより、前記下層膜に、前記AlCu配線に接する前記下層膜の表面に対して当該AlCu配線間を一段低くするように低段部を形成する工程と、
前記低段部の形成後、前記AlCu配線を埋めるように、前記下層膜上に、SiO2からなる上層膜を形成する工程とを含む、半導体装置の製造方法。 - 前記低段部を形成する工程において、前記側壁保護膜が前記低段部に接するように形成される、請求項1に記載の半導体装置の製造方法。
- 前記低段部を形成する工程は、CHF 3 を含むガスによって前記ドライエッチングを実行することにより、前記CHF 3 の重合物を前記側壁保護膜に定着させながら前記低段部を形成する工程を含む、請求項1または2に記載の半導体装置の製造方法。
- 前記積層膜を形成する工程は、前記AlCu配線層のドライエッチング終了時に前記無機膜が完全に無くなる厚さで、前記無機膜を形成する工程を含む、請求項1〜3のいずれか一項に記載の半導体装置の製造方法。
- 前記無機膜を形成する工程は、下記式(1)で表される厚さTSiCで前記無機膜を形成する工程を含む、請求項4に記載の半導体装置の製造方法。
式(1):厚さTSiC=選択比(TiN)×TiNの厚さt1+選択比(Ti)×Tiの厚さt2+選択比(AlCu)×AlCu膜の厚さt3
(式(1)中、選択比(TiN)は無機膜のエッチングレート/TiNのエッチングレートを示し、選択比(Ti)とは無機膜のエッチングレート/Tiのエッチングレートを示し、選択比(AlCu)とは無機膜のエッチングレート/AlCuのエッチングレートを示している。また、厚さt1は下側TiN/Ti膜および上側TiN/Ti膜それぞれのTiNの合計の厚さを示し、厚さt2は下側TiN/Ti膜および上側TiN/Ti膜それぞれのTiの合計の厚さを示している。) - 前記複数のAlCu配線を形成する工程は、85nm〜180nm幅のAlCu配線を、85nm〜180nm間隔で配列するように形成する工程を含む、請求項1〜5のいずれか一項に記載の半導体装置の製造方法。
- 前記複数のAlCu配線を形成する工程は、互いに第1の間隔を空けて配列された密集パターン、および当該密集パターンから前記第1の間隔よりも広い第2の間隔を隔てて形成された孤立パターンを形成する工程とを含む、請求項1〜6のいずれか一項に記載の半導体装置の製造方法。
- 前記積層膜を形成する工程は、前記AlCu配線層上にSiO2膜を形成し、当該SiO2膜上にSiC膜を形成することにより、前記SiC膜からなる最上層を有する2層膜を形成する工程を含む、請求項1〜7のいずれか一項に記載の半導体装置の製造方法。
- 前記積層膜を形成する工程は、前記AlCu配線層上にSiO2膜を形成し、当該SiO2膜上にSiOC膜を形成することにより、前記SiOC膜からなる最上層を有する2層膜を形成する工程を含む、請求項1〜7のいずれか一項に記載の半導体装置の製造方法。
- 前記積層膜を形成する工程は、前記AlCu配線層上にSiO2膜を形成し、当該SiO2膜上にSiN膜を形成することにより、前記SiN膜からなる最上層を有する2層膜を形成する工程を含む、請求項1〜7のいずれか一項に記載の半導体装置の製造方法。
- 前記ハードマスクを形成する工程は、アスペクト比(ハードマスクの高さ/ハードマスクの幅)が3未満のハードマスクを形成する工程を含む、請求項1〜10のいずれか一項に記載の半導体装置の製造方法。
- SiO2からなる下層膜と、
前記下層膜上に形成され、それぞれが下側TiN/Ti膜、AlCu膜および上側TiN/Ti膜がこの順に積層されることによって形成されており、各下側TiN/Ti膜の側面、各AlCu膜の側面および各上側TiN/Ti膜の側面に跨って形成されたCまたはNを含む側壁保護膜を有する複数のAlCu配線と、
前記下層膜における互いに隣り合う前記AlCu配線間において、前記AlCu配線に接する前記下層膜の表面に対して一段低く形成された低段部と、
前記AlCu配線を埋めるように、前記下層膜上に形成されたSiO2からなる上層膜とを含み、
前記複数のAlCu配線は、それぞれが85nm〜180nm幅を有し、85nm〜180nm間隔で配列された密集パターンを含む、半導体装置。 - 前記側壁保護膜は、前記低段部に接している、請求項12に記載の半導体装置。
- 前記側壁保護膜は、CHF 3 の重合物を含む、請求項12または13に記載の半導体装置。
- 各前記AlCu配線の高さは、140nm〜205nmである、請求項12〜14のいずれか一項に記載の半導体装置。
- 前記AlCu膜の高さは、80nm〜120nmである、請求項12〜15のいずれか一項に記載の半導体装置。
- 前記下側TiN/Ti膜の高さは、20nm〜30nmである、請求項12〜16のいずれか一項に記載の半導体装置。
- 前記上側TiN/Ti膜の高さは、40nm〜55nmである、請求項12〜17のいずれか一項に記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011132199A JP5877658B2 (ja) | 2011-06-14 | 2011-06-14 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011132199A JP5877658B2 (ja) | 2011-06-14 | 2011-06-14 | 半導体装置およびその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2013004605A JP2013004605A (ja) | 2013-01-07 |
JP5877658B2 true JP5877658B2 (ja) | 2016-03-08 |
Family
ID=47672900
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011132199A Active JP5877658B2 (ja) | 2011-06-14 | 2011-06-14 | 半導体装置およびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5877658B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP6569901B2 (ja) * | 2015-08-28 | 2019-09-04 | ラピスセミコンダクタ株式会社 | 半導体装置及び半導体装置の製造方法 |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3282314B2 (ja) * | 1993-09-10 | 2002-05-13 | ソニー株式会社 | アルミニウム系金属パターンの形成方法 |
JP2861785B2 (ja) * | 1994-02-15 | 1999-02-24 | 日本電気株式会社 | 半導体装置の配線の形成方法 |
JP3353524B2 (ja) * | 1995-03-22 | 2002-12-03 | ソニー株式会社 | 接続孔を形成する工程を有する半導体装置の製造方法 |
JP3324466B2 (ja) * | 1997-09-19 | 2002-09-17 | 日本電気株式会社 | 金属配線のドライエッチング方法 |
JP2985858B2 (ja) * | 1997-12-19 | 1999-12-06 | 日本電気株式会社 | エッチング方法 |
US20050181604A1 (en) * | 2002-07-11 | 2005-08-18 | Hans-Peter Sperlich | Method for structuring metal by means of a carbon mask |
JP4776191B2 (ja) * | 2004-08-25 | 2011-09-21 | 関東化学株式会社 | フォトレジスト残渣及びポリマー残渣除去組成物、並びにそれを用いた残渣除去方法 |
JP2006093590A (ja) * | 2004-09-27 | 2006-04-06 | Renesas Technology Corp | 半導体装置の製造方法及びマスク材 |
JP5886544B2 (ja) * | 2011-06-14 | 2016-03-16 | ローム株式会社 | 半導体装置およびその製造方法 |
-
2011
- 2011-06-14 JP JP2011132199A patent/JP5877658B2/ja active Active
Also Published As
Publication number | Publication date |
---|---|
JP2013004605A (ja) | 2013-01-07 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
TWI623061B (zh) | 半導體元件及其製造方法 | |
TWI243445B (en) | Method for forming bit line of flash device | |
US11011421B2 (en) | Semiconductor device having voids and method of forming same | |
JP2005354080A (ja) | Mimキャパシタ及びその製造方法 | |
TW201820457A (zh) | 半導體裝置及其製造方法 | |
TWI739071B (zh) | 半導體結構及半導體製程方法 | |
TW201214560A (en) | Structure and method for manufacturing interconnect structures having self-aligned dielectric caps | |
TWI828622B (zh) | 鰭式場效電晶體裝置結構及其形成方法 | |
US7615494B2 (en) | Method for fabricating semiconductor device including plug | |
KR20190090514A (ko) | 반도체 소자 | |
TW201924042A (zh) | 半導體元件及其製造方法 | |
KR20180121324A (ko) | 상호연결 구조물들의 에칭 프로파일 제어 | |
TW202117851A (zh) | 半導體結構的形成方法 | |
TW202013490A (zh) | 半導體裝置及其形成方法 | |
JP5407340B2 (ja) | 配線の形成方法 | |
JP2013004606A (ja) | 半導体装置およびその製造方法 | |
US8624394B2 (en) | Integrated technology for partial air gap low K deposition | |
JP5886544B2 (ja) | 半導体装置およびその製造方法 | |
KR102014197B1 (ko) | 반도체 장치 및 이의 형성 방법 | |
JP5877658B2 (ja) | 半導体装置およびその製造方法 | |
CN103681470A (zh) | 半导体器件及其制造方法 | |
JP2008205032A (ja) | 半導体装置 | |
TW201724360A (zh) | 半導體元件的製造方法 | |
KR20070088243A (ko) | 반도체 소자의 캐패시터 제조 방법 | |
JP2013004608A (ja) | 半導体装置およびその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20140613 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20150226 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20150227 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20150422 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20160107 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20160126 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5877658 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |