JP5886544B2 - 半導体装置およびその製造方法 - Google Patents
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Description
金属膜をパターニングして配線パターンを形成する方法として、たとえば、特許文献1は、フォトレジストをマスクとして使用するパターニングにより配線パターンを形成する方法を開示している。
また、ハードマスクは、薄くても十分なエッチング耐性を発揮できるので、微細配線を形成する際にも、マスクのアスペクト比を小さく抑えることができる。その結果、アスペクト比が高く、エッチング対象物の上方に細長く延びるマスクが、エッチング途中にバランスを崩して倒れる、いわゆる「マスク倒れ」を防止することもできる。
そして、本発明によれば、前記複数のAlCu配線を形成する工程が、85nm〜180nm幅のAlCu配線を、85nm〜180nm間隔で配列するように形成する工程を含む場合、すなわち、配線幅および間隔(ラインアンドスペース)が上記範囲の微細配線を形成する場合でも、マスクのアスペクト比を小さく抑えて「マスク倒れ」を防止することができる。よって、微細配線を有する半導体装置の製造方法として、好適に使用することができる。
たとえば、AlCu配線層が密集パターンと孤立パターンの複数種のパターンに成形される場合、通常、密集パターンから第2の間隔を隔てて離れた孤立パターンが、第1の間隔で密集した密集パターンに比べて、比較的速く成形される。その結果、AlCu配線層が孤立パターンに成形された時点では、密集パターンは未だ成形されていない場合がある。このような場合に、AlCu配線層のエッチングに適したCl系ガスでエッチングを続けると、孤立パターンの周辺(密集パターンと孤立パターンとの間の部分)ではCl系ガスのエッチング対象となるAlCu配線層が残っていないため、Cl系ガス中のClイオンやClラジカルにより孤立パターンのAlCu膜の側面が攻撃されるおそれがある。
また、本発明では、前記ハードマスクを形成する工程は、アスペクト比(ハードマスクの高さ/ハードマスクの幅)が3未満のハードマスクを形成する工程を含むことが好ましい。
また、本発明では、前記ハードマスクを形成する工程は、SiO2膜またはSiON膜からなるハードマスクを形成する工程を含んでいてもよい。
そして、本発明の半導体装置の製造方法により、本発明の半導体装置、すなわち、SiCまたはSiOCからなる下層膜と、前記下層膜上に形成され、それぞれが下側TiN/Ti膜、AlCu膜および上側TiN/Ti膜がこの順に積層されることによって形成されており、各AlCu膜の側面にCを含む側壁保護膜を有する複数のAlCu配線と、前記下層膜における互いに隣り合う前記AlCu配線間において、前記AlCu配線に接する前記下層膜の表面に対して一段低く形成された低段部と、前記AlCu配線を埋めるように、前記下層膜上に形成されたSiO2からなる上層膜とを含み、前記複数のAlCu配線は、それぞれが85nm〜180nm幅を有し、85nm〜180nm間隔で配列された密集パターンを含み、前記側壁保護膜が、前記低段部に接するように形成されている、半導体装置を製造することができる。
<半導体装置の全体構成>
図1は、本発明の一実施形態に係る半導体装置の模式的な断面図である。
半導体装置1は、n+型のシリコン基板2と、当該シリコン基板2上に積層されたn−型のシリコンからなるエピタキシャル層3とを含んでいる。
素子分離部5は、エピタキシャル層3にその表面から比較的浅く掘り下がったトレンチ(シャロートレンチ6:深さ180nm程度)を形成し、そのシャロートレンチ6の内面に熱酸化法により熱酸化膜7を形成した後、CVD(Chemical Vapor Deposition:化学気相成長)法によりSiO2(酸化シリコン)8をシャロートレンチ6内に堆積させることにより形成されており、いわゆるSTI(Shallow Trench Isolation)構造を有している。シャロートレンチ6は、たとえば、その底部へ向かって幅が狭まる断面視等脚台形状に形成され、その最小幅(底部の幅)は90nm程度である。
チャネル領域9上には、たとえば、SiO2からなるゲート絶縁膜12が形成されており、このゲート絶縁膜12上に、たとえば、多結晶シリコン(ポリシリコン)からなるゲート電極13が形成されている。ゲート電極13の幅は、たとえば、90nm程度である。また、ゲート電極13の表面(上面)には、シリサイド14が形成されている。
エピタキシャル層3上には、SiO2からなる第1層間膜16、SiCからなる第2層間膜17、SiO2からなる第3層間膜18およびSiO2からなる第4層間膜19が、この順に積層されている。各層間膜16〜19の厚さは、たとえば、第1層間膜16が400nm〜580nmであり、第2層間膜17が350nm〜450nmであり、第3層間膜18が260nm〜560nmであり、第4層間膜19が260nm〜560nmである。
第1AlCu配線20と、ソース領域10およびドレイン領域11との間は、第1層間膜16および第2層間膜17を貫通する、W(タングステン)からなるコンタクトプラグ22により接続されている。コンタクトプラグ22は、第1層間膜16を貫通する下側部分23と、第2層間膜17を貫通する上側部分24との2段構造を有しており、図2に示すように、上側部分24は、その下面の径D1が上面の径D2よりも小さくなる断面視逆台形(テーパ)状に形成されている(D1<D2)。たとえば、径D1は60nm〜110nmであり、径D2は110nm〜130nmである。たとえば、コンタクトプラグ22の上側部分24を、第2層間膜17のコンタクトホールにタングステンを堆積させる工程と、堆積したタングステンをCMP(Chemical Mechanical Polishing:化学機械研磨)により研磨する工程とを行って形成する場合、当該CMP処理により第2層間膜17の膜厚が2/3〜4/5程度になるので、D1<D2のテーパであれば、タングステンの堆積時にD2´あった上面の径を、径D2まで小さくすることができる。そのため、CMP処理により第2層間膜17が膜減りしても上側部分24の上面の径が変化しないD1=D2の場合に比べて、CMP処理後における、隣のコンタクトプラグ22に対するマージンを広くすることができる。その結果、第1AlCu配線20のリソグラフィが横方向に多少ずれても、当該第1AlCu配線20が、隣のコンタクトプラグ22(上側部分24)に接触することを防止することができる。
<第1AlCu配線の要部構成>
図2は、図1の二点鎖線Aで囲まれる部分の拡大図であって、第1AlCu配線が形成された層の要部を表す図である。
この実施形態では、複数の第1AlCu配線20の配線幅および間隔は不揃いであり、たとえば、複数の第1AlCu配線20は、第1の幅W1(具体的には、90nm)を有し、互いに第1の間隔S1(具体的には、90nm)を空けて配列された密集パターン26と、密集パターン26から第1の間隔S1よりも広い第2の間隔S2(具体的には、2000nm)を隔てて形成され、第1の幅W1よりも広い第2の幅W2(具体的には、5000nm)を有する孤立パターン27とを含んでいる。すなわち、密集パターン26では、配線幅W1および間隔S1(ラインアンドスペース)が90nm/90nmである。
この実施形態では、各側壁保護膜32は、後述するAlCu配線層34のエッチング時(図3D,3E参照)に生成する反応生成物(たとえば、AlCl3)、第2層間膜17に低段部28を形成するためのエッチング時(図3F参照)に第2層間膜17(SiC膜)から解離したCを含む反応生成物(たとえば、CClx)、当該エッチング時に供給されるF系ガス中のCHF3の重合物等を含んでいる。むろん、側壁保護膜32は、上に例示した成分以外の成分を含んでいてもよい。
そして、第2層間膜17上には、第1AlCu配線20全体を埋めるように、SiO2からなる第3層間膜18が積層されている。第3層間膜18は、互いに隣り合う第1AlCu配線20の各間を埋め尽くしている。なお、図2では、第3層間膜18とSiO2膜33との間に明確な境界が表れているが、これらの膜はいずれもSiO2からなるので、実際には、製造過程においてこれらの膜が一体化して境界がない場合もある。
<半導体装置の製造方法>
図3A〜図3Gは、図1の半導体装置の製造工程の一部を工程順に示す図である。
次に、図3Bに示すように、たとえば、プラズマCVD法により、SiO2膜35を積層する。この際、SiO2膜35は、たとえば、150nm〜250nmの厚さTSiO2で形成する。
具体的には、この実施形態のように、AlCu配線層34が密集パターン26と孤立パターン27の複数種のパターンに成形される場合、通常、密集パターン26から第2の間隔S2を隔てて離れた孤立パターン27が、第1の間隔S1で密集した密集パターン26に比べて、比較的速く成形される。その結果、AlCu配線層34が孤立パターン27に成形された時点では、密集パターン26は完全に成形されていない場合がある。このような場合に、Cl系ガスでエッチングを続けると、孤立パターン27の周辺(密集パターン26と孤立パターン27との間の部分)ではCl系ガスのエッチング対象となるAlCu配線層34が残っていないため、エッチング対象を失った(行き場を失った)Cl系ガス中のClイオンやClラジカルにより孤立パターン27のAlCu膜30の側面が攻撃されるおそれがある。このようなCl系ガスによる攻撃を低減するために、上記のタイミングでCl系ガスからF系ガスへの切替えを行う。
以上の工程を経ることにより、図1および図2に示す半導体装置1を得ることができる。
以上、本発明の実施形態を説明したが、本発明は、他の形態で実施することもできる。
また、前述の実施形態では、多層配線構造の一例として2層配線構造のみ例示したが、本発明は、3層、4層およびそれ以上の多層配線構造にも好適に適用することができる。
また、第1AlCu配線20を覆う第3層間膜18を、SiC膜で形成してもよい。その場合、ビア25を形成するためのビアエッチングは、まずSiCのエッチングに適したガスで第3層間膜18(SiC膜)を貫通し、貫通後、SiO2のエッチングに適したガスでSiO2膜33を貫通すればよい。
また、エピタキシャル層3には、MOSFET4に限らず、たとえば、CMOS(Complementary Metal Oxide Semiconductor)、IGBT(Insulated Gate Bipolar Transistor)、コンデンサなどの各種能動素子および受動素子を形成してもよい。
2 シリコン基板
3 エピタキシャル層
4 MOSFET
5 素子分離部
6 シャロートレンチ
7 熱酸化膜
8 SiO2
9 チャネル領域
10 ソース領域
11 ドレイン領域
12 ゲート絶縁膜
13 ゲート電極
14 シリサイド
15 サイドウォール
16 第1層間膜
17 第2層間膜
18 第3層間膜
19 第4層間膜
20 第1AlCu配線
21 第2AlCu配線
22 コンタクトプラグ
23 (コンタクトプラグの)下側部分
24 (コンタクトプラグの)上側部分
25 ビア
26 密集パターン
27 孤立パターン
28 低段部
29 下側TiN/Ti膜
30 AlCu膜
31 上側TiN/Ti膜
32 側壁保護膜
33 SiO2膜
34 AlCu配線層
35 SiO2膜
37 ハードマスク
Claims (11)
- SiCまたはSiOCからなる下層膜上に、下側TiN/Ti膜、AlCu膜および上側TiN/Ti膜を順に積層することによってAlCu配線層を形成する工程と、
前記AlCu配線層上に、無機膜からなる所定パターンのハードマスクを形成する工程と、
前記ハードマスクを利用して前記AlCu配線層をドライエッチングすることにより、当該エッチングにより生じる反応生成物を含む側壁保護膜を、エッチング途中の前記AlCu膜の側面に形成しながら前記AlCu配線層をパターニングすることによって、前記下層膜上に複数のAlCu配線を形成する工程と、
前記下層膜における互いに隣り合う前記AlCu配線間の部分をドライエッチングすることにより、当該エッチングにより前記下層膜から解離したCを含む反応生成物を前記側壁保護膜に定着させながら、前記下層膜に、前記AlCu配線に接する前記下層膜の表面に対して当該AlCu配線間を一段低くするように低段部を形成する工程と、
前記低段部の形成後、前記AlCu配線を埋めるように、前記下層膜上に、SiO2からなる上層膜を形成する工程とを含む、半導体装置の製造方法。 - 前記複数のAlCu配線を形成する工程は、85nm〜180nm幅のAlCu配線を、85nm〜180nm間隔で配列するように形成する工程を含む、請求項1に記載の半導体装置の製造方法。
- 前記複数のAlCu配線を形成する工程は、互いに第1の間隔を空けて配列された密集パターン、および当該密集パターンから前記第1の間隔よりも広い第2の間隔を隔てて形成された孤立パターンを形成する工程とを含む、請求項1または2に記載の半導体装置の製造方法。
- 前記ハードマスクを形成する工程は、アスペクト比(ハードマスクの高さ/ハードマスクの幅)が3未満のハードマスクを形成する工程を含む、請求項1〜3のいずれか一項に記載の半導体装置の製造方法。
- 前記ハードマスクを形成する工程は、SiO2膜またはSiON膜からなるハードマスクを形成する工程を含む、請求項1〜4のいずれか一項に記載の半導体装置の製造方法。
- SiCまたはSiOCからなる下層膜と、
前記下層膜上に形成され、それぞれが下側TiN/Ti膜、AlCu膜および上側TiN/Ti膜がこの順に積層されることによって形成されており、各AlCu膜の側面にCを含む側壁保護膜を有する複数のAlCu配線と、
前記下層膜における互いに隣り合う前記AlCu配線間において、前記AlCu配線に接する前記下層膜の表面に対して一段低く形成された低段部と、
前記AlCu配線を埋めるように、前記下層膜上に形成されたSiO2からなる上層膜とを含み、
前記複数のAlCu配線は、それぞれが85nm〜180nm幅を有し、85nm〜180nm間隔で配列された密集パターンを含み、
前記側壁保護膜が、前記低段部に接するように形成されている、半導体装置。 - 前記側壁保護膜は、CHF 3 の重合物を含む、請求項6に記載の半導体装置。
- 各前記AlCu配線の高さは、140nm〜205nmである、請求項6または7に記載の半導体装置。
- 前記AlCu膜の高さは、80nm〜120nmである、請求項6〜8のいずれか一項に記載の半導体装置。
- 前記下側TiN/Ti膜の高さは、20nm〜30nmである、請求項6〜9のいずれか一項に記載の半導体装置。
- 前記上側TiN/Ti膜の高さは、40nm〜55nmである、請求項6〜10のいずれか一項に記載の半導体装置。
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