KR20050115910A - 반도체 장치에서의 절연막의 형성 방법 - Google Patents

반도체 장치에서의 절연막의 형성 방법 Download PDF

Info

Publication number
KR20050115910A
KR20050115910A KR1020057017077A KR20057017077A KR20050115910A KR 20050115910 A KR20050115910 A KR 20050115910A KR 1020057017077 A KR1020057017077 A KR 1020057017077A KR 20057017077 A KR20057017077 A KR 20057017077A KR 20050115910 A KR20050115910 A KR 20050115910A
Authority
KR
South Korea
Prior art keywords
film
insulating film
gas
forming
semiconductor device
Prior art date
Application number
KR1020057017077A
Other languages
English (en)
Other versions
KR100751659B1 (ko
Inventor
고지 도미나가
데츠지 야스다
도시히데 나바타메
구니히코 이와모토
Original Assignee
가부시키가이샤 호리바 세이사꾸쇼
로무 가부시키가이샤
도꾸리쯔교세이호진 상교기쥬쯔 소고겡뀨죠
가부시끼가이샤 르네사스 테크놀로지
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 호리바 세이사꾸쇼, 로무 가부시키가이샤, 도꾸리쯔교세이호진 상교기쥬쯔 소고겡뀨죠, 가부시끼가이샤 르네사스 테크놀로지 filed Critical 가부시키가이샤 호리바 세이사꾸쇼
Publication of KR20050115910A publication Critical patent/KR20050115910A/ko
Application granted granted Critical
Publication of KR100751659B1 publication Critical patent/KR100751659B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/0228—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition deposition by cyclic CVD, e.g. ALD, ALE, pulsed CVD
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/455—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating characterised by the method used for introducing gases into reaction chamber or for modifying gas flows in reaction chamber
    • C23C16/45523—Pulsed gas flow or change of composition over time
    • C23C16/45525—Atomic layer deposition [ALD]
    • C23C16/45527—Atomic layer deposition [ALD] characterized by the ALD cycle, e.g. different flows or temperatures during half-reactions, unusual pulsing sequence, use of precursor mixtures or auxiliary reactants or activations
    • C23C16/45531—Atomic layer deposition [ALD] characterized by the ALD cycle, e.g. different flows or temperatures during half-reactions, unusual pulsing sequence, use of precursor mixtures or auxiliary reactants or activations specially adapted for making ternary or higher compositions
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/56—After-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02337—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a gas or vapour
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02337—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a gas or vapour
    • H01L21/0234—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a gas or vapour treatment by exposure to a plasma
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28185—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation with a treatment, e.g. annealing, after the formation of the gate insulator and before the formation of the definitive gate conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28202—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation in a nitrogen-containing ambient, e.g. nitride deposition, growth, oxynitridation, NH3 nitridation, N2O oxidation, thermal nitridation, RTN, plasma nitridation, RPN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H01L21/0214—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC the material being a silicon oxynitride, e.g. SiON or SiON:H
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28194—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation by deposition, e.g. evaporation, ALD, CVD, sputtering, laser deposition

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Mechanical Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Ceramic Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Formation Of Insulating Films (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Thin Film Transistor (AREA)

Abstract

본 발명은 게이트 절연막 중에 그 막질을 열화시키는 불순물을 가급적으로 존재시키지 않도록 할 수 있는 반도체 장치의 제조방법을 제공한다. 본 발명에서는 절연막의 두께를 0.3∼2㎚의 범위로 성막하는 공정과 상기 절연막 중의 불순물을 제거하는 공정을 복수회 반복함으로써 소정 두께의 절연막으로 한다.

Description

반도체 장치에서의 절연막의 형성 방법{METHOD FOR FORMING INSULATING FILM IN SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에서의 절연막의 형성 방법에 관한 것으로, 특히, MIS(Metal Insulator Semiconductor)형 트랜지스터에서의 게이트 절연막이나 MIM(Metal Insulator Metal)형 커패시터에서의 커패시터용 절연막의 형성 방법에 관한 것이다.
최근, 반도체의 고집적화에 따라, 그 절연막에는 유전율이 큰 금속 산화물 등(High-k막)이 이용되고 있다. 그리고, 이 High-k막으로서 예를 들면, Al2O3나 HfO2 등이 공지되고, 이러한 High-k막을 성막하는 기술로서 ALD(Atomic Layer Deposition; 원자층 성막)법이 있다. 이 ALD법은 원료로서 예를 들면, 트리메틸알루미늄(TMA: Al(CH3)3)과 수증기(H2O)를 이용하고 이들 원료를 교대로 Si 기판에 분무함으로써 Al2O3의 성막을 행하는 것이다. 이 때, 원료를 구성하는 CH3기(메틸기)가 막 중에 도입되고, 이것이 불순물(CxHy)로서 작용함으로써 막질을 열화시키는 원인이 되고 있다. 이 불순물을 제거하는 방법으로서 예를 들면, MIS형 트랜지스터의 게이트 절연막에 있어서는, 일반적으로는 도 10(A)의 우측에 도시하는 바와 같이, Si 기판(51)의 표면에 High-k막(52)을 성막한 후에 열처리를 행하고 있다.
그러나, 상술한 바와 같이, 성막 종료 후의 열처리로는 충분하지 않고, 도 10(A)에 도시하는 바와 같이, 성막된 High-k막(52)의 표면 부근의 불순물(53)만 제거할 수 있다. 이 때문에, Si 기판(51)과 High-k막(52)의 계면 근방의 깊은 곳까지 열처리에 의해 불순물 처리를 행하는 경우에는, 도 10(B)에 도시하는 바와 같이, 열처리 온도를 높게 하거나 열처리를 장시간에 걸쳐서 행할 필요가 있지만, 그렇게 한 경우, 상기 도 10(B)의 우측에 도시하는 바와 같이, 상기 계면에 SiO2 등의 계면층(54)이 형성된다. 이 계면층(54)은 유전율(ε)이 낮아(ε= 3.9), 모처럼의 High-k막(52)의 효과가 손상된다.
상기 열처리 이외의 불순물 제거의 방법으로서, 「히타치 국제 전기 제49회 춘계 응용 물리학 관계 연합 강연회 예고집 28p-A-11-14」에 기재된 바와 같은 플라즈마 산화에 의한 방법이 있다. 이 불순물 제거의 방법은, CVD(Chemical Vapor Deposition)법에 따르는 HfO2(산화 하프니아)막의 형성 공정과 플라즈마 산화에 의한 불순물 제거 처리 공정을 조합한 것이다. 그러나, 이 방법에 의해서도 상기 도 10(B)에 도시한 바와 같은 계면층(54)이 용이하게 형성되는 문제가 있다.
상술한 문제는, MIS형 트랜지스터의 게이트 절연막의 성막시 뿐만 아니라, MIM형 커패시터의 커패시터용 절연막의 성막 시에도 마찬가지로 생기고 있다.
본 발명은, 상술한 사정에 유의하여 이루어진 것으로, 그 목적은 반도체 장치에서의 절연막 중에 그 막질을 열화시키는 불순물을 가급적으로 존재시키지 않도록 할 수 있는 반도체 장치에서의 절연막의 형성 방법(이하, 간단히 절연막의 형성 방법이라고 함)을 제공하는 것이다.
도 1은 본 발명의 절연막의 형성 방법이 적용되는 MIS형 트랜지스터의 구조를 개략적으로 도시하는 도면이다.
도 2는 Al2O3막을 승온 이탈 가스 분석했을 때의 결과를 설명하기 위한 도면이다.
도 3은 HfO2막을 승온 이탈 가스 분석했을 때의 결과를 설명하기 위한 도면이다.
도 4는 HfAlO2 막을 승온 이탈 가스 분석했을 때의 결과를 설명하기 위한 도면이다.
도 5는 HfO2막을 연X선 광전자 분광법으로 측정했을 때의 결과를 설명하기 위한 도면이다.
도 6은 본 발명의 반도체 장치의 제조방법의 일례를 설명하기 위한 도면이다.
도 7은 상기 반도체 장치의 제조방법에 따라 형성된 High-k막의 특성을 비교예와 함께 도시하는 도면이다.
도 8은 본 발명의 반도체 장치의 제조방법 외의 예를 설명하기 위한 도면이다.
도 9는 본 발명의 절연막의 형성 방법이 적용되는 MIM형 커패시터의 구조를 개략적으로 도시하는 도면이다.
도 10은 종래 기술 및 그 결점을 설명하기 위한 도면이다.
상기 목적을 달성하기 위해, 본 발명의 절연막의 형성 방법은 절연막의 두께를 0.3∼2㎚의 범위로 성막하는 공정과 상기 절연막 중의 불순물을 제거하는 공정을 복수회 반복함으로써 소정 두께의 절연막으로 하는 것을 특징으로 하고 있다(청구항 제1항).
상기 청구항 제1항에 기재된 절연막의 형성 방법에 있어서는, 원하는 두께의 절연막을 한 번에 형성하는 것이 아니라, 상기 절연막을 그 두께를 0.3∼2㎚의 범위 내에서 성막하는 공정과 상기 절연막에서의 불순물을 제거하는 공정을 복수회 반복하도록 하여, 소정 두께의 절연막으로 하고 있기 때문에, 계면층의 성장에 의한 부적합을 방지하면서 불순물이 가급적으로 적은 High-k막을 용이하고 또한 확실하게 형성할 수 있다.
그리고, 상기 불순물을 제거하는 공정을 환원성 가스 분위기 또는 산화성 가스 분위기 하에서 행하도록 해도 되고(청구항 제2항), 또한, 환원성 가스 분위기 하와 산화성 가스 분위기 하의 조합으로 행해도 된다(청구항 제3항). 모든 가스 분위기 하에서 원하는 High-k막을 용이하고 또한 확실하게 형성할 수 있다.
그리고, 상기 불순물을 제거하는 공정에서의 환원성 분위기는, 암모니아 가스, 수소 가스 또는 불활성 가스 중의 어느 하나의 단독 가스, 이들 가스의 혼합 가스, 플라즈마 질소, 또는 진공 중에서의 어느 하나에 의해 형성할 수 있다(청구항 제4항).
또한, 상기 불순물을 제거하는 공정에서의 산화성 가스 분위기는, 산소 가스, 일산화질소, 아산화질소 또는 오존가스 중의 어느 하나의 단독 가스, 이들 가스의 혼합 가스, 또는, 플라즈마 산소 중의 어느 하나에 의해 형성할 수 있다(청구항 제 5항).
이하, 본 발명의 상세를 도면을 참조하면서 설명한다. 우선, 도 1은 본 발명의 절연막의 형성 방법이 적용되는 반도체 장치로서의 MIS형 트랜지스터(1)의 구성을 개략적으로 도시하는 것으로, 이 도면에 있어서, 2는 Si 단결정 기판(이하, 간단히 Si 기판이라고 함)이고, 그 저항율은 예를 들면 0.01∼15Ω·㎝이다. 3은 소자간을 분리시키기 위한 소자 분리 산화막으로, Si 기판(2)을 열산화시켜 형성된다. 4는 Si 기판(2)의 표면(2a)에 형성되는 게이트 절연막으로, 그 형성 방법에 대해서는 후에 상세하게 설명한다.
5는 게이트 절연막(4)의 상면에 형성되는 게이트 전극으로, 예를 들면 다결정 Si막이나 다결정 SiGe막, 또는, 게이트 절연막(4)과 반응하지 않는 Pt(백금) 등의 귀금속이나 TiN, TaN 등의 고융점 금속으로 이루어진다. 6은 채널 영역으로, n채널에는 P(인) 등을, p채널에는 B(붕소) 등을 각각 주입하고, 800∼1000℃의 온도에서 10∼30분간 열처리를 행하여 활성화시킨다. 7은 층간 절연막으로, 예를 들면 SiO2로 이루어지고, CVD(Chemical Vapor Deposition)법 등으로 형성된다. 8은 채널 영역(6)의 인출 전극으로, 예를 들면 Al로 이루어지고 소스·드레인 전극이 된다. 한편, 패터닝은, 예를 들면 포토리소그래피의 기술에 의해서 행해진다.
상기 게이트 절연막(4)은 원하는 두께의 High-k막으로 이루어지고, 도 6에 도시하는 바와 같이 성막 공정(11)과 불순물 제거 처리 공정(어닐 공정 : 12)을 차례로 복수회 반복하여 행하는 점에 특징이 있다. 즉, Si 기판(2)에 High-k막(4)을 원하는 두께의 것을 한 번에 성막하는 것이 아니라, 조금씩 소정 두께의 막을 성막하고, 그 후, 소정의 가스 분위기 하에서 어닐하여 불순물의 잔류를 가급적으로 줄이는 점에 특징이 있다. 따라서, 이러한 게이트 절연막(4)의 형성 방법의 구체적 실시예를 설명하기 전에, 발명자들이 행한 실험이나 그러한 결과에 대한 고찰에 대해서 도 2∼도 5를 참조하면서 설명한다.
우선, ALD법에 의해서, 예를 들면, 적당한 두께(예를 들면, 500㎛ 정도)의 Si 단결정판으로 이루어지는 Si 기판 상에 Al2O3막을 0.3∼6.3㎚의 두께로 성막하였다. 이 성막 조건은, 기판 온도 250℃에서 출발 원료로서 Al 원료로서는 TMA(Al(CH3)3: 트리메틸알루미늄)를, 산화제로서는 수증기 가스를 각각 이용하였다. 상기 Al2O3막을 승온 이탈 가스 분석 장치(TDS: Thermal Desorption Spectroscopy)로 분석을 행하였다. 도 2는 그 결과를 도시하는 것이다. 이 도 2에 있어서, (A)는 막두께를 여러 가지 바꾸었을 때의 C2H4 가스(분자량 28)의 이탈을 도시하는 것이고, (B)는 막두께와 C2H4 가스의 이탈량의 관계를 도시하는 것이다. 한편, 그 밖의 분자량, 예를 들면, 분자량 16의 CH4 또는 분자량 30의 C2H6에 있어서도, 또한 분자량 44의 CO2에 있어서도 상기 도 2에서의 경향과 동일하였다.
상기 승온 이탈 가스 분석은, 온도를 상승시키면서 그 때의 이탈하는 가스를 분석하는 방법이기 때문에, 열처리를 행하고 있는 것과 동일하고, 이 분석 결과로부터 발견한 것은, 열처리에 의해서 불순물을 제거할 수 있는 막두께는 유한하여 약 1.5㎚ 이하이고, 그 이상의 막두께로는 불순물이 잔류하는 경우가 있다는 것이다.
그리고, ALD법에 의해서, 예를 들면, 적당한 두께(예를 들면, 500㎛ 정도)의 Si 단결정판으로 이루어지는 Si 기판 상에 HfO2막을 0.7∼7.5㎚의 두께로 성막하였다. 이 성막 조건은 기판 온도 250℃에서 출발 원료로서 Hf 원료로서는 TDMAH〔Hf(N(CH3)2)4: 테트라키스디메틸아미노하프늄〕를, 산화제로서는 수증기 가스를 각각 이용하였다. 상기 HfO2막을 TDS로 승온 이탈 가스 분석을 행하였다. 도 3은 그 결과를 도시하는 것이다. 이 도 3에 도시하는 막두께와 C2H4(가스 분자량 28)의 이탈의 관계로부터, 일정 막두께 이상이 되면 이탈하는 가스의 양이 포화되고, 따라서, 일정 막두께 이하로 함으로써 막 중에 포함되는 불순물을 제거할 수 있는 것을 알 수 있다. 특히, 도 3에서는 막두께가 2.0㎚ 이하이면 불순물을 양호하게 제거하는 것을 알 수 있다. 한편, 그 밖의 분자량, 예를 들면, 분자량 16의 CH4나 분자량 30의 C2H6에 있어서도, 또한 분자량 44의 CO2에 있어서도 상기 도 3에서의 경향과 동일하였다.
또한, ALD법에 의해서 적당한 두께(예를 들면, 500㎛ 정도)의 Si 단결정판으로 이루어지는 Si 기판 상에 HfAlOx막을 0.7∼11㎚의 두께로 성막하였다. 이 성막 조건은 기판 온도 250℃에서, 출발 원료로서 Al 원료로서는 TMA, Hf 원료로서는 TDMAH를, 산화제로서는 수증기 가스를 각각 이용하였다. 상기 HfAlOx 막을 TDS로 승온 이탈 가스 분석을 행하였다. 도 4는 그 결과를 도시하는 것이다. 이 도 4에 있어서, (A)는 막두께를 여러 가지 바꾸었을 때의 분자량 28(C2H4)의 TDS 스펙트럼을 도시하는 것이고, (B)는 막두께와 C2H4 가스의 이탈량의 관계를 도시하는 것이다.
상기 도 4에 도시하는 결과에서는, 일정 막두께 이상이 되면 이탈하는 가스의 양은 포화되고, 따라서, 일정 막두께 이하로 함으로써 막 중에 포함되는 불순물을 제거할 수 있는 것을 알 수 있고, 특히, 도 4(B)에서는 막두께가 1.8㎚ 이하이면 불순물을 양호하게 제거할 수 있다는 것을 알 수 있다.
그리고, 상기 도 2∼도 4에 도시하는 결과에서, 막을 구성하는 원소의 종류에 따라서 불순물을 제거할 수 있는 막두께가 바뀌는 것, 및, 막두께가 0.3∼2.0㎚의 범위(최적으로는, 0.5∼1.8㎚의 범위)인 경우, 열처리에 의해서 불순물을 확실히 제거할 수 있다는 것에 이른다. 한편, 0.3㎚는 막으로서 형성할 수 있는 최소의 막두께이고, 1 모노레이어(monolayr : 단원자층)에 상당한다.
다음에, 상기 성막 공정에 행해지는 불순물 제거 공정(어닐 공정)에 대해 설명한다. 이 불순물 제거 공정(어닐 공정)은, 일정 가스 분위기 하에서 소정의 온도 상태에서 High-k막을 어닐하는 것으로, 분위기 가스로서는 환원성 가스 분위기 또는 산화성 가스 분위기가 있고, 성막 공정의 후에 행해지는 불순물 제거 공정(어닐 공정)을, 상기 가스 분위기를 적당히 조합하여 행하는 것이다. 도 5는, 불순물 제거 공정(어닐 공정)을 행한 후에, XPS(X-ray photoelectron spectro scopy: 연X선 광전자 분광법)에 의한 측정 데이터를 도시하는 것으로, (A)는 1회째의 어닐을 환원성 가스 분위기 하에서 행한 경우를 도시하고, (B)는 1회째의 어닐을 산화성 가스 분위기 하에서 행한 경우를 도시하고 있다. 이 도 5에서, 어닐을 환원성 가스 분위기 하에서 행한 경우, 산화성 가스 분위기 하의 경우에 비해 계면층의 증가의 정도가 상당히 작은 것을 알 수 있다. 즉, 어닐에서의 분위기 가스를 적절히 제어함으로써 계면층의 형성을 억제할 수 있다.
다음에, 본 발명의 절연막의 형성 방법, 보다 구체적으로는, MIS형 트랜지스터(1)의 게이트 절연막(4)을 형성하는 방법의 구체적 실시예에 대해 설명한다. 도 6 및 도 7은 본 발명의 제1 실시예를 설명하기 위한 도면으로, 이 실시예에 있어서는 게이트 절연막(4)으로서의 High-k막의 막두께가 4.0㎚이다. 우선, 적당한 두께(예를 들면, 500㎛ 정도)의 Si 단결정판으로 이루어지는 Si 기판(2)을 준비하고, 이 표면 상에 ALD법으로 막두께 0.5㎚의 High-k막으로서의 HfAlOx막을 성막한다(1회째의 성막, 도 6 중의 부호 11 참조). 이 때의 성막 조건은, 기판 온도 250℃에서 출발 원료로서 Al, 원료로서는 TMA, Hf 원료로서는 TDMAH를, 산화제로서는 수증기 가스를 각각 이용한다.
이어서, 상기 HfAlOx막을, 환원성 가스로서의 NH3(암모니아) 가스 분위기 하에서, 650℃, 30초간 열처리를 행하여 불순물 처리를 행한다(1회째의 열처리, 도 6 중의 부호 12 참조). 이 1회째의 열처리는, 환원성 가스 분위기 하에서 행하는 것이 바람직하다. 왜냐하면, 산화 가스 분위기 하에서 열처리를 행한 경우, 막두께가 0.5㎚로 얇기 때문에, 계면의 Si가 산화되어 SiO2를 형성하고, 유전율이 낮은 계면층이 형성되기 때문이다. 한편, 이 실시예에 있어서는, 650℃에서 열처리를 행하고 있지만, 상기 도 2(A) 및 도 4(A)의 결과에서, 이 열처리시의 분위기 온도를 약 500℃ 이상으로 설정해 두면, 원하는 불순물 제거 효과를 얻을 수 있는 것을 알 수 있다. 따라서, 불순물 제거의 처리 온도는 500℃ 이상이 바람직하다.
상기 1회째의 열처리의 후, HfAlOx막을 상기 1회째의 성막과 동일한 성막 조건에서 동일한 두께로 성막한다(2회째의 성막, 도 6 중의 부호 11 참조).
상기 2회째의 성막의 후, 이번은 산소 가스(예를 들면 130Pa의 압력 하) 분위기 하에서 상기 1회째의 열처리와 동일한 온도 및 시간에서 열처리를 행하여 불순물 처리를 행한다(2회째의 열처리, 도 6 중의 부호 12 참조).
그리고, 이하, 7회째까지 성막과 열처리를 교대로 반복한다. 이 경우, 열처리는 2회째의 열처리와 동일하게 행한다.
그리고, 8회째의 성막을 상기 7회째까지의 성막과 동일하게 행하고, 그 후, 산소 가스 분위기(산화성 가스 분위기) 하에서 7회째까지의 열처리와 동일한 온도 및 시간에서 열처리를 행하여 불순물 처리를 행한다.
도 7은 상술한 성막과 열처리를 교대로 복수회 반복하여 행함으로써 작성한 HfAlOx막(막두께 4.0㎚) A와 처음에 막두께 4.0㎚의 HfAlOx막을 성막하고, 마지막에 불순물 처리를 위해 650℃에서 30초간 열처리한 HfAlOx막 B와, 처음에 막두께 4.0㎚의 HfAlOx막을 성막하고, 마지막에 불순물 처리를 위해 850℃에서 30초간 열처리한 HfAlOx막 C를 각각 승온 이탈 가스 분석을 행한 결과를 도시하는 것이다.
상기 도 7에서, 성막과 열처리(불순물 제거 처리)를 교대로 행한 본 발명 방법에 따르는 HfAlOx막 A에 있어서는, 이탈 가스(CH4 가스)는 거의 발견되지 않는다. 한편, 이 도 7에 있어서는, 분자량 16의 CH4 가스의 이탈을 나타내고 있지만, 그 외의 분자량, 예를 들면, 분자량 28의 C2H4 또는 분자량 30의 C2H6에 있어서도, 또한 분자량 44의 CO2에 있어서도, 상기 도 7에서의 것과 동일한 결과가 얻어지고 있다.
또한, 본 발명 방법에 의한 HfAlOx막의 경우, Si와의 계면에 저유전율막인 계면층은 일절 형성되지 않은 것도 확인하였다.
이와 같이, 본 발명 방법에 의한 HfAlOx막(High-k막)은, 거의 불순물을 포함하지 않고, 또한, Si와의 계면에 저유전율층도 없다. 그리고, 본 발명 방법에 있어서는, 650℃라는 비교적 저온에서 불순물의 제거를 행할 수 있기 때문에, High-k막의 결정화가 적합하게 억제되어 High-k막이 결정화되는 것에 의한 부적합, 즉, 결정화되면 결정입계가 위크 포인트(weak point)가 되어 모처럼의 High-k막의 신뢰성이 저하된다는 일이 없어진다.
다음에, 도 8은 본 발명의 제2 실시예를 도시하는 것으로, 상기 제1 실시예와 동일한 출발 원료를 이용하여, Si 기판 상에 HfAlOx막을 3㎚의 두께로 형성하는 것이다. 이 도 8에 있어서, 샘플 A, 샘플 B, 샘플 C는 1㎚의 성막의 후, 소정의 가스 분위기 하에서 열처리하는 것으로, (1)∼(7)까지의 단계에 의해서 각각 형성되는 High-k막이다. 그리고, 비교예로서 한꺼번에 3㎚의 High-k막을 작성하는 종래 방법의 것을 샘플 D로 한다. 그리고, 이들 모든 샘플 A∼D에 있어서 성막 후의 열처리(PDA)로서 산소 가스 분위기 하(20)에서 650℃에서 어닐을 행하였다.
상기 샘플 A∼C는 본 발명의 방법에 따르는 High-k막을 나타내고 있지만, 이 중, 샘플 A, B가 처음의 어닐(열처리)을 암모니아 가스 분위기 하에서 행하고 있음에 대해서, 샘플 C는 처음의 어닐(열처리)을 산소 가스 분위기 하에서 행하고 있다. 또한, 샘플 A, B는 2회째, 3회째의 어닐(열처리)을 전자가 암모니아 가스 분위기 하에서 행하고 있음에 대해서, 후자는 산소 가스 분위기 하에서 행하고 있다. 또한, 샘플 C는 어닐(열처리)을 모두 산소 가스 분위기 하에서 행하고 있다.
상기 샘플 A∼D의 물성을 평가하였다. 즉, 막 중의 잔류 불순물로서의 탄소의 양을 SIMS(Secondary Ionization Mass Spectrometer; 2차 이온 질량 분석)에 의해서 분석하였다. 또한, 막의 치밀성에 관해서 X선 반사율 측정을 행하고, 막의 밀도를 구하였다. 상기 분석 및 측정의 결과를 아래와 같이 표 1에 나타낸다.
탄소의 양 막의 밀도(g/㎤)
A 0.15 8.8
B 0.12 8.5
C 0.11 8.5
D 1.00 8.0
상기 표 1의 결과에서, 본 발명 방법에 의한 샘플 A∼C는 불순물을 제거할 수 있고, 또한 막이 치밀하게 되어 있는 것을 알 수 있다. 또한, 불순물 제거 공정을 모두, 200W의 플라즈마 산소 처리로 동일하게 행한 샘플의 막 중의 탄소량은 0.18이며, 플라즈마 산소 처리에 있어서도 마찬가지로 불순물 제거를 행할 수 있는 것을 알 수 있다.
또한, 상기 샘플 A∼D의 전기적 특성으로서 CV(Capacitance-Voltage) 곡선의 히스테리시스(인가 전압과 용량의 관계) 및 누설 전류를 측정한 바, 하기 표 2에 나타내는 바와 같은 결과가 얻어졌다.
CV 히스테리시스(mV) 누설 전류(mV/㎠)
A 15 7.5
B 15 5.0
C 10 1.1
D 80 11.0
상기 표 2에서, 본 발명 방법에 의한 샘플 A∼C는, 종래 방법에 따르는 샘플 D에 비해 모든 전기적 특성이 우수한 것을 알 수 있다. 즉, CV 곡선의 히스테리시스가 작을수록 계면 준위가 적고 양질인 막이지만, 샘플 A∼C는 샘플 D에 비해 현저하게 작다. 또한, 누설 전류도 샘플 A∼C는 샘플 D에 비해 현저하게 작다. 이 이유는, 표 1에서도 알 수 있듯이, 샘플 A∼C는 샘플 D에 비해 불순물이 매우 적고, 막의 밀도가 크며 치밀한 양질의 막이기 때문이다. 따라서, 이들의 것으로부터, 본 발명 방법에 의한 High-k막은, 종래 방법에 의한 High-k막에 비해 매우 뛰어난 성질을 가지는 것을 알 수 있다.
상술한 각 실시예에 있어서는, 불순물을 제거하는 공정(열처리 또는 어닐 공정)에서의 가스 분위기로서 환원성 가스 분위기 또는 산화성 가스 분위기를 채용하고 있고, 환원성 가스 분위기에 있어서는 암모니아 가스를 이용하고, 산화성 가스 분위기에 있어서는 산소 가스를 이용하고 있었지만, 본 발명은 이것에 한정되는 것이 아니고, 여러 가지 가스를 이용할 수 있다. 즉, 불순물을 제거하는 공정에서의 환원성 분위기를 수소 가스 또는 불활성 가스를 이용하여 형성해도 되고, 또한, 암모니아 가스, 수소 가스 또는 불활성 가스의 혼합 가스를 이용하여 형성해도 되며, 플라즈마 질소를 이용해도 되고, 또한 진공 중이어도 된다. 또한, 불순물을 제거하는 공정에서의 산화성 가스 분위기를 일산화질소(NO) 가스, 아산화질소(N2O) 가스나 오존 가스를 이용하여 형성해도 되고, 또한, 이들 가스를 적당히 혼합한 혼합 가스를 이용하여 형성해도 되며, 나아가서는 플라즈마 산소를 이용해도 된다.
상술한 실시형태는, 모두, 본 발명 방법을 MIS형 트랜지스터(1)의 게이트 절연막(4)의 형성 방법에 적용한 것이고, Si 기판(2) 상에 High-k막으로 이루어지는 게이트 절연막(4)을 형성하는 방법이었지만, 본 발명은 이것에 한정되는 것이 아니라, MIM형 커패시터의 커패시터용 절연막의 형성에 있어서도 마찬가지로 적용할 수 있다.
도 10은 MIM형 커패시터(21)의 구성을 개략적으로 도시하는 것으로, 이 도면에 있어서, 22는 Si 단결정 기판(이하, 간단히 Si 기판이라고 함)이고, 그 저항율은 예를 들면 0.01∼15Ω·㎝이다. 23은 소자간을 분리시키기 위한 소자 분리 산화막으로, Si 기판(2)을 열산화시켜 형성된다. 24는 Si 기판(22)의 표면(22a)에 형성되는 게이트 절연막으로, 상기 도 1에 도시한 게이트 절연막(4)과 동일한 방법으로 형성된다.
45는 게이트 절연막(4)의 상면에 형성되는 게이트 전극으로, 예를 들면 다결정 Si막이나 다결정 SiGe막, 또는, 게이트 절연막(4)과 반응하지 않는 Pt(백금) 등의 귀금속이나 TiN, TaN 등의 고융점 금속으로 이루어진다. 46은 채널 영역으로, n채널에는 P(인) 등을, p채널에는 B(붕소) 등을 각각 주입하고, 800∼1000℃의 온도에서 10∼30분간 열처리를 행하여 활성화시킨다. 27은 제1 층간 절연막으로, 예를 들면, SiO2로 이루어지고 CVD법 등으로 형성된다. 28은 채널 영역(46)의 인출 전극으로, 제1 층간 절연막(27)에 RIE(반응성 이온 에칭) 등의 방법으로 컨택트 홀을 형성한 후, 이 컨택트 홀 내에 예를 들면, Cu, Al, AlSi, Pt2 Si, TiN, TaN 등의 고융점 금속을 설치하여 이루어지는 것이다.
29는 상기 제1 층간 절연막(27)의 상면에 형성되는 제2 층간 절연막으로, 예를 들면, SiO2로 이루어지고 CVD법 등으로 형성된다. 30은 제1 층간 절연막(27)에 형성되는 인출 전극(28)의 한 쪽과 전기적으로 접속되도록 제2 층간 절연막(29)에 설치되는 인출 전극으로, 인출 전극(28)의 형성과 동일한 방법으로 형성된다.
그리고, 31은 제1 층간 절연막(27)에 형성되는 인출 전극(28)의 다른 쪽과 전기적으로 접속되도록 제2 층간 절연막(29)에 설치되는 커패시터로, 다음과 같이 구성되어 있다. 즉, 제2 층간 절연막(29)에 컨택트 홀이 형성되고 이 컨택트 홀 내에 하부 전극(32), 상부 전극(33) 및 이들 양 전극(32, 33) 사이에 형성되는 커패시터용 절연막(34)이 설치되고, 이들에 의해서 커패시터(31)가 형성된다. 그리고, 하부 전극(32)은 Pt 등의 귀금속이나 TiN, TaN 등의 고융점 금속으로 이루어지고, 또한 상부 전극(33)은 Cu, Al, 또는 Pt 등의 귀금속, 혹은 TiN, TaN 등의 고융점 금속으로 이루어지며, 모든 전극(32, 33)이 커패시터용 절연막(34)과 반응하지 않는 재료로 구성된다. 그리고, 커패시터용 절연막(34)은 하부 전극(32)의 상면에 High-k막에 의해서 형성된다. 한편, 패터닝은 예를 들면, 리소그래피의 기술에 의해서 행해진다.
상기 커패시터용 절연막(34)의 성능을 시험하기 위해, 예를 들면, Si 기판 상에 SiO2막을 200㎚의 두께로 형성하고, 이 상면에 Pt막을 약 100㎚의 두께로 형성하여 커패시터용 하부 전극으로 하였다. 그리고, 이 Pt막으로 이루어지는 커패시터용 하부 전극의 상면에, 도 8에 도시하는 방법으로 샘플 A∼C를 성막하고, 비교예로서 한꺼번에 3㎚의 High-k막을 작성하는 종래 방법의 것을 샘플 D로 하였다. 그리고, 상부 전극으로서 TiN막을 형성하여, 커패시터용 절연막의 전기적 특성의 평가를 행한 바, 하기 표 3이 얻어졌다.
절연 파괴 전압(MV/㎝)
A 8.0∼10
B 8.4∼10
C 8.6∼12
D 3.5∼7.4
상기 표 3에서 본 발명 방법에 의한 샘플 A∼C의 절연 파괴 전압이, 종래의 샘플 D의 절연 파괴 전압보다 높고 양질의 막인 것을 알 수 있다. 이 이유는, 표 1에서도 알 수 있는 바와 같이, 샘플 A∼C는 샘플 D에 비해 불순물이 매우 적고, 막의 밀도가 크며 치밀한 양질의 막이기 때문이다. 따라서, 이들의 것으로부터, 본 발명 방법에 의한 High-k막은, 커패시터용 절연막(34)으로서도 매우 뛰어난 성질을 가지는 것을 알 수 있다.
한편, 상기 실시형태에 있어서는, High-k막이 형성되는 기판으로서 Si 기판을 이용하고 있지만, 이것에 한정되는 것이 아니라, 상기 기판으로서 GaAs 화합물 반도체 기판이나 SOI(Silicon On Insulator) 기판을 이용해도 된다.
이상 설명한 바와 같이, 본 발명에 의하면 불순물을 거의 포함하지 않는 High-k막으로 이루어지는 게이트 절연막을 형성할 수 있고, 불순물에 기인하는 플랫 밴드 시프트(flat band shift)나 계면 고정 전하를 저감할 수 있으며, 그 결과, 고품질의 MIS형 트랜지스터를 얻을 수 있다. 또한, 불순물을 거의 포함하지 않는 High-k막으로 이루어지는 커패시터용 절연막을 형성할 수 있고, 불순물에 기인하는 절연 파괴 전압의 저하를 막을 수 있으며, 그 결과, 고품질의 MIM형 커패시터를 얻을 수 있다.

Claims (5)

  1. 절연막의 두께를 0.3∼2㎚의 범위로 성막하는 공정과, 상기 절연막 중의 불순물을 제거하는 공정을 복수회 반복함으로써 소정 두께의 절연막으로 하는 것을 특징으로 하는 반도체 장치에서의 절연막의 형성 방법.
  2. 제1항에 있어서, 불순물을 제거하는 공정을 환원성 가스 분위기 또는 산화성 가스 분위기 하에서 행하는, 반도체 장치에서의 절연막의 형성 방법.
  3. 제1항에 있어서, 불순물을 제거하는 공정을 환원성 가스 분위기 하와 산화성 가스 분위기 하의 조합으로 행하는, 반도체 장치에서의 절연막의 형성 방법.
  4. 제2항 또는 제3항에 있어서, 불순물을 제거하는 공정에서의 환원성 분위기가, 암모니아 가스, 수소 가스 또는 불활성 가스 중 어느 하나의 단독 가스, 이들 가스의 혼합 가스, 플라즈마 질소, 또는, 진공 중에서의 어느 하나에 의해 형성되어 있는, 반도체 장치에서의 절연막의 형성 방법.
  5. 제2항 또는 제3항에 있어서, 불순물을 제거하는 공정에서의 산화성 가스 분위기가 산소 가스, 일산화 질소, 아산화 질소 또는 오존 가스 중 어느 하나의 단독 가스, 이들 가스의 혼합 가스, 또는, 플라즈마 산소 중 어느 하나에 의해 형성하여 이루어지는, 반도체 장치에서의 절연막의 형성 방법.
KR1020057017077A 2003-03-24 2004-03-18 반도체 장치에서의 절연막의 형성 방법 KR100751659B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2003079279A JP4140767B2 (ja) 2003-03-24 2003-03-24 半導体装置における絶縁膜の形成方法
JPJP-P-2003-00079279 2003-03-24
PCT/JP2004/003638 WO2004086485A1 (ja) 2003-03-24 2004-03-18 半導体装置における絶縁膜の形成方法

Publications (2)

Publication Number Publication Date
KR20050115910A true KR20050115910A (ko) 2005-12-08
KR100751659B1 KR100751659B1 (ko) 2007-08-23

Family

ID=33094838

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020057017077A KR100751659B1 (ko) 2003-03-24 2004-03-18 반도체 장치에서의 절연막의 형성 방법

Country Status (6)

Country Link
US (1) US20070077776A1 (ko)
EP (1) EP1608007B8 (ko)
JP (1) JP4140767B2 (ko)
KR (1) KR100751659B1 (ko)
TW (1) TWI348184B (ko)
WO (1) WO2004086485A1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200024352A (ko) * 2017-08-01 2020-03-06 어플라이드 머티어리얼스, 인코포레이티드 금속 산화물 후처리를 위한 방법들

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050170665A1 (en) * 2003-04-17 2005-08-04 Fujitsu Limited Method of forming a high dielectric film
KR100762896B1 (ko) * 2006-05-30 2007-10-08 주식회사 하이닉스반도체 반도체 소자의 박막 증착방법
JP2010278319A (ja) * 2009-05-29 2010-12-09 Renesas Electronics Corp 半導体装置およびその製造方法
JP2012104569A (ja) * 2010-11-08 2012-05-31 Hitachi Kokusai Electric Inc 半導体装置の製造方法及び基板処理装置
JP6540571B2 (ja) 2016-03-24 2019-07-10 豊田合成株式会社 半導体装置の製造方法及び半導体装置
KR102563298B1 (ko) * 2021-01-18 2023-08-03 주식회사 유진테크 박막의 불순물 제거방법 및 기판 처리 장치

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5338362A (en) * 1992-08-29 1994-08-16 Tokyo Electron Limited Apparatus for processing semiconductor wafer comprising continuously rotating wafer table and plural chamber compartments
US6228751B1 (en) * 1995-09-08 2001-05-08 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device
US6228781B1 (en) * 1997-04-02 2001-05-08 Applied Materials, Inc. Sequential in-situ heating and deposition of halogen-doped silicon oxide
KR100502557B1 (ko) * 2000-09-18 2005-07-21 동경 엘렉트론 주식회사 게이트 절연체의 성막 방법, 게이트 절연체의 성막 장치및 클러스터 툴
KR100384850B1 (ko) * 2000-12-14 2003-05-22 주식회사 하이닉스반도체 탄탈륨옥사이드 유전막 형성 방법
US7037574B2 (en) * 2001-05-23 2006-05-02 Veeco Instruments, Inc. Atomic layer deposition for fabricating thin films
JP2002367990A (ja) * 2001-06-04 2002-12-20 Tokyo Electron Ltd 半導体装置の製造方法
JP4416354B2 (ja) * 2001-06-29 2010-02-17 株式会社ルネサステクノロジ 半導体装置の製造方法とその製造装置
US20030198754A1 (en) * 2001-07-16 2003-10-23 Ming Xi Aluminum oxide chamber and process
JP3941099B2 (ja) * 2001-12-19 2007-07-04 ソニー株式会社 薄膜形成方法
JP4090347B2 (ja) * 2002-03-18 2008-05-28 株式会社日立国際電気 半導体装置の製造方法及び基板処理装置
US7160577B2 (en) * 2002-05-02 2007-01-09 Micron Technology, Inc. Methods for atomic-layer deposition of aluminum oxides in integrated circuits
US7442415B2 (en) * 2003-04-11 2008-10-28 Sharp Laboratories Of America, Inc. Modulated temperature method of atomic layer deposition (ALD) of high dielectric constant films
US7351626B2 (en) * 2003-12-18 2008-04-01 Texas Instruments Incorporated Method for controlling defects in gate dielectrics

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200024352A (ko) * 2017-08-01 2020-03-06 어플라이드 머티어리얼스, 인코포레이티드 금속 산화물 후처리를 위한 방법들

Also Published As

Publication number Publication date
EP1608007A1 (en) 2005-12-21
EP1608007B8 (en) 2012-09-26
TW200423238A (en) 2004-11-01
US20070077776A1 (en) 2007-04-05
JP2004288884A (ja) 2004-10-14
KR100751659B1 (ko) 2007-08-23
EP1608007B1 (en) 2012-08-15
TWI348184B (en) 2011-09-01
JP4140767B2 (ja) 2008-08-27
EP1608007A4 (en) 2010-03-17
WO2004086485A1 (ja) 2004-10-07

Similar Documents

Publication Publication Date Title
EP0072603B1 (en) Process for producing a semiconductor device having an insulating layer of silicon dioxide covered by a film of silicon oxynitride
US6911707B2 (en) Ultrathin high-K gate dielectric with favorable interface properties for improved semiconductor device performance
KR100563748B1 (ko) 반도체소자의제조방법
US7563729B2 (en) Method of forming a dielectric film
US8450221B2 (en) Method of forming MOS transistors including SiON gate dielectric with enhanced nitrogen concentration at its sidewalls
US6548366B2 (en) Method of two-step annealing of ultra-thin silicon dioxide layers for uniform nitrogen profile
US6610614B2 (en) Method for uniform nitridization of ultra-thin silicon dioxide layers in transistor gates
US20030096473A1 (en) Method for making metal capacitors with low leakage currents for mixed-signal devices
US8203176B2 (en) Dielectric, capacitor using dielectric, semiconductor device using dielectric, and manufacturing method of dielectric
EP1699945A1 (en) Cvd tantalum compounds for fet gate electrodes
US7001852B2 (en) Method of making a high quality thin dielectric layer
KR101627509B1 (ko) 식각액, 식각액을 사용한 게이트 절연막의 형성 방법 및 식각액을 사용한 반도체 소자의 제조 방법
KR20050033831A (ko) 절연체 박막의 제조 방법과 절연체 박막 및 반도체 장치의제조 방법과 반도체 장치
US20050132549A1 (en) Method for making metal capacitors with low leakage currents for mixed-signal devices
US20070166931A1 (en) Methods of Manufacturing A Semiconductor Device for Improving the Electrical Characteristics of A Dielectric Film
KR100751659B1 (ko) 반도체 장치에서의 절연막의 형성 방법
US20020197886A1 (en) Method for annealing ultra-thin, high quality gate oxide layers using oxidizer/hydrogen mixtures
JPWO2005074037A1 (ja) 半導体装置の製造方法
US20050181619A1 (en) Method for forming metal oxide layer by nitric acid oxidation
JP3696196B2 (ja) 半導体装置
Garcia et al. Formation and characterization of tin layers for metal gate electrodes of CMOS capacitors
US7682988B2 (en) Thermal treatment of nitrided oxide to improve negative bias thermal instability
O'Sullivan et al. Effectiveness of nitridation of hafnium silicate dielectrics: A comparison between thermal and plasma nitridation
JP2008177497A (ja) 半導体装置の製造方法
US20080242114A1 (en) Thermal anneal method for a high-k dielectric

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
N231 Notification of change of applicant
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
G170 Re-publication after modification of scope of protection [patent]
FPAY Annual fee payment

Payment date: 20110810

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20120810

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee