JP4140767B2 - 半導体装置における絶縁膜の形成方法 - Google Patents

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Description

【0001】
【発明の属する技術分野】
この発明は、半導体装置における絶縁膜の形成方法に関し、特に、MIS(Metal Insulator Semiconductor)型トランジスタにおけるゲート絶縁膜やMIM(Metal Insulator Metal)型キャパシタにおけるキャパシタ用絶縁膜の形成方法に関する。
【0002】
【従来技術】
【非特許文献1】
日立国際電気 第49回春季応用物理学関係連合講演会予稿集 28p−A−11−14)
近年、半導体の高集積化に伴い、その絶縁膜には、誘電率の大きな金属酸化物等(High−k膜)が用いられている。そして、このHigh−k膜として例えば、Al2 3 やHfO2 等が公知であり、このようなHigh−k膜を成膜する技術として、ALD(Atomic Layer Deposition;原子層成膜)法がある。このALD法は、原料として、例えば、トリメチルアルミニウム(TMA:Al(CH3 3 )と水蒸気(H2 O)を用い、これらの原料を交互にSi基板に吹き付けることにより、Al2 3 の成膜を行うものである。このとき、原料を構成するCH3 基(メチル基)が膜中に取り込まれ、これが不純物(CX y )として振る舞うことにより、膜質を劣化させる原因となっている。この不純物を取り除く方法として、例えば、MIS型トランジスタのゲート絶縁膜においては、一般的には、図10(A)の右側に図示するように、Si基板51の上面にHigh−k膜52を成膜した後に熱処理を行っている。
【0003】
【発明が解決しようとする課題】
しかしながら、上述のように、成膜終了後の熱処理では充分ではなく、図10(A)に示すように、成膜されたHigh−k膜52の表面付近の不純物53しか除去することができない。このため、Si基板51とHigh−k膜52との界面近傍の深いところまで熱処理により不純物処理を行う場合は、図10(B)に示すように、熱処理温度を高くしたり熱処理を長時間にわたって行う必要があるが、そのようにした場合、前記図10(B)の右側に図示するように、前記界面にSiO2 等の界面層54が形成されてしまう。この界面層54は、誘電率εが低く(ε=3.9)、折角のHigh−k膜52の効果が損なわれてしまう。
【0004】
上記熱処理以外の不純物除去の方法として、前記非特許文献1に記載されるようなプラズマ酸化による方法がある。この不純物除去の方法は、CVD(Chemical Vapor Deposition)法によるHfO2 (酸化ハフニア)膜の形成工程とプラズマ酸化による不純物除去処理工程とを組み合わせたものである。しかしながら、この方法によっても、前記図10(B)に示したような界面層54が容易に形成されてしまう問題がある。
【0005】
上述した問題は、MIS型トランジスタのゲート絶縁膜の成膜時のみならず、MIM型キャパシタのキャパシタ用絶縁膜の成膜時においても同様に生じている。
【0006】
この発明は、上述の事柄に留意してなされたもので、その目的は、半導体装置における絶縁膜中にその膜質を劣化させる不純物を可及的に存在させないようにすることのできる半導体装置における絶縁膜の形成方法(以下、単に絶縁膜の形成方法という)を提供することである。
【0007】
【課題を解決するための手段】
上記目的を達成するため、この発明の絶縁膜の形成方法は、絶縁膜の厚みを0.3〜2nmの範囲に成膜する工程と前記絶縁膜中の不純物を除去する工程とを複数回繰り返すことによって、所定厚みの絶縁膜とし、前記不純物除去の処理温度を500℃以上に設定してあることを特徴としている(請求項1)。
【0008】
前記請求項1に記載の絶縁膜の形成方法においては、所望の厚みの絶縁膜を一度に形成するのではなく、前記絶縁膜をその厚みを0.3〜2nmの範囲内で成膜する工程と前記絶縁膜における不純物を除去する工程とを複数回繰り返すようにし、所定厚みの絶縁膜としているので、界面層の成長による不都合を防止しつつ、不純物が可及的に少ないHigh−k膜を容易かつ確実に形成することができる。
【0009】
そして、前記不純物を除去する工程を、還元性ガス雰囲気または酸化性ガス雰囲気下で行うようにしてもよく(請求項2)、また、還元性ガス雰囲気下と酸化性ガス雰囲気下との組み合わせで行うようにしてもよい(請求項3)。いずれのガス雰囲気下においても、所望のHigh−k膜を容易かつ確実に形成することができる。
【0010】
そして、前記不純物を除去する工程における還元性ガス雰囲気は、アンモニアガス、水素ガスまたは不活性ガスのいずれかの単独ガス、これらのガスの混合ガス、プラズマ窒素、または、真空中でのいずれかによって形成することができる(請求項4)。
【0011】
さらに、前記不純物を除去する工程における酸化性ガス雰囲気は、酸素ガス、一酸化窒素、亜酸化窒素またはオゾンガスのいずれかの単独ガス、これらのガスの混合ガス、または、プラズマ酸素のいずれかによって形成することができる(請求項5)。
また、1回目の不純物除去処理が還元性ガス雰囲気で行われるのが好ましい(請求項6)。
また、この発明は別の観点から、絶縁膜の厚みを0.3〜2nmの範囲に成膜する工程 と前記絶縁膜中の不純物を加熱により除去する工程とを複数回繰り返すことによって、所定厚みの絶縁膜とし、1回目の前記不純物除去処理が還元性ガス雰囲気で行われることを特徴とする半導体装置における絶縁膜の形成方法を提供する(請求項7)。
【0012】
【発明の実施の形態】
以下、この発明の詳細を、図を参照しながら説明する。まず、図1は、この発明の絶縁膜の形成方法が適用される半導体装置としてのMIS型トランジスタ1の構成を概略的に示すもので、この図において、2はSi単結晶基板(以下、単にSi基板という)で、その抵抗率は例えば0.01〜15Ω・cmである。3は素子間を分離させるための素子分離酸化膜で、Si基板2を熱酸化させて形成される。4はSi基板2の表面2aに形成されるゲート絶縁膜で、その形成方法については、後で詳しく説明する。
【0013】
5はゲート絶縁膜4の上面に形成されるゲート電極で、例えば多結晶Si膜や多結晶SiGe膜、または、ゲート絶縁膜4と反応しないPt(白金)などの貴金属やTiN、TaNなどの高融点金属よりなる。6はチャンネル領域で、nチャンネルにはP(リン)などを、pチャンネルにはB(ボロン)などをそれぞれ注入し、800〜1000℃の温度で10〜30分間熱処理を行って活性化させる。7は層間絶縁膜で、例えばSiO2 よりなり、CVD(Chemical Vapor Deposition)法などで形成される。8はチャンネル領域6の引き出し電極で、例えばAlよりなり、ソース・ドレイン電極となる。なお、パターニングは、例えばフォトリソグラフィの技術によって行われる。
【0014】
上記ゲート絶縁膜4は、所望の厚みのHigh−k膜からなり、図6に示すように、成膜工程11と不純物除去処理工程(アニール工程)12とを順次複数回繰り返して行う点に特徴がある。つまり、Si基板2にHigh−k膜4を所望厚さのものを一度に成膜するのではなく、少しずつ所定厚さの膜を成膜し、その後、所定のガス雰囲気下でアニールして不純物の残留を可及的に少なくする点に特徴がある。そこで、このようなゲート絶縁膜4の形成方法の具体的実施例を説明する前に、発明者らが行った実験やそれらの結果に対する考察について、図2〜図5を参照しながら説明する。
【0015】
まず、ALD法によって、例えば、適宜厚さ(例えば、500μm程度)のSi単結晶板からなるSi基板上にAl2 3 膜を0.3〜6.3nmの厚みに成膜した。この成膜条件は、基板温度250℃で、出発原料として、Al原料としてはTMA(Al(CH3 3 :トリメチルアルミニウム)を、酸化剤としては水蒸気ガスをそれぞれ用いた。前記Al2 3 膜を昇温脱離ガス分析装置(TDS:Thermal Desorption Spectroscopy)で分析を行った。図2はその結果を示すものである。この図2において、(A)は膜厚を種々変えたときのC2 4 ガス(分子量28)の離脱を示すものであり、(B)は膜厚とC2 4 ガスの脱離量との関係を示すものである。なお、その他の分子量、例えば、分子量16のCH4 または分子量30のC2 6 においても、さらに、分子量44のCO2 においても、前記図2における傾向と同様であった。
【0016】
前記昇温脱離ガス分析は、温度を上昇させながらそのときの脱離するガスを分析する方法であるので、熱処理を行っていることと同じであり、この分析結果から発見したことは、熱処理によって不純物を除去できる膜厚は有限で約1.5nm以下であり、それ以上の膜厚では、不純物が残留する場合があるということである。
【0017】
そして、ALD法によって、例えば、適宜厚さ(例えば、500μm程度)のSi単結晶板からなるSi基板上にHfO2 膜を0.7〜7.5nmの厚みに成膜した。この成膜条件は、基板温度250℃で、出発原料として、Hf原料としてはTDMAH〔Hf(N(CH3 2 4 :テトラキスジメチルアミノハフニウム〕を、酸化剤としては水蒸気ガスをそれぞれ用いた。前記HfO2 膜をTDSで昇温脱離ガス分析を行った。図3はその結果を示すものである。この図3に示す膜厚とC2 4 (ガス分子量28)の離脱との関係から、ある膜厚以上になると、脱離するガスの量が飽和し、したがって、ある膜厚以下にすることにより、膜中に含まれる不純物を除去することができることが分かる。特に、図3からは、膜厚が2.0nm以下であれば不純物を良好に除去することが分かる。なお、その他の分子量、例えば、分子量16のCH4 や分子量30のC2 6 においても、さらに、分子量44のCO2 においても、前記図3における傾向と同様であった。
【0018】
また、ALD法によって、適宜厚さ(例えば、500μm程度)のSi単結晶板からなるSi基板上にHfAlOx 膜を0.7〜11nmの厚みに成膜した。この成膜条件は、基板温度250℃で、出発原料として、Al原料としてはTMA、Hf原料としてはTDMAHを、酸化剤としては水蒸気ガスをそれぞれ用いた。前記HfAlOx 膜をTDSで昇温脱離ガス分析を行った。図4はその結果を示すものである。この図4において、(A)は膜厚を種々変えたときの分子量28(C2 4 )のTDSスペクトルを示すものであり、(B)は膜厚とC2 4 ガスの脱離量との関係を示すものである。
【0019】
前記図4に示される結果からは、ある膜厚以上になると、脱離するガスの量は飽和し、したがって、ある膜厚以下にすることにより、膜中に含まれる不純物を除去することができることが分かり、特に、図4(B)からは、膜厚が1.8nm以下であれば不純物を良好に除去することができるといったことが分かる。
【0020】
そして、前記図2〜図4に示される結果から、膜を構成する元素の種類によって不純物を除去することのできる膜厚が変わること、および、膜厚が0.3〜2.0nmの範囲(最適には、0.5〜1.8nmの範囲)である場合、熱処理によって不純物を確実に除去できるといったことが導かれる。なお、0.3nmは膜として形成できる最小の膜厚であり、1モノレイア(monolayr:単原子層)に相当する。
【0021】
次に、前記成膜工程に行われる不純物除去工程(アニール工程)について説明する。この不純物除去工程(アニール工程)は、あるガス雰囲気下において所定の温度状態でHigh−k膜をアニールするもので、雰囲気ガスとしては、還元性ガス雰囲気または酸化性ガス雰囲気があり、成膜工程の後に行われる不純物除去工程(アニール工程)を、前記ガス雰囲気を適宜組み合わせて行うのである。図5は、不純物除去工程(アニール工程)を行った後に、XPS(X−ray photoelectron spectroscopy:軟X線光電子分光法)による測定データを示すもので、(A)は1回目のアニールを還元性ガス雰囲気下で行った場合を示し、(B)は1回目のアニールを酸化性ガス雰囲気下で行った場合を示している。この図5から、アニールを還元性ガス雰囲気下で行った場合、酸化性ガス雰囲気下の場合に比べて、界面層の増加の程度かなり小さいことが分かる。つまり、アニールにおける雰囲気ガスを適宜制御することにより、界面層の形成を抑制することができる。
【0022】
次に、この発明の絶縁膜の形成方法、より具体的には、MIS型トランジスタ1のゲート絶縁膜4を形成する手法の具体的実施例について説明する。図6および7は、この発明の第1実施例を説明するための図で、この実施例においては、ゲート絶縁膜4としてのHigh−k膜の膜厚が4.0nmである。まず、適宜厚さ(例えば、500μm程度)のSi単結晶板からなるSi基板上2を用意し、この表面上にALD法で膜厚0.5nmのHigh−k膜としてのHfAlOx 膜を成膜する(1回目の成膜、図6中の符号11参照)。このときの成膜条件は、基板温度250℃で、出発原料として、Al原料としてはTMA、Hf原料としてはTDMAHを、酸化剤としては水蒸気ガスをそれぞれ用いる。
【0023】
次いで、前記HfAlOx 膜を、還元性ガスとしてのNH3 (アンモニア)ガス雰囲気下で、650℃、30秒間熱処理を行って不純物処理を行う(1回目の熱処理、図6中の符号12参照)。この1回目の熱処理は、還元性ガス雰囲気下で行うのが好ましい。何故なら、酸化ガス雰囲気下で熱処理を行った場合、膜厚が0.5nmと薄いため、界面のSiが酸化されてSiO2 を形成し、誘電率の低い界面層が形成されるからである。なお、この実施例においては、650℃で熱処理を行っているが、前記図2(A)および図4(A)の結果から、この熱処理時の雰囲気温度を約500℃以上に設定しておけば、所望の不純物除去効果が得られることが分かる。したがって、不純物除去の処理温度は500℃以上に設定されている
【0024】
前記1回目の熱処理の後、HfAlOx 膜を、前記1回目の成膜と同じ成膜条件で同じ厚みに成膜する(2回目の成膜、図6中の符号11参照)。
【0025】
前記2回目の成膜の後、今度は酸素ガス(例えば130Paの圧力下)雰囲気下において前記1回目の熱処理と同じ温度および時間で熱処理を行って不純物処理を行う(2回目の熱処理、図6中の符号12参照)。
【0026】
そして、以下、7回目まで成膜と熱処理とを交互に繰り返す。この場合、熱処理は、2回目の熱処理と同じように行う。
【0027】
そして、8回目の成膜を前記7回目までの成膜と同様に行い、その後、酸素ガス雰囲気(酸化性ガス雰囲気)下で7回目までの熱処理と同じ温度および時間で熱処理を行って不純物処理を行う。
【0028】
図7は、上述した成膜と熱処理とを交互に複数回繰り返して行うことにより作成したHfAlOx 膜(膜厚4.0nm)Aと、最初に膜厚4.0nmのHfAlOx 膜を成膜し、最後に不純物処理のため650℃で30秒間熱処理したHfAlOx 膜Bと、最初に膜厚4.0nmのHfAlOx 膜を成膜し、最後に不純物処理のため850℃で30秒間熱処理したHfAlOx 膜Cをそれぞれ昇温脱離ガス分析を行った結果を示すものである。
【0029】
前記図7から、成膜と熱処理(不純物除去処理)とを交互に行った本発明方法によるHfAlOx 膜Aにおいては、脱離ガス(CH4 ガス)はほとんど認められない。なお、この図7においては、分子量16のCH4 ガスの脱離を示しているが、その他の分子量、例えば、分子量28のC2 4 または分子量30のC2 6 においても、さらに、分子量44のCO2 においても、前記図7におけるものと同様の結果が得られている。
【0030】
また、この発明方法によるHfAlOx 膜の場合、Siとの界面に低誘電率膜である界面層は一切形成されてないことも確認した。
【0031】
このように、本発明方法によるHfAlOx 膜(High−k膜)は、ほとんど不純物を含まず、また、Siとの界面に低誘電率層もない。そして、本発明方法においては、650℃といった比較的低温で不純物の除去を行うことができるので、High−k膜の結晶化が好適に抑制され、High−k膜が結晶化されることによる不都合、すなわち、結晶化されてしまうと、結晶粒界がウィークポイントとなって、折角のHigh−k膜の信頼性が低下するといったことがなくなる。
【0032】
次に、図8はこの発明の第2実施例を示すもので、前記第1実施例と同様の出発原料を用いて、Si基板上にHfAlOx 膜を3nmの厚みで形成するものである。この図において、サンプルA、サンプルB、サンプルCは、1nmの成膜の後、所定のガス雰囲気下において熱処理するもので、(1)〜(6)までのステップによってそれぞれ形成されるHigh−k膜である。そして、比較例として、一挙に3nmのHigh−k膜を作成する従来方法のものをサンプルDとする。そして、これらいずれのサンプルA〜Dにおいても、成膜後の熱処理(PDA)として、酸素ガス雰囲気下で650℃でアニールを行った。
【0033】
前記サンプルA〜Cは、この発明の方法によるHigh−k膜を示しているが、このうち、サンプルA,Bが最初のアニール(熱処理)をアンモニアガス雰囲気下で行っているのに対し、サンプルCは最初のアニール(熱処理)を酸素ガス雰囲気下で行っている。また、サンプルA,Bは、2回目、3回目のアニール(熱処理)を、前者がアンモニアガス雰囲気下で行っているのに対し、後者は酸素ガス雰囲気下で行っている。また、サンプルCはアニール(熱処理)を全て酸素ガス雰囲気下で行っている。
【0034】
前記サンプルA〜Dの物性を評価した。すなわち、膜中の残留不純物としてのカーボンの量をSIMS(Secondary Ionization Mass Spectrometer;二次イオン質量分析)によって分析した。また、膜の緻密性に関してX線反射率測定を行い、膜の密度を求めた。前記分析および測定の結果を下記表1に示す。
【0035】
【表1】
Figure 0004140767
【0036】
上記表1の結果から、本発明方法によるサンプルA〜Cは不純物を除去することができ、さらに、膜が緻密になっていることが分かる。また、不純物除去工程を全て、200Wのプラズマ酸素処理で同様に行ったサンプルの膜中のカーボン量は0.18であり、プラズマ酸素処理においても同様に不純物除去ができることが分かる。
【0037】
さらに、前記サンプルA〜Dの電気的特性として、CV(Capacitance−Voltage)カーブのヒステリシス(印加電圧と容量との関係)およびリーク電流を測定したところ、下記表1に示すような結果が得られた。
【0038】
【表2】
Figure 0004140767
【0039】
上記表2から、本発明方法によるサンプルA〜Cは、従来方法によるサンプルDに比べて、いずれの電気的特性も優れていることが分かる。すなわち、CVカーブのヒステリシスが小さいものほど界面準位が少なく良質な膜であるが、サンプルA〜Cは、サンプルDに比べて著しく小さい。また、リーク電流もサンプルA〜Cは、サンプルDに比べて著しく小さい。この理由は、表1からも分かるように、サンプルA〜Cは、サンプルDに比べて不純物が非常に少なく、膜の密度が大きく緻密な良質の膜であるからである。したがって、これらのことから、本発明方法によるHigh−k膜は、従来方法によるHigh−k膜に比べて、非常に優れた性質を有することが分かる。
【0040】
上述の各実施例においては、不純物を除去する工程(熱処理またはアニール工程)におけるガス雰囲気として還元性ガス雰囲気または酸化性ガス雰囲気を採用しており、還元性ガス雰囲気においてはアンモニアガスを用い、酸化性ガス雰囲気においては酸素ガスを用いていたが、この発明はこれに限られるものではなく、種々のガスを用いることができる。すなわち、不純物を除去する工程における還元性雰囲気を、水素ガスまたは不活性ガスを用いて形成してもよく、また、アンモニアガス、水素ガスまたは不活性ガスの混合ガスを用いて形成してもよく、プラズマ窒素を用いてもよく、さらに、真空中であってもよい。また、不純物を除去する工程における酸化性ガス雰囲気を、一酸化窒素(NO)ガス、亜酸化窒素(N2 O)ガスやオゾンガスを用いて形成してもよく、また、これらのガスを適宜混合した混合ガスを用いて形成してもよく、さらには、プラズマ酸素を用いてもよい。
【0041】
上述した実施の形態は、いずれも、本発明方法をMIS型トランジスタ1のゲート絶縁膜4の形成方法に適用したものであり、Si基板2上にHigh−k膜よりなるゲート絶縁膜4を形成する方法であったが、この発明は、これに限られるものではなく、MIM型キャパシタのキャパシタ用絶縁膜の形成においても同様に適用することができる。
【0042】
図9は、MIM型キャパシタ21の構成を概略的に示すもので、この図において、22はSi単結晶基板(以下、単にSi基板という)で、その抵抗率は例えば0.01〜15Ω・cmである。23は素子間を分離させるための素子分離酸化膜で、Si基板2を熱酸化させて形成される。24はSi基板22の表面22aに形成されるゲート絶縁膜で、前記図1に示したゲート絶縁膜4と同様の手法で形成される。
【0043】
45はゲート絶縁膜4の上面に形成されるゲート電極で、例えば多結晶Si膜や多結晶SiGe膜、または、ゲート絶縁膜4と反応しないPt(白金)などの貴金属やTiN、TaNなどの高融点金属よりなる。46はチャンネル領域で、nチャンネルにはP(リン)などを、pチャンネルにはB(ボロン)などをそれぞれ注入し、800〜1000℃の温度で10〜30分間熱処理を行って活性化させる。27は第1層間絶縁膜で、例えば、SiO2 よりなり、CVD法などで形成される。28はチャンネル領域46の引き出し電極で、第1層間絶縁膜27にRIE(反応性イオンエッチング)などの手法でコンタクトホールを形成した後、このコンタクトホール内に例えば、Cu、Al、AlSi、Pt2 Si、TiN、TaNなどの高融点金属を設けてなるものである。
【0044】
29は前記第1層間絶縁膜27の上面に形成される第2層間絶縁膜で、例えば、SiO2 よりなり、CVD法などで形成される。30は第1層間絶縁膜27に形成される引き出し電極28の一方と電気的に接続されるように、第2層間絶縁膜29に設けられる引き出し電極で、引き出し電極28の形成と同様の手法で形成される。
【0045】
そして、31は第1層間絶縁膜27に形成される引き出し電極28の他方と電気的に接続されるように、第2層間絶縁膜29に設けられるキャパシタで、次のように構成されている。すなわち、第2層間絶縁膜29にコンタクトホールが形成され、このコンタクトホール内に、下部電極32、上部電極33およびこれら両電極32,33間に形成されるキャパシタ用絶縁膜34が設けられ、これらによってキャパシタ31が形成される。そして、下部電極32は、Ptなどの貴金属やTiN、TaNなどの高融点金属よりなり、また、上部電極33は,Cu、Al、またはPtなどの貴金属、あるいはTiN、TaNなどの高融点金属よりなり、いずれの電極32,33もキャパシタ用絶縁膜34と反応しない材料で構成される。そして、キャパシタ用絶縁膜34は、下部電極32の上面にHigh−k膜によって形成される。なお、パターニングは、例えば、リソグラフィの技術によって行われる。
【0046】
前記キャパシタ用絶縁膜34の性能を試験するため、例えば、Si基板上にSiO2 膜を200nmの厚みで形成し、この上面にPt膜を約100nmの厚みで形成して、キャパシタ用下部電極とした。そして、このPt膜よりなるキャパシタ用下部電極の上面に、図8に示す方法でサンプルA〜Cを成膜し、比較例として、一挙に3nmのHigh−k膜を作成する従来方法のものをサンプルDとした。そして、上部電極として、TiN膜を形成して、キャパシタ用絶縁膜の電気的特性の評価を行ったところ、下記表3が得られた。
【0047】
【表3】
Figure 0004140767
【0048】
上記表3から、本発明方法によるサンプルA〜Cの絶縁破壊電圧が、従来のサンプルDのそれよりも高く、良質な膜であることが分かる。この理由は、表1からも分かるように、サンプルA〜Cは、サンプルDに比べて不純物が非常に少なく、膜の密度が大きく緻密な良質の膜であるからである。したがって、これらのことから、本発明方法によるHigh−k膜は、キャパシタ用絶縁膜34としても非常に優れた性質を有することが分かる。
【0049】
なお、上記実施の形態においては、High−k膜が形成される基板としてSi基板を用いているが、これに限られるものではなく、前記基板としてGaAs化合物半導体基板やSOI(Silicon On Insulator)基板を用いてもよい。
【0050】
【発明の効果】
以上説明したように、この発明によれば、不純物をほとんど含まないHigh−k膜よりなるゲート絶縁膜を形成することができ、不純物に起因するフラットバンドシフトや界面固定電荷を低減することができ、その結果、高品質のMIS型トランジスタを得ることができる。また、不純物をほとんど含まないHigh−k膜よりなるキャパシタ用絶縁膜を形成することができ、不純物に起因する絶縁破壊電圧の低下を防ぐことができ、その結果、高品質のMIM型キャパシタを得ることができる。
【図面の簡単な説明】
【図1】 この発明の絶縁膜の形成方法が適用されるMIS型トランジスタの構造を概略的に示す図である。
【図2】 Al2 3 膜を昇温脱離ガス分析したときの結果を説明するための図である
【図3】 HfO2 膜を昇温脱離ガス分析したときの結果を説明するための図である。
【図4】 HfAlOx 膜を昇温脱離ガス分析したときの結果を説明するための図である。
【図5】 HfO2 膜を軟X線光電子分光法で測定したときの結果を説明するための図である。
【図6】 この発明の半導体装置の製造方法の一例を説明するための図である。
【図7】 前記半導体装置の製造方法によって形成されたHigh−k膜の特性を比較例とともに示す図である。
【図8】 この発明の半導体装置の製造方法の他の例を説明するための図である。
【図9】 この発明の絶縁膜の形成方法が適用されるMIM型キャパシタの構造を概略的に示す図である。
【図10】 従来技術およびその欠点を説明するための図である。
【符号の説明】
1…MIS型トランジスタ、2…シリコン基板、2a…シリコン基板の表面、4…ゲート絶縁膜、11…成膜工程、12…不純物除去工程、21…MIM型キャパシタ、34…キャパシタ用絶縁膜。80100

Claims (7)

  1. 絶縁膜の厚みを0.3〜2nmの範囲に成膜する工程と前記絶縁膜中の不純物を除去する工程とを複数回繰り返すことによって、所定厚みの絶縁膜とし、前記不純物除去の処理温度を500℃以上に設定してあることを特徴とする半導体装置における絶縁膜の形成方法。
  2. 不純物を除去する工程を還元性ガス雰囲気または酸化性ガス雰囲気下で行う請求項1に記載の半導体装置における絶縁膜の形成方法。
  3. 不純物を除去する工程を還元性ガス雰囲気下と酸化性ガス雰囲気下との組み合わせで行う請求項1に記載の半導体装置における絶縁膜の形成方法。
  4. 不純物を除去する工程における還元性ガス雰囲気が、アンモニアガス、水素ガスまたは不活性ガスのいずれかの単独ガス、これらのガスの混合ガス、プラズマ窒素、または、真空中でのいずれかによって形成されている請求項2または3に記載の半導体装置における絶縁膜の形成方法。
  5. 不純物を除去する工程における酸化性ガス雰囲気が、酸素ガス、一酸化窒素、亜酸化窒素またはオゾンガスのいずれかの単独ガス、これらのガスの混合ガス、または、プラズマ酸素のいずれかによって形成してなる請求項2または3に記載の半導体装置における絶縁膜の形成方法。
  6. 1回目の不純物除去処理が還元性ガス雰囲気で行われる請求項2〜4のいずれかに記載の半導体装置における絶縁膜の形成方法。
  7. 絶縁膜の厚みを0.3〜2nmの範囲に成膜する工程と前記絶縁膜中の不純物を加熱により除去する工程とを複数回繰り返すことによって、所定厚みの絶縁膜とし、1回目の前記不純物除去処理が還元性ガス雰囲気で行われることを特徴とする半導体装置における絶縁膜の形成方法。
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* Cited by examiner, † Cited by third party
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US20050170665A1 (en) * 2003-04-17 2005-08-04 Fujitsu Limited Method of forming a high dielectric film
KR100762896B1 (ko) * 2006-05-30 2007-10-08 주식회사 하이닉스반도체 반도체 소자의 박막 증착방법
JP2010278319A (ja) * 2009-05-29 2010-12-09 Renesas Electronics Corp 半導体装置およびその製造方法
JP2012104569A (ja) * 2010-11-08 2012-05-31 Hitachi Kokusai Electric Inc 半導体装置の製造方法及び基板処理装置
JP6540571B2 (ja) 2016-03-24 2019-07-10 豊田合成株式会社 半導体装置の製造方法及び半導体装置
WO2019028120A1 (en) * 2017-08-01 2019-02-07 Applied Materials, Inc. METHODS OF POST-PROCESSING METAL OXIDE
KR102563298B1 (ko) 2021-01-18 2023-08-03 주식회사 유진테크 박막의 불순물 제거방법 및 기판 처리 장치

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5338362A (en) * 1992-08-29 1994-08-16 Tokyo Electron Limited Apparatus for processing semiconductor wafer comprising continuously rotating wafer table and plural chamber compartments
US6228751B1 (en) * 1995-09-08 2001-05-08 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device
US6228781B1 (en) * 1997-04-02 2001-05-08 Applied Materials, Inc. Sequential in-situ heating and deposition of halogen-doped silicon oxide
KR100502557B1 (ko) * 2000-09-18 2005-07-21 동경 엘렉트론 주식회사 게이트 절연체의 성막 방법, 게이트 절연체의 성막 장치및 클러스터 툴
KR100384850B1 (ko) * 2000-12-14 2003-05-22 주식회사 하이닉스반도체 탄탈륨옥사이드 유전막 형성 방법
US7037574B2 (en) * 2001-05-23 2006-05-02 Veeco Instruments, Inc. Atomic layer deposition for fabricating thin films
JP2002367990A (ja) * 2001-06-04 2002-12-20 Tokyo Electron Ltd 半導体装置の製造方法
JP4416354B2 (ja) * 2001-06-29 2010-02-17 株式会社ルネサステクノロジ 半導体装置の製造方法とその製造装置
US20030198754A1 (en) * 2001-07-16 2003-10-23 Ming Xi Aluminum oxide chamber and process
JP3941099B2 (ja) * 2001-12-19 2007-07-04 ソニー株式会社 薄膜形成方法
JP4090347B2 (ja) * 2002-03-18 2008-05-28 株式会社日立国際電気 半導体装置の製造方法及び基板処理装置
US7160577B2 (en) * 2002-05-02 2007-01-09 Micron Technology, Inc. Methods for atomic-layer deposition of aluminum oxides in integrated circuits
US7442415B2 (en) * 2003-04-11 2008-10-28 Sharp Laboratories Of America, Inc. Modulated temperature method of atomic layer deposition (ALD) of high dielectric constant films
US7351626B2 (en) * 2003-12-18 2008-04-01 Texas Instruments Incorporated Method for controlling defects in gate dielectrics

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