JP2012094707A - 半導体装置の製造方法及び半導体装置 - Google Patents
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Abstract
【課題】添加元素に起因してNiシリサイド層が高抵抗化することを抑制する。
【解決手段】まず、シリコン層100上に、Niより原子番号が大きい金属元素を含み、Niを含まない反応制御層202を形成する。次いで、反応制御層202上にNiを堆積し、シリコン層100、反応制御層202、及びNiを熱処理することにより、シリコン層100にNiシリサイド層200を形成する。反応制御層202は、Niより原子番号が大きい金属元素から構成されるのが好ましい。
【選択図】図1
【解決手段】まず、シリコン層100上に、Niより原子番号が大きい金属元素を含み、Niを含まない反応制御層202を形成する。次いで、反応制御層202上にNiを堆積し、シリコン層100、反応制御層202、及びNiを熱処理することにより、シリコン層100にNiシリサイド層200を形成する。反応制御層202は、Niより原子番号が大きい金属元素から構成されるのが好ましい。
【選択図】図1
Description
本発明は、Niシリサイドを有する半導体装置及び半導体装置の製造方法に関する。
半導体装置では、抵抗を低くすることを目的として、シリコン層にシリサイド層を設けることが行われている。近年、シリサイド層としてNiシリサイドが用いられることが検討されている。半導体装置に用いられるシリサイド層としては、NiSi2ではなくNiSiが好適である。
特許文献1には、シリコンを含有する半導体基板上にNi合金膜を形成して熱処理を行うことにより、Niシリサイド層を形成することが記載されている。
特許文献2には、半導体基板上にNi合金膜及びNi膜をこの順に形成して熱処理を行うことにより、Niシリサイド層を形成することが記載されている。
特許文献3には、半導体基板上にNi膜又はNi合金膜を形成し、第1の熱処理を行うことにより金属シリサイド層を形成し、さらに第1の熱処理よりも高い第2の熱処理を行うことが記載されている。
Niシリサイド層を形成するときに、NiSi2が形成されることを抑制することを目的として、Ni合金を用いることが行われている。しかしこの方法では、Niに添加する金属の量が多くなるため、Niシリサイド層が高抵抗化していた。
本発明によれば、シリコン層上に、Niより原子番号が大きい金属元素を含み、Niを含まない反応制御層を形成する工程と、
前記反応制御層上にNiを堆積し、前記シリコン層、前記反応制御層、及び前記Niを熱処理することにより、前記シリコン層にNiシリサイド層を形成する工程と、
を備える半導体装置の製造方法が提供される。
前記反応制御層上にNiを堆積し、前記シリコン層、前記反応制御層、及び前記Niを熱処理することにより、前記シリコン層にNiシリサイド層を形成する工程と、
を備える半導体装置の製造方法が提供される。
本発明者が検討した結果、Niシリサイド層を形成するときにNiSi2が形成されるメカニズムは以下の通りであることが判明した。まず、NiにNi−adamantane構造が形成されると、NiSi2が形成されやすくなる。これに対し、Niがシリコン層から受ける圧縮応力が大きくなると、Ni−adamantane構造は不安定になるため、NiにNi−adamantane構造が形成されにくくなる。従って、Niがシリコン層から受ける圧縮応力を小さくすることが、NiSi2が生成されないようにするポイントとなる。
ここで本発明のように、シリコン層とNiの間に、Niより原子番号が大きい金属元素からなる反応制御層を形成すると、Niがシリコン層から受ける圧縮応力を小さくすることができる。このため、本発明では、Niシリサイド層を形成するときに、NiSi2が形成されることを抑制できる。また、反応制御層は薄くてよいため、形成されるNiシリサイド層に含まれる添加元素の量も少なくてすむ。従って、添加元素に起因してNiシリサイド層が高抵抗化することを抑制できる。
本発明によれば、シリコン層と、
シリコン層の少なくとも一部に形成されたNiシリサイド層と、
を備え、
前記Niシリサイド層は、Niより原子番号が大きい金属元素を含み、
前記金属元素の濃度は、前記Niシリサイド層の表層で最も高く、下に行くにつれて低くなる半導体装置が提供される。
シリコン層の少なくとも一部に形成されたNiシリサイド層と、
を備え、
前記Niシリサイド層は、Niより原子番号が大きい金属元素を含み、
前記金属元素の濃度は、前記Niシリサイド層の表層で最も高く、下に行くにつれて低くなる半導体装置が提供される。
本発明によれば、添加元素に起因してNiシリサイド層が高抵抗化することを抑制できる。
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
(第1の実施形態)
図1は、第1の実施形態に係る半導体装置の製造方法を示す断面図である。本実施形態に係る半導体装置の製造方法は、以下の工程を有する。まず、シリコン層100上に、Niより原子番号が大きい金属元素を含み、Niを含まない反応制御層202を形成する。次いで、反応制御層202上にNiを堆積し、シリコン層100、反応制御層202、及びNiを熱処理することにより、シリコン層100にNiシリサイド層200を形成する。反応制御層202は、Niより原子番号が大きい金属元素から構成されるのが好ましい。以下、詳細に説明する。
図1は、第1の実施形態に係る半導体装置の製造方法を示す断面図である。本実施形態に係る半導体装置の製造方法は、以下の工程を有する。まず、シリコン層100上に、Niより原子番号が大きい金属元素を含み、Niを含まない反応制御層202を形成する。次いで、反応制御層202上にNiを堆積し、シリコン層100、反応制御層202、及びNiを熱処理することにより、シリコン層100にNiシリサイド層200を形成する。反応制御層202は、Niより原子番号が大きい金属元素から構成されるのが好ましい。以下、詳細に説明する。
まず図1(a)に示すように、シリコン層100上に反応制御層202を形成する。シリコン層100はシリコン基板の表層であってもよいし、SOI基板のシリコン層であってもよいし、基板上に形成されたシリコン膜であってもよい。反応制御層202は、Niより原子番号が大きい金属元素を50%以上含んでいる。反応制御層202は、上記した金属元素のみからなるのが好ましい。より詳細には、金属元素としては、イオン半径がNiのイオン半径よりも大きい金属元素が好ましい。反応制御層202に用いることができる金属元素は、例えばPt、Ta、W、Hf、Zr、及びPdの少なくとも一つである。
反応制御層202は、例えばAtomic Layer Deposition(ALD)法により形成される。Niシリサイド層200を低抵抗化するためには、反応制御層202は薄いほうが好ましい。反応制御層202の膜厚は、例えば0.3nm以下である。また反応制御層202の膜厚は、例えば1原子層以下であり、かつ反応制御層202を構成する金属元素は、Niシリサイド層200が形成されるシリコン層100の半分以上を覆っている。
次いで、図1(b)に示すように、反応制御層202上に第1Ni層204を形成する。第1Ni層204は、例えばスパッタリング法により形成される。第1Ni層204の厚さは、0.5nm以上であるのが好ましく、また40nm以下、特に10nm以下であるのが好ましい。第1Ni層204の厚みが0.5nm未満の場合、第1Ni層204を均一な厚みに形成することが難しくなる。また第1Ni層204が40nm超である場合、反応制御層202による効果が小さくなってしまう。本実施形態では、第1Ni層204を形成するとき、シリコン層100及び反応制御層202の温度を300℃未満の温度にする。このようにすると、第1Ni層204を形成するときにシリサイド化が生じることを抑制できる。
次いで図1(c)に示すように、シリコン層100、反応制御層202、及び第1Ni層204を300℃以上に加熱する。このときの加熱温度は、500℃以下、さらには450℃以下が好ましい。これにより、第1Ni層204は反応制御層202を介してシリコン層100に拡散して反応し、Niシリサイド層200が形成される。Niシリサイド層200の平均厚さは、例えば20nm以下である。このとき、反応制御層202はNiシリサイド層200に含まれるが、反応制御層202を構成していた金属元素の濃度は、Niシリサイド層200の表面、又は表面から5原子層以下の領域で最も高く、下に行くにつれて低くなる。
次に、本実施形態の作用及び効果について説明する。本発明者が検討した結果、以下のことが判明した。NiにNi−adamantane構造が形成されると、NiSi2が形成されやすくなる。一方、Niがシリコン層から受ける圧縮応力が大きくなると、Ni−adamantane構造は不安定になるため、Ni−adamantane構造が形成されにくくなる。このため、Niがシリコン層から受ける圧縮応力を小さくすることが、NiSi2が生成されないようにするポイントとなる。
本実施形態では、シリコン層100と第1Ni層204の間に反応制御層202を形成している。反応制御層202は、Niより原子番号が大きい金属元素で形成される。このため、反応制御層202を設けることにより、Niがシリコン層から受ける圧縮応力を小さくすることができる。このため、Niシリサイド層200を形成するときに、NiSi2が形成されることを抑制できる。また、反応制御層202は薄くてよいため、Niシリサイド層200に含まれる添加元素の量も少なくてすむ。従って、添加元素に起因してNiシリサイド層200が高抵抗化することを抑制できる。また添加元素の量を少なくすることができるため、添加元素に起因して製造コストが高くなることを抑制できる。
図2(b)は、本実施形態に係る半導体装置の製造方法を用いてシリサイドが形成されたシリコン層の断面TEM像である。図2(a)は比較例に係る半導体装置の製造方法を用いてシリサイドが形成されたシリコン層の断面TEM像である。比較例に係る半導体装置の製造方法は、反応制御層202が形成されていない点を除いて、本実施形態に係る半導体装置と同様である。これらの断面TEM像において、白く見える部分がNiシリサイドである。
図2(a)に示すように、比較例に係る半導体装置の製造方法では、Niシリサイド層がシリコンの(111)面に沿って深くスパイク状に伸びている。これは、Niシリサイド層としてNiSi2が形成されているためである。これに対して図2(b)に示すように、本実施形態に係る半導体装置の製造方法では、Niシリサイド層が深く伸びることが抑制されている。これは、Niシリサイド層としてNiSi2が形成されずにNiSiが形成されているためである。Niシリサイド層が深く伸びることが抑制できると、例えばトランジスタのソースドレイン領域を微細化して浅くすることができる。
(第2の実施形態)
図3は、第2の実施形態に係る半導体装置の製造方法を示す断面図である。まず図3(a)に示すように、シリコン層100上に反応制御層202を形成する。
図3は、第2の実施形態に係る半導体装置の製造方法を示す断面図である。まず図3(a)に示すように、シリコン層100上に反応制御層202を形成する。
次いで図3(b)に示すように、シリコン層100及び反応制御層202を300℃以上に加熱しながら、反応制御層202上にNiを堆積する。シリコン層100及び反応制御層202の温度が300℃以上であるため、反応制御層202に堆積したNiはシリコン層100に拡散し、Niシリサイド層200を形成する。この工程において、シリコン層100及び反応制御層202の温度は500℃以下、さらには450℃以下であるのが好ましい。
本実施形態によっても、第1の実施形態と同様の効果を得ることができる。またNiを堆積すると同時にNiシリサイド層200を形成することができるため、半導体装置の製造工程数を少なくすることができる。
(第3の実施形態)
図4は、第3の実施形態に係る半導体装置の製造方法を示す断面図である。まず図4(a)に示すように、シリコン層100にNiシリサイド層200を形成する。Niシリサイド層200の形成方法は、第1の実施形態又は第2の実施形態と同様である。
図4は、第3の実施形態に係る半導体装置の製造方法を示す断面図である。まず図4(a)に示すように、シリコン層100にNiシリサイド層200を形成する。Niシリサイド層200の形成方法は、第1の実施形態又は第2の実施形態と同様である。
次いで図4(b)に示すように、Niシリサイド層200上に第2Ni層206を形成する。第2Ni層206は、例えばスパッタリング法により形成される。第2Ni層206の膜厚は、例えば0.5nm以上が好ましく、また10nm以下が好ましい。
次いで図4(c)に示すように、シリコン層100、Niシリサイド層200、及び第2Ni層206を熱処理する。このときの熱処理温度は、300℃以上が好ましく、また500℃以下であるのが好ましい。これにより、第2Ni層206もシリコン層100に向けて拡散し、Niシリサイド層200が厚くなる。
本実施形態によっても、第1又は第2の実施形態と同様の効果を得ることができる。またNiシリサイド層200を厚くすることができる。
(第4の実施形態)
図5は、第4の実施形態に係る半導体装置の構成を示す断面図である。本実施形態では、Niシリサイド層200はMOSトランジスタのソースドレイン領域130の表層、及びゲート電極120の少なくとも表層に形成されている。Niシリサイド層200の形成方法は、第1〜第3の実施形態のいずれかと同様である。
図5は、第4の実施形態に係る半導体装置の構成を示す断面図である。本実施形態では、Niシリサイド層200はMOSトランジスタのソースドレイン領域130の表層、及びゲート電極120の少なくとも表層に形成されている。Niシリサイド層200の形成方法は、第1〜第3の実施形態のいずれかと同様である。
詳細には、シリコン層100はシリコン基板である。そしてシリコン基板には素子分離膜102が埋め込まれており、MOSトランジスタが形成される素子領域が他の領域から分離されている。素子領域の一部上にはゲート絶縁膜110及びゲート電極120が形成されている。ゲート絶縁膜110は酸化シリコン膜であってもよいし、酸化シリコンより誘電率が高い高誘電率膜を含んでいてもよい。ゲート絶縁膜110が前者の場合、ゲート電極120はポリシリコン膜である。またゲート絶縁膜110が後者の場合、ゲート電極120はメタルゲート(例えばTiNなどの金属窒化膜)とポリシリコン膜をこの順に積層した積層構造を有している。そしてゲート電極120の表層には、Niシリサイド層200が形成されており、ゲート電極120の側面にはサイドウォール150が形成されている。
ゲート電極120の両側に位置するシリコン層100には、ソースドレイン領域130が形成されている。ソースドレイン領域130は、シリコン層100に不純物を導入することにより形成されており、またエクステンション領域140を有している。エクステンション領域140はサイドウォール150の下に位置している。そしてソースドレイン領域130の表層には、Niシリサイド層200が形成されている。ソースドレイン領域130の表層に位置するNiシリサイド層200の平均厚さは、20nm以下、好ましくは10nm以下である。
本実施形態によっても、第1〜第3の実施形態のいずれかと同様の効果を得ることができる。また、ソースドレイン領域130の表層に位置するNiシリサイド層200がスパイク状に成長することを抑制できる。このため、ソースドレイン領域130を浅くしても、Niシリサイド層200がソースドレイン領域130を突き抜けることを抑制できる。
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
100 シリコン層
102 素子分離膜
110 ゲート絶縁膜
120 ゲート電極
130 ソースドレイン領域
140 エクステンション領域
150 サイドウォール
200 Niシリサイド層
202 反応制御層
204 第1Ni層
206 第2Ni層
102 素子分離膜
110 ゲート絶縁膜
120 ゲート電極
130 ソースドレイン領域
140 エクステンション領域
150 サイドウォール
200 Niシリサイド層
202 反応制御層
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206 第2Ni層
Claims (16)
- シリコン層上に、Niより原子番号が大きい金属元素を含み、Niを含まない反応制御層を形成する工程と、
前記反応制御層上にNiを堆積し、前記シリコン層、前記反応制御層、及び前記Niを熱処理することにより、前記シリコン層にNiシリサイド層を形成する工程と、
を備える半導体装置の製造方法。 - 請求項1に記載の半導体装置の製造方法において、
前記金属元素は、イオン半径がNiのイオン半径よりも大きい半導体装置の製造方法。 - 請求項1又は2に記載の半導体装置の製造方法において、
前記金属元素は、Pt、Ta、W、Hf、Zr、及びPdの少なくとも一つである半導体装置の製造方法。 - 請求項1〜3のいずれか一項に記載の半導体装置の製造方法において、
前記反応制御層の膜厚は、0.3nm以下である半導体装置の製造方法。 - 請求項1〜3のいずれか一項に記載の半導体装置の製造方法において、
前記反応制御層の膜厚は、1原子層以下であり、かつ前記金属元素は、前記Niシリサイド層が形成される前記シリコン層の半分以上を覆っている半導体装置の製造方法。 - 請求項1〜5のいずれか一項に記載の半導体装置の製造方法において、
前記Niシリサイド層は、トランジスタのソース又はドレインの表層に形成される半導体装置の製造方法。 - 請求項1〜6のいずれか一項に記載の半導体装置の製造方法において、
前記シリコン層にNiシリサイド層を形成する工程において、前記シリコン層を300℃以上500℃以下の温度で加熱しつつ、前記反応制御層上にNiを堆積することにより、前記Niシリサイド層を形成する半導体装置の製造方法。 - 請求項1〜6のいずれか一項に記載の半導体装置の製造方法において、
前記シリコン層にNiシリサイド層を形成する工程は、
前記シリコン層を300℃未満の温度にして、前記反応制御層上に第1Ni層を形成する工程と、
前記シリコン層、前記反応制御層、及び前記第1Ni層を300℃以上に加熱することにより、前記Niシリサイド層を形成する工程と、
を備える半導体装置の製造方法。 - 請求項8に記載の半導体装置の製造方法において、
前記第1Ni層の厚さは40nm以下である半導体装置の製造方法。 - 請求項7〜9のいずれか一項に記載の半導体装置の製造方法において、
前記Niシリサイド層上に第2Ni層を形成する工程と、
前記シリコン層、前記Niシリサイド層、及び前記第2Ni層を熱処理することにより、前記Niシリサイド層を厚くする工程と、
を備える半導体装置の製造方法。 - シリコン層と、
シリコン層の少なくとも一部に形成されたNiシリサイド層と、
を備え、
前記Niシリサイド層は、Niより原子番号が大きい金属元素を含み、
前記金属元素の濃度は、前記Niシリサイド層の表面で最も高く、下に行くにつれて低くなる半導体装置。 - 請求項11に記載の半導体装置において、
前記金属元素は、イオン半径がNiのイオン半径よりも大きい半導体装置。 - 請求項11又は12に記載の半導体装置において、
前記金属元素は、Pt、Ta、W、Hf、Zr、及びPdの少なくとも一つである半導体装置。 - 請求項11〜13のいずれか一項に記載の半導体装置において、
前記Niシリサイド層は、トランジスタのソース又はドレインの表層に形成されている半導体装置。 - 請求項11〜14のいずれか一項に記載の半導体装置において、
前記シリコン層はシリコン基板の表層である半導体装置。 - 請求項11〜15のいずれか一項に記載の半導体装置において、
前記Niシリサイド層の厚さは20nm以下である半導体装置。
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