JP2013089741A - 半導体装置、半導体基板、半導体装置の製造方法、及び半導体基板の製造方法 - Google Patents

半導体装置、半導体基板、半導体装置の製造方法、及び半導体基板の製造方法 Download PDF

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Abstract

【課題】エピタキシャル層に残存する転位の数を少なくする。
【解決手段】第２エピタキシャル層２００は、第１エピタキシャル層１００上にエピタキシャル成長している。第１エピタキシャル層１００は、エピタキシャル成長層１１０及び欠陥層１２０を有している。欠陥層１２０は、エピタキシャル成長層１１０の上、かつ、第１エピタキシャル層１００の表層に位置している。欠陥層１２０の欠陥密度は、５×１０１７ｃｍ−２以上である。欠陥層１２０を突き抜けた欠陥は、第２エピタキシャル層２００の内部でループを形成している。
【選択図】図１

Description

本発明は、エピタキシャル層を含む基板を用いて形成された半導体装置、半導体基板、半導体装置の製造方法、及び半導体基板の製造方法に関する。
ＧａＮやＡｌＧａＮなどの窒化物半導体は、高耐圧の半導体装置、及び発光素子の基板に使用されている。窒化物半導体基板は、コストを削減することを目的として、Ｓｉやサファイアなどの基板上に、窒化物半導体層をエピタキシャル成長させたものが使用されている。しかし、窒化物半導体の格子定数は、基板を構成する物質の格子定数とは異なっている。このため、窒化物半導体層には多くの転位が入ってしまう。
これに対して特許文献１には、以下の技術が開示されている。まず、サファイア基板上に第１窒化物半導体層をエピタキシャル成長させる。次いで、第１窒化物半導体層にイオンを導入する。このときのイオン注入条件は、第１窒化物半導体層がアモルファス化しない程度である。具体的な条件としては、注入加速電圧が２０ｋｅＶ、ドーズ量が１×１０１３ｃｍ−２が例示されている。これにより、転位による未結合手を、注入したイオンによって終端させることができる、と記載されている。その後、第１窒化物半導体層上に、第２窒化物半導体層をエピタキシャル成長させる。
特開２００４−１４６６０５号公報
エピタキシャル層の転位が少なくなると、そのエピタキシャル層を用いた素子の性能が向上する。このため、エピタキシャル層の転位を少なくすることが望まれている。これに対して、特許文献１に記載の技術では、相当数の転位の未結合手が残存する可能性があるため、第２窒化物半導体層に相当数の転位が残存する可能性がある。
本発明によれば、第１エピタキシャル層と、
前記第１エピタキシャル層上に形成された第２エピタキシャル層と、
前記第２エピタキシャル層を用いて形成された素子と、
を備え、
前記第１エピタキシャル層は、
エピタキシャル成長層と、
前記エピタキシャル成長層の上かつ前記第１エピタキシャル層の表層に位置していて欠陥密度が５×１０１７ｃｍ−２以上である欠陥層と、
を有し
前記エピタキシャル成長層には転位が形成されている半導体装置が提供される。
また本発明によれば、第１エピタキシャル層と、
前記第１エピタキシャル層上に形成された第２エピタキシャル層と、
前記第２エピタキシャル層を用いて形成された素子と、
を有し、
前記第１エピタキシャル層は、
エピタキシャル成長層と、
前記エピタキシャル成長層の上かつ前記第１エピタキシャル層の表層に位置している欠陥層とを有しており、
前記エピタキシャル成長層には転位が形成されており、
前記転位の少なくとも一部は前記欠陥層を貫通しており、かつ前記第２エピタキシャル層でループしており、前記第２エピタキシャル層の表層には達していない半導体装置が提供される。
本発明によれば、第１エピタキシャル層と、
前記第１エピタキシャル層上に形成された第２エピタキシャル層と、
を備え、
前記第１エピタキシャル層は、
エピタキシャル成長層と、
前記エピタキシャル成長層の上かつ前記第１エピタキシャル層の表層に位置していて欠陥密度が５×１０１７ｃｍ−２以上である欠陥層と、
を有し
前記エピタキシャル成長層には転位が形成されている半導体基板が提供される。
本発明によれば、第１エピタキシャル層と、
前記第１エピタキシャル層上に形成された第２エピタキシャル層と、
を有し、
前記第１エピタキシャル層は、エピタキシャル成長層と、前記エピタキシャル成長層の上かつ前記第１エピタキシャル層の表層に位置している欠陥層とを有しており、
前記エピタキシャル成長層には転位が形成されており、
前記転位の少なくとも一部は前記欠陥層を貫通しており、かつ前記第２エピタキシャル層でループしており、前記第２エピタキシャル層の表層には達していない半導体基板が提供される。
本発明によれば、第１エピタキシャル層と、前記第１エピタキシャル層上に形成された第２エピタキシャル層とを備える半導体基板を準備する工程と、
前記第２エピタキシャル層を用いて素子を形成する工程と、
を備え、
前記第１エピタキシャル層は、
エピタキシャル成長層と、
前記エピタキシャル成長層の上かつ前記第１エピタキシャル層の表層に位置していて欠陥密度が５×１０１７ｃｍ−２以上である欠陥層と、
を有し
前記エピタキシャル成長層には転位が形成されている半導体装置の製造方法が提供される。
本発明によれば、第１エピタキシャル層と、前記第１エピタキシャル層上に形成された第２エピタキシャル層とを備える半導体基板を準備する工程と、
前記第２エピタキシャル層を用いて素子を形成する工程と、
を備え、
前記第１エピタキシャル層は、
エピタキシャル成長層と、
前記エピタキシャル成長層の上かつ前記第１エピタキシャル層の表層に位置している欠陥層とを有しており、
前記エピタキシャル成長層には転位が形成されており、
前記転位の少なくとも一部は前記欠陥層を貫通しており、かつ前記第２エピタキシャル層でループしており、前記第２エピタキシャル層の表層には達していない半導体装置の製造方法が提供される。
本発明によれば、基板と、前記基板上に形成された第１エピタキシャル層とを準備する工程と、
前記第１エピタキシャル層の表層に、欠陥密度が５×１０１７ｃｍ−２以上である欠陥層を形成する工程と、
前記欠陥層上に、第２エピタキシャル層をエピタキシャル成長させる工程と、
を備える半導体基板の製造方法が提供される。
本発明によれば、第２エピタキシャル層に残存する転位の数を少なくすることができる。
第１の実施形態に係る半導体基板の構成を示す断面図である。 図１に示した半導体基板の製造方法を示す断面図である。 本実施形態の効果を説明するための断面ＴＥＭ像である。 本実施形態の効果を説明するための断面ＴＥＭ像である。 本実施形態の効果を説明するための断面ＴＥＭ像である。 第２の実施形態に係る半導体基板の構成を示す断面図である。 第３の実施形態に係る半導体装置の断面図である。 図７の変形例を示す断面図である。 第４の実施形態に係る半導体装置の構成を示す断面図である。 第５の実施形態に係る電子装置２の回路構成を示す図である。 第６の実施形態に係る半導体装置の構成を示す断面図である。 図３に示した試料と図４の試料１それぞれにおける欠陥密度の深さ方向分布を示す図である。 欠陥層におけるGa欠陥の密度の計算結果をに示す図である。
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
（第１の実施形態）
図１は、第１の実施形態に係る半導体基板の構成を示す断面図である。この半導体基板は、基板２０、第１エピタキシャル層１００、及び第２エピタキシャル層２００を備えている。
基板２０は、例えばＳｉ基板、サファイア基板、又はＳｉＣ基板である。ただし基板２０はこれらに限定されない。
第１エピタキシャル層１００は、基板２０上にエピタキシャル成長している。第１エピタキシャル層１００は、化合物半導体層、例えばＧａＮ、ＡｌＧａＮ、又はＩｎＧａＮなどの窒化物半導体層である。なお、第１エピタキシャル層１００と基板２０の間には、バッファ層（図示せず）が形成されていても良い。
第２エピタキシャル層２００は、第１エピタキシャル層１００上にエピタキシャル成長している。第２エピタキシャル層２００は、例えばＧａＮやＡｌＧａＮなどの窒化物半導体層である。好ましくは、第２エピタキシャル層２００は、第１エピタキシャル層１００と同一の材料により形成されている。この場合、第２エピタキシャル層２００と第１エピタキシャル層１００は、組成比が互いに異なっていても良いし。同一であっても良い。第２エピタキシャル層２００の厚さは、例えば５０ｎｍ以上である。
第１エピタキシャル層１００は、エピタキシャル成長層１１０及び欠陥層１２０を有している。欠陥層１２０は、エピタキシャル成長層１１０の上、かつ、第１エピタキシャル層１００の表層に位置している。エピタキシャル成長層１１０は、基板２０上にエピタキシャル成長した層のうち、イオン注入等の処理が行われていない層である。欠陥層１２０は、基板２０上にエピタキシャル成長した層の表層に欠陥を導入することにより、形成されている。欠陥層１２０の欠陥密度は、１×１０１７ｃｍ−２以上、好ましくは５×１０１７ｃｍ−２以上である。なお、欠陥層１２０の欠陥密度は、１×１０２２ｃｍ−２以下であるのが好ましい。欠陥層１２０が有する欠陥の大部分、例えば８０％以上は、大きさが１０ｎｍ未満の点欠陥を含む微細結晶欠陥である。欠陥層１２０は、例えば、第１エピタキシャル層１００の表層にイオンを注入することにより形成されている。ここで注入されるイオンは、例えば、Ｓｉ、Ｇｅ、Ｇａ、Ａｓ、及びＢの少なくとも一つである。ただし注入されるイオンは、これらに限定されない。欠陥層１２０の厚さは、例えば５０ｎｍ以上である。欠陥層１２０の厚さは、３００ｎｍ以下であるのが好ましい。
図２は、図１に示した半導体基板の製造方法を示す断面図である。まず図２（ａ）に示すように、基板２０上に第１エピタキシャル層１００が形成された基板を準備する。なお、基板２０上にバッファ層を形成し、その上に第１エピタキシャル層１００をエピタキシャル成長させることにより、図２（ａ）に示す基板を準備しても良い。
次いで図２（ｂ）に示すように、第１エピタキシャル層１００の表層にイオン注入する。これにより、第１エピタキシャル層１００の表層は、多数の欠陥が導入されて欠陥層１２０になる。欠陥層１２０の欠陥密度は、上記したように、５×１０１７ｃｍ−２以上である。
次いで、図１に示すように、欠陥層１２０上に第２エピタキシャル層２００をエピタキシャル成長させる。これにより、図１に示した半導体基板が形成される。
次に、図３を用いて、本実施形態の作用及び効果について説明する。図３は、図１に示した半導体基板の断面ＴＥＭ（Transmission Electron Microscope）像である。この試料において、第１エピタキシャル層１００及び第２エピタキシャル層２００は、いずれもＧａＮ層である。また、欠陥層１２０を形成するために注入されるイオンは、Ｓｉイオンである。また、イオン注入条件は、注入エネルギーが３０ｋｅＶ、注入密度が５×１０１５／ｃｍ−２である。この条件において、欠陥層１２０の欠陥密度は、２×１０１８／ｃｍ−２（計算値）になる。本図に示す例において、基板２０と第１エピタキシャル層１００の間には、バッファ層２２が形成されている。
上記したように、基板２０を構成する材料と、第１エピタキシャル層１００を構成する材料は、格子定数が異なっている。このため、第１エピタキシャル層１００には、多数の転位が入っている。この転位密度は、１×１０９ｃｍ−２程度である。しかし、欠陥層１２０には複数の欠陥が導入されている。このため、第１エピタキシャル層１００が有する転位の一部は、欠陥層１２０が有する欠陥によって終端される。
ここで、第１エピタキシャル層１００が有する転位の全てが、必ず欠陥によって終端されるわけではなく、一部は第２エピタキシャル層２００まで入り込む。ただし、欠陥層１２０における欠陥密度は、上記したように５×１０１７ｃｍ−２以上である。このため、第２エピタキシャル層２００は、欠陥層１２０との界面において応力を受ける。このため、転位は、第２エピタキシャル層２００内において斜め方向に成長するようになる。このため、第２エピタキシャル層２００が成長する際、転位は互いに結合し、ループを形成する。これにより、欠陥層１２０を突き抜けた転位の大部分は第２エピタキシャル層２００内で終端し、第２エピタキシャル層２００の表面までは届かない。このため、第２エピタキシャル層２００の表層の転位密度は、エピタキシャル成長層１１０における転位密度の１／１０以下になる。従って、第２エピタキシャル層２００の表面の結晶性は向上する。
なお、転位を貫通させないためには、欠陥層１２０を完全にアモルファス化する必要がある。しかし、欠陥層１２０を完全にアモルファス化すると、第２エピタキシャル層２００は、良好な状態ではエピタキシャル成長をしない。例えば、欠陥密度が大きすぎて（試料１の欠陥密度の１０００倍程度）、欠陥層１２０がアモルファスに近くなった場合、第２エピタキシャル層２００の表面の平坦性は顕著に低下し、これに起因して第２エピタキシャル層２００の表層の結晶性は低下する。
このため、欠陥層１２０の欠陥密度は、第２エピタキシャル層２００がエピタキシャル成長する程度である必要がある。一方、表面が完全なアモルファスではない場合には、転位の一部が第２エピタキシャル層２００に残る場合が多い。本実施形態では、この残留する貫通転位を、欠陥層１２０が第２エピタキシャル層２００に与える応力によってループさせ、第２エピタキシャル層２００の表面に達しないようにしている。
図４は、欠陥層１２０を形成するときのイオン注入条件が互いに異なる複数の半導体基板の断面ＴＥＭ像である。
試料１は、図３に示した試料と比較して、Ｓｉイオンの注入量の面密度は同一であるが、その１／２を、図３に示した試料より注入エネルギーを高くした(80keV)ものである。試料１では、図３の試料とは異なり、第１層目のＧａＮ層（第１エピタキシャル層１００）の貫通転位の大部分は、欠陥層１２０を貫通して第２層目のＧａＮ層（第２エピタキシャル層２００）の表面に達している。これは、高エネルギーで注入されたSiがより深い領域に欠陥を作るため、欠陥層１２０の表面側の欠陥密度が低下したことに起因する、と考えられる。
図１２に、図３に示した試料と本図の試料１それぞれにおける欠陥密度の深さ方向分布を示す。試料１では、図３に示した試料と比較して、欠陥の分布がより深くなっていることが明瞭に示されている。詳細には、図３に示した試料では、欠陥は、主に100nmよりも浅い領域に分布しているのに対し、試料１では、100nmよりも深い領域まで欠陥が分布している。
図１３に、欠陥層１２０におけるGa欠陥の密度の計算結果をに示す。試料１では、図３に示した試料と比較して表面近傍の欠陥密度が低下していることが明らかである。
また、試料２は、イオンのドーズ量が試料１と比較して一桁少ない（５×１０１４／ｃｍ−２）。このため、欠陥層１２０を貫通した転位の大部分は、第２エピタキシャル層２００の表層まで達している。
また試料３において、欠陥層１２０を形成するときのイオンはＡｒである。また、Ａｒのイオン注入エネルギーは４０ｋｅＶであり、イオンの注入量は２×１０１６ｃｍ−２である。試料４では、欠陥層１２０を貫通した転位の一部は、第２エピタキシャル層２００内でループを形成して終端しているが、欠陥層１２０を貫通した転位の多くは、第２エピタキシャル層２００の表層まで達している。
上記の結果から、第２エピタキシャル層２００の表層に転位を到達させないようにするためのプロセス条件は、かなり狭いことが分かる。
なお、欠陥層１２０を形成した後の工程（図１に示した半導体基板を用いて半導体装置を製造する工程も含む）において、この半導体基板に熱処理を加えることがある。
図５は、欠陥層１２０を形成しない試料（左側）、欠陥層１２０をＳｉイオン注入によって形成した後に熱処理を行わなかった試料（中央）、及び、欠陥層１２０をＳｉイオン注入によって形成した後に熱処理を加えた試料（右側）それぞれの断面ＴＥＭ像である。右側の試料において、熱処理温度は１２００℃であり、熱処理時間は３分であった。これらの像から、欠陥層１２０によって止められた転位は、熱処理を行っても成長しないことがわかる。また、図中矢印で示すように、一部の転位はループを形成していた。従って、欠陥層１２０によって止められた転位は熱的に安定であり、熱処理を行っても上層に入り込まないことが示された。
（第２の実施形態）
図６は、第２の実施形態に係る半導体基板の構成を示す図である。本図に示す半導体基板は、第１エピタキシャル層１００を複数段（図に示す例では２段）有している点を除いて、第１の実施形態に係る半導体基板と同様の構成である。複数の第１エピタキシャル層１００のそれぞれには、エピタキシャル成長層１１０及び欠陥層１２０が設けられている。
本実施形態によっても、第１の実施形態と同様の効果を得ることができる。また、下段の第１エピタキシャル層１００の欠陥層１２０を突き抜けた転位は、その第１エピタキシャル層１００より上段の第１エピタキシャル層１００が有する欠陥層１２０によって止められる。従って、第２エピタキシャル層２００の表層に到達する転位はさらに少なくなる。
（第３の実施形態）
図７は、第３の実施形態に係る半導体装置の断面図である。本実施形態に係る半導体装置は、図１又は図６に示した半導体基板を用いて形成されている。図７は、図１に示した半導体基板を用いた場合を示している。この半導体装置は、電界効果トランジスタ１０を有している。この半導体装置は、第１エピタキシャル層１００、第２エピタキシャル層２００、第３エピタキシャル層３００、ゲート絶縁膜４１０、及びゲート電極４２０を有している。第２エピタキシャル層２００は、電界効果トランジスタ１０のチャネル層である。本実施形態において、電界効果トランジスタ１０は、第２エピタキシャル層２００と第３エピタキシャル層３００の界面に形成された２次元電子ガス２０２を用いることにより、低抵抗化されている。
本実施形態において、第２エピタキシャル層２００は、チャネル層として機能する。このため、第２エピタキシャル層２００には、ゲート絶縁膜４１０が接している。第２エピタキシャル層２００は、例えば第１エピタキシャル層１００がＡｌｘＧａ１−ｘＮ層である場合はＡｌｙＧａ１−ｙＮ層（０≦ｙ＜１）であり、第１エピタキシャル層１００がＡｌｘＩｎ１−ｘＮ層である場合はＡｌｙＩｎ１−ｙＮ層（０≦ｙ＜１）である。
第２エピタキシャル層２００上には第３エピタキシャル層３００がエピタキシャル成長している。第３エピタキシャル層３００は、電子供給層であり、第２エピタキシャル層２００に２次元電子ガス２０２を形成するために設けられている。２次元電子ガス２０２を形成するために、第２エピタキシャル層２００と第３エピタキシャル層３００との界面には伝導帯不連続が存在する必要がある。つまり、第２エピタキシャル層２００と第３エピタキシャル層３００との界面において、第３エピタキシャル層３００のほうが第２エピタキシャル層２００よりも電子親和力が小さい。第３エピタキシャル層３００は、例えば第２エピタキシャル層２００がＡｌｙＧａ１−ｙＮ層である場合はＡｌｚＧａ１−ｚＮ層（０≦ｚ＜１）であり、第２エピタキシャル層２００がＡｌｙＩｎ１−ｙＮ層である場合はＡｌｚＩｎ１−ｚＮ層（０≦ｚ＜１）である。
なお、第２エピタキシャル層２００と第３エピタキシャル層３００の界面において、ｚ＞ｙである。ここで、界面において、第２エピタキシャル層２００よりも第３エピタキシャル層３００のＡｌ組成比を高くするのは、第２エピタキシャル層２００と第３エピタキシャル層３００との間に伝導帯不連続を形成し、２次元電子ガス２０２を形成させるためである。この界面において、好ましくは、ｚ＞ｙ＋０．０５であり、さらに好ましくはｚ＞ｙ＋０．１０である。このようにすると、第２エピタキシャル層２００と第３エピタキシャル層３００の界面で、十分な濃度の２次元電子ガス２０２が発生する。
第３エピタキシャル層３００には、凹部３１０が形成されている。凹部３１０の内壁及び底面には、ゲート絶縁膜４１０が形成されている。ゲート絶縁膜４１０は、例えば酸化シリコン（ＳｉＯ２）であるが、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ハフニウム（Ｈｆ０２）、窒化シリコン（ＳｉＮ）、又は窒化アルミニウム（ＡｌＮ）であってもよい。ゲート絶縁膜４１０の厚さは、例えば３０ｎｍ以上であるが、好ましくは５０ｎｍ以上、さらに好ましくは７０ｎｍ以上である。ゲート絶縁膜４１０を厚くすると、電界効果トランジスタ１０のゲート耐圧を高くすることができる。特にゲート絶縁膜４１０を７０ｎｍ以上にすると、電界効果トランジスタ１０の長期信頼性を大きく改善することができる。
凹部３１０のうちゲート絶縁膜４１０が形成されていない空間には、ゲート電極４２０が埋め込まれている。すなわちゲート電極４２０は、ゲート絶縁膜４１０を介して第２エピタキシャル層２００に面している。ゲート電極４２０は、例えばＡｕであるが、ＮｉもしくはＰｔなどの金属単層膜、Ｎｉ層とＡｕ層を積層した多層膜、これら以外の複数種類の金属を複数層積層した金属多層膜、ＷＳｉもしくはＴｉＮなどの金属化合物膜、又はポリシリコンなどの半導体材料であってもよい。
本実施形態において、ゲート絶縁膜４１０及びゲート電極４２０の上部は、張出部４２５を有している。張出部４２５は、凹部３１０から、凹部３１０の周囲に位置する第３エピタキシャル層３００の上に張り出した部分である。張出部４２５を設けることにより、ゲート絶縁膜４１０のうち凹部３１０の底部の角に位置する部分のほかに、張出部４２５の端部に位置する部分にも電界が集中する。このため、ゲート絶縁膜４１０のうち凹部３１０の底部の角に位置する部分における電界が緩和され、電界効果トランジスタ１０の耐圧が向上する。
凹部３１０は、下端が第２エピタキシャル層２００に達しており、かつ第１エピタキシャル層１００には達していない。本図に示す例では、凹部３１０は、下端が第２エピタキシャル層２００の内部に入り込んでいる。このため、２次元電子ガス２０２は、凹部３１０によって遮断されている。これにより、電界効果トランジスタ１０は、ノーマリーオフ型になる。
第３エピタキシャル層３００上には、ドレイン電極４３０及びソース電極４４０が形成されている。ドレイン電極４３０及びソース電極４４０は、第３エピタキシャル層３００に対してオーミック接続している。ドレイン電極４３０及びソース電極４４０は、例えばＴｉの上にＡｌを積層した積層膜である。本図に示す例では、ドレイン耐圧を高くするために、ドレイン電極４３０からゲート電極４２０までの距離を、ソース電極４４０からゲート電極４２０までの距離よりも長くしている。
第３エピタキシャル層３００の上面のうちドレイン電極４３０及びソース電極４４０が形成されていない領域は、保護絶縁膜４５０によって覆われている。保護絶縁膜４５０は、例えばＳｉＮ膜である。なお、ゲート絶縁膜４１０及びゲート電極４２０の張出部４２５は、保護絶縁膜４５０上に形成されている。またドレイン電極４３０及びソース電極４４０のうち張出部４２５に近い領域も、保護絶縁膜４５０によって覆われている。
次に、図７に示した半導体装置の製造方法を説明する。まず、図１又は図６に示した半導体基板を準備する。この半導体基板は、基板２０、第１エピタキシャル層１００、及び第２エピタキシャル層２００を有している。第１エピタキシャル層１００には、欠陥層１２０が形成されている。
次いで、第２エピタキシャル層２００上に第３エピタキシャル層３００を、例えばＭＯＣＶＤ法を用いて形成する。ＭＯＣＶＤ法における原料ガスには、トリメチルガリウム（ＴＭＧ）、トリメチルアルミニウム（ＴＭＡ）、及びアンモニアガスを用いる。次いで、第３エピタキシャル層３００及び第２エピタキシャル層２００を、第１エピタキシャル層１００が露出するまで部分的に除去することによりメサを形成し、素子分離を行う。
次いで、第３エピタキシャル層３００上に、金属膜（例えばＴｉ及びＡｌをこの順に積層した積層膜）をスパッタリング法により形成し、この金属膜を選択的に除去する。これにより、第３エピタキシャル層３００上にはドレイン電極４３０及びソース電極４４０が形成される。そしてドレイン電極４３０及びソース電極４４０をアニール処理する。これにより、ドレイン電極４３０及びソース電極４４０は、第３エピタキシャル層３００とオーミック接触する。
次いで、第３エピタキシャル層３００上及びドレイン電極４３０上に、保護絶縁膜４５０を、プラズマＣＶＤ法を用いて形成する。そして、保護絶縁膜４５０のうちドレイン電極４３０及びソース電極４４０上に位置する部分を除去する。
次いで、保護絶縁膜４５０のうち、凹部３１０が形成される領域に位置する部分を選択的に除去する。次いで、ドレイン電極４３０、ソース電極４４０、及び保護絶縁膜４５０をマスクとして、第３エピタキシャル層３００（必要に応じて第２エピタキシャル層２００の一部も）をエッチングする。これにより、凹部３１０が形成される。
次いで、凹部３１０の底面及び側面、保護絶縁膜４５０上、ドレイン電極４３０上、及びソース電極４４０上に、ゲート絶縁膜４１０を、例えばＡＬＤ（Atomic Layer Deposition）法を用いて形成する。次いで、ゲート絶縁膜４１０上にゲート電極４２０を、例えばスパッタリング法を用いて形成する。次いで、ゲート絶縁膜４１０及びゲート電極４２０のうち不要な部分を除去する。これにより、図６に示した電界効果トランジスタ１０を有する半導体装置が形成される。
なお、図８に示すように、電界効果トランジスタ１０を形成した後、基板２０を除去しても良い。
本実施形態によれば、第１又は第２の実施形態に示した半導体基板を用いて電界効果トランジスタ１０を形成している。第２エピタキシャル層２００の転位の数は少ない。このため、電界効果トランジスタ１０の特性が向上する。
（第４の実施形態）
図９は、第４の実施形態に係る半導体装置の構成を示す断面図である。この半導体装置は、電界効果トランジスタ１０がプレーナ型のトランジスタである点を除いて、第３の実施形態に係る半導体装置と同様である。
詳細には、第２エピタキシャル層２００上には第３エピタキシャル層３００が形成されていない。そして、ゲート絶縁膜４１０、ドレイン電極４３０、及びソース電極４４０は、第２エピタキシャル層２００上に直接形成されている。ゲート電極４２０は、ゲート絶縁膜４１０上に形成されている。
第２エピタキシャル層２００の表層には、ドレイン領域４３２及びソース領域４４２が形成されている。ドレイン領域４３２及びソース領域４４２は、いずれもｎ型の不純物領域である。また、平面視において、ドレイン領域４３２とゲート電極４２０の間には、エクステンション領域４３４が形成されている。エクステンション領域４３４も、ｎ型の不純物領域である。ただし、ソース領域４４２にはエクステンション領域が設けられていない。ドレイン領域４３２、ソース領域４４２、及びエクステンション領域４３４は、例えば第２エピタキシャル層２００にＳｉなどの不純物をイオン注入することにより、形成される。エクステンション領域４３４を設けることにより、ゲート電極４２０とドレイン電極４３０の間の耐圧が向上する。ただし、ゲート電極４２０とドレイン電極４３０の間に要求される耐圧がそれほど大きくない場合は、エクステンション領域４３４となっている領域をドレイン領域４３２にしても良い。
本実施形態によっても、第２の実施形態と同様の効果を得ることができる。また第３の実施形態に示した第３エピタキシャル層３００は、第２エピタキシャル層２００に２次元電子ガス２０２を発生させるために、歪が与えられている。このため、第３エピタキシャル層３００に逆ピエゾ効果が生じると、電界効果トランジスタ１０の特性が劣化する。これに対して本実施形態では、第３エピタキシャル層３００を有していない。このため、逆ピエゾ効果に起因して電界効果トランジスタ１０の特性が劣化する可能性は低い。
また、凹部３１０を形成する必要がないため、製造コストが低くなる。
（第５の実施形態）
図１０は、第５の実施形態に係る電子装置２の回路構成を示す図である。この電子装置２は、第２又は第３の実施形態のいずれかに示した半導体装置（すなわち電界効果トランジスタ１０）を有している。この電子装置は、例えば車両に用いられており、電子装置２、電源４、及び負荷６を有している。電源４は例えば車両に搭載されているバッテリーである。負荷６は、例えば車両に搭載されている電子部品、例えばヘッドランプ、パワーウインドウの動力源、車両の動力源となるモータである。そして電子装置２は、電源４から負荷６に供給する電力を制御している。
電子装置２は、回路基板（例えばプリント配線基板）上に、電界効果トランジスタ１０を有する半導体装置、半導体装置１２、及び制御回路１４を有する半導体装置を搭載したものである。半導体装置１２は、マイコンを有しており、回路基板の配線を介して電界効果トランジスタ１０に接続している。半導体装置１２は、電界効果トランジスタ１０を制御している。詳細には、半導体装置１２は、制御回路１４に制御信号を入力する。そして制御回路１４は、半導体装置１２から入力された制御信号に従って、電界効果トランジスタ１０のゲート電極４２０に信号を入力する。すなわち制御回路１４は、電界効果トランジスタ１０を制御する。電界効果トランジスタ１０が制御されることにより、電源４からの電力が、適宜負荷６に供給される。
（第６の実施形態）
図１１は、第６の実施形態に係る半導体装置の構成を示す断面図である。この半導体装置は、発光素子１６を有している。発光素子１６は、図１に示した半導体基板を用いて形成されている。ただし、基板２０は除去されている。
発光素子１６は、第２エピタキシャル層２００、第１導電型層５１０、活性層５２０、及び第２導電型層５３０を有している。第１導電型層５１０は、例えば第１導電型（例えばｎ型）のＡｌＧａＮである。第２導電型層５３０は、例えば第２導電型のＡｌＧａＮである。活性層５２０は、量子井戸構造を有している発光層であり、例えばＩｎＧａＮを用いて形成されている。
第２エピタキシャル層２００は、第１導電型層５１０と同一の材料により形成されている。なお、図１０に示した第１導電型層５１０を省略して、第２エピタキシャル層２００が第１導電型層５１０を兼ねてもよい。
本実施形態によれば、第１の実施形態に示した半導体基板を用いて発光素子１６を形成している。第２エピタキシャル層２００の転位の数は少ない。このため、発光素子１６の特性が向上する。
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
２ 電子装置
４ 電源
６ 負荷
１０ 電界効果トランジスタ
１２ 半導体装置
１４ 制御回路
１００ 第１エピタキシャル層
１１０ エピタキシャル成長層
１２０ 欠陥層
１６ 発光素子
２０ 基板
２２ バッファ層
２００ 第２エピタキシャル層
２０２ ２次元電子ガス
３００ 第３エピタキシャル層
３１０ 凹部
４１０ ゲート絶縁膜
４２０ ゲート電極
４２５ 張出部
４３０ ドレイン電極
４３２ ドレイン領域
４３４ エクステンション領域
４４０ ソース電極
４４２ ソース領域
４５０ 保護絶縁膜
５１０ 第１導電型層
５２０ 活性層
５３０ 第２導電型層

Claims (19)

  1. 第１エピタキシャル層と、
    前記第１エピタキシャル層上に形成された第２エピタキシャル層と、
    前記第２エピタキシャル層を用いて形成された素子と、
    を備え、
    前記第１エピタキシャル層は、
    エピタキシャル成長層と、
    前記エピタキシャル成長層の上かつ前記第１エピタキシャル層の表層に位置していて欠陥密度が５×１０１７ｃｍ−２以上である欠陥層と、
    を有し
    前記エピタキシャル成長層には転位が形成されている半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記転位の少なくとも一部は前記欠陥層を貫通しており、かつ前記第２エピタキシャル層でループしており、前記第２エピタキシャル層の表層には達していない半導体装置。
  3. 第１エピタキシャル層と、
    前記第１エピタキシャル層上に形成された第２エピタキシャル層と、
    前記第２エピタキシャル層を用いて形成された素子と、
    を有し、
    前記第１エピタキシャル層は、
    エピタキシャル成長層と、
    前記エピタキシャル成長層の上かつ前記第１エピタキシャル層の表層に位置している欠陥層とを有しており、
    前記エピタキシャル成長層には転位が形成されており、
    前記転位の少なくとも一部は前記欠陥層を貫通しており、かつ前記第２エピタキシャル層でループしており、前記第２エピタキシャル層の表層には達していない半導体装置。
  4. 請求項１〜３のいずれか一項に記載の半導体装置において、
    前記欠陥層が有する欠陥の大きさは、１０ｎｍ未満である半導体装置。
  5. 請求項１〜４のいずれか一項に記載の半導体装置において、
    前記第２エピタキシャル層の表層における前記転位の密度は、前記エピタキシャル成長層における前記転位の密度の１／１０以下である半導体装置。
  6. 請求項１〜５のいずれか一項に記載の半導体装置において、
    前記欠陥層の厚さは５０ｎｍ以上である半導体装置。
  7. 請求項１〜６のいずれか一項に記載の半導体装置において、
    前記第１エピタキシャル層及び前記第２エピタキシャル層は、同一の材料により形成されている半導体装置。
  8. 請求項７に記載の半導体装置において、前記材料は、窒化物系半導体である半導体装置。
  9. 請求項８に記載の半導体装置において、
    前記窒化粒系半導体はＧａＮ、又はＡｌＧａＮである半導体装置。
  10. 請求項１〜９のいずれか一項に記載の半導体装置において、
    前記第１エピタキシャル層は基板上に形成されている半導体装置。
  11. 請求項１０に記載の半導体装置において、
    前記基板はＳｉ基板、サファイア基板、又はＳｉＣ基板である半導体装置。
  12. 請求項１〜１１のいずれか一項に記載の半導体装置において、
    前記欠陥層は、前記第１エピタキシャル層の表層にイオンを注入することにより形成されている半導体装置。
  13. 請求項１２に記載の半導体装置において、
    前記イオンは、Ｓｉ、Ｇｅ、Ｇａ、Ａｓ、及びＢの少なくとも一つである半導体装置。
  14. 請求項１〜１３のいずれか一項に記載の半導体装置において、
    前記素子はトランジスタ又は発光素子である半導体装置。
  15. 第１エピタキシャル層と、
    前記第１エピタキシャル層上に形成された第２エピタキシャル層と、
    を備え、
    前記第１エピタキシャル層は、
    エピタキシャル成長層と、
    前記エピタキシャル成長層の上かつ前記第１エピタキシャル層の表層に位置していて欠陥密度が５×１０１７ｃｍ−２以上である欠陥層と、
    を有し
    前記エピタキシャル成長層には転位が形成されている半導体基板。
  16. 第１エピタキシャル層と、
    前記第１エピタキシャル層上に形成された第２エピタキシャル層と、
    を有し、
    前記第１エピタキシャル層は、エピタキシャル成長層と、前記エピタキシャル成長層の上かつ前記第１エピタキシャル層の表層に位置している欠陥層とを有しており、
    前記エピタキシャル成長層には転位が形成されており、
    前記転位の少なくとも一部は前記欠陥層を貫通しており、かつ前記第２エピタキシャル層でループしており、前記第２エピタキシャル層の表層には達していない半導体基板。
  17. 第１エピタキシャル層と、前記第１エピタキシャル層上に形成された第２エピタキシャル層とを備える半導体基板を準備する工程と、
    前記第２エピタキシャル層を用いて素子を形成する工程と、
    を備え、
    前記第１エピタキシャル層は、
    エピタキシャル成長層と、
    前記エピタキシャル成長層の上かつ前記第１エピタキシャル層の表層に位置していて欠陥密度が５×１０１７ｃｍ−２以上である欠陥層と、
    を有し
    前記エピタキシャル成長層には転位が形成されている半導体装置の製造方法。
  18. 第１エピタキシャル層と、前記第１エピタキシャル層上に形成された第２エピタキシャル層とを備える半導体基板を準備する工程と、
    前記第２エピタキシャル層を用いて素子を形成する工程と、
    を備え、
    前記第１エピタキシャル層は、
    エピタキシャル成長層と、
    前記エピタキシャル成長層の上かつ前記第１エピタキシャル層の表層に位置している欠陥層とを有しており、
    前記エピタキシャル成長層には転位が形成されており、
    前記転位の少なくとも一部は前記欠陥層を貫通しており、かつ前記第２エピタキシャル層でループしており、前記第２エピタキシャル層の表層には達していない半導体装置の製造方法。
  19. 基板と、前記基板上に形成された第１エピタキシャル層とを準備する工程と、
    前記第１エピタキシャル層の表層に、欠陥密度が５×１０１７ｃｍ−２以上である欠陥層を形成する工程と、
    前記欠陥層上に、第２エピタキシャル層をエピタキシャル成長させる工程と、
    を備える半導体基板の製造方法。
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