JP2016515299A - 希土類酸化物ゲート誘電体を備えた、シリコン基板上に成長したｉｉｉ−ｎ半導体素子 - Google Patents

希土類酸化物ゲート誘電体を備えた、シリコン基板上に成長したｉｉｉ−ｎ半導体素子 Download PDF

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Abstract

【課題】シリコン基板上に成長したIII-N素子およびその製造方法を提供する。【解決手段】当該III-N素子は、シリコン基板10上に配置され、シリコン基板10の表面と実質的に結晶格子整合する単結晶応力補償テンプレート11を含む。GaN層12が応力補償テンプレートの表面に置かれ、実質的にそれに結晶格子整合する単結晶III-N材料の活性層14が、GaN層12の上に成長し、さらに単結晶希土類酸化物誘電体層16が、前記単結晶III-N材料の活性層14上に成長している。【選択図】図１

Description

本発明は、シリコン基板に整合する、ゲート誘電体を備えたIII-N半導体素子の成長に関し、より詳しくは希土類酸化物（REO）ゲート誘電体層が挿入されたIII-N半導体素子に関するものである。
例えばGaN半導体素子のようなシリコン基板上で成長するIII-N（III族−窒素）ベースの素子は、ゲート誘電体に充分な誘電率が要求され、かつ良好な動作特性（例えば低リーク電流および良好なゲート制御性）を実現するための適切なバンドオフセットが要求されることは公知である。従来技術において、高誘電率（high-k）多結晶体を用いていくつかの試みがなされたが、不成功であった。例えば、多結晶Hf2O3がゲート誘電体のために提唱されたが、ナノクリスタルライト結晶粒界を通るリーク電流通路が生成されるとともに、結晶欠陥が材料の電気的性質を悪化させる高い界面準位密度を誘発するため、その材料は不適当であることがわかった。
半導体産業において、シリコン基板上に例えばGaNのようなIII-N材料を成長させることは、シリコンとGaNの間の大きな結晶格子不整合（-16.9%）および熱不整合（53%）が主な理由で困難であることも公知である。このため、いくつかの種類の単一のバッファ層または複数のバッファ層が通常、シリコン基板の上に形成され、III-N材料はこのバッファ層の上に形成される。
米国特許第8,633,569号明細書 米国特許第8,872,308号明細書
一般に、従来技術に係るバッファ層は、複雑で、形成するのに高価であるか、結晶格子不整合によるGaN内の歪を適切に軽減できないかのいずれかであった。従って、前述の従来技術に固有の欠点を克服することが非常に望まれている。
前記本発明の目的および本発明の態様は、希土類酸化物ゲート誘電体が載せられた、シリコン基板上に成長したIII-N材料によって実現される。当該構造は、シリコン基板に配置された単結晶応力補償テンプレートを含む。この応力補償テンプレートは、シリコン基板の表面と実質的に結晶格子整合している。GaN構造は、応力補償テンプレートの表面に置かれ、実質的にそれに結晶格子整合している。単結晶III-N材料の活性層は、GaN構造の上に成長し、実質的にそれに結晶格子整合する。単結晶希土類酸化物誘電体層が、III-N材料の活性層の上に成長する。
前記本発明の目的および本発明の態様は、シリコン基板上に、希土類酸化物ゲート誘電体が載せられたIII-N材料上を成長させる本発明の方法に従って、さらに達成される。当該方法は単結晶シリコン基板を用意し、シリコン基板上に単結晶応力テンプレートを成長させるかまたは堆積させる。応力補償テンプレートは、実質的に、シリコン基板の表面と結晶格子整合する。本発明の方法は、単結晶GaN構造を応力補償テンプレートの表面に成長させるかまたは堆積させるステップをさらに含む。このGaN構造は、実質的に、単結晶応力補償テンプレートと結晶格子整合している。単結晶III-N材料の活性層がGaN構造の上に成長するかまたは堆積し、実質的にGaN構造と結晶格子整合する。そして、単結晶希土類酸化物誘電体層がIII-N材料の活性層の上に成長し、または堆積する。
本発明の前述したおよびさらなる目的および利点は、図面に関連してなされる以下の本発明の好ましい実施例についての詳細な説明に基づき当業者にとって明らかになる。
本発明による、応力補償REOテンプレートを備え、REOゲート誘電体が載せられたIII-N半導体素子を示す簡略レイヤー図である、 REOおよびSiの応力補償テンプレートの具体例を示す簡略レイヤー図である。 本発明による、応力補償AlNテンプレートを含む、REOゲート誘電体が載せられたIII-N半導体素子を示す簡略レイヤー図である。
図１は、応力補償REOテンプレートを含む、REOゲート誘電体を備えたIII-N半導体素子を作製する本発明の方法における、いくつかのステップを表す簡略レイヤー図である。
シリコン基板10は半導体産業において用いられている周知の単結晶ウェーハまたはその部分であることが理解されよう。用いる単結晶基板は、いかなる特定の結晶方位にも制限されず、例えば（111）シリコン、（110）シリコン、（100）シリコンまたは公知の従来技術において使われる他のいかなる方向もしくは変化も含まれる。シリコン（100）および（111）基板は、公称値からの0度と10度の間の任意の方向の切断誤差のあるものを含むこともできる。しかしながら、この明細書の全体にわたって、基板10は、さらなる操作の簡略化のため、好適な（111）方向で例示される。
希土類酸化物（rare earth oxide; REO）を含む応力補償テンプレート11は、シリコン基板10上にエピタキシャル成長する。さまざまな希土類酸化物は、ごくわずかな歪でシリコンと整合できる結晶格子面間隔を有する。例えば、Gd2O3は10.81Åの結晶格子面間隔（a）を有し、Er2O3は10.55Åの結晶格子面間隔（a）を有し、Nd2O3は11.08Åの結晶格子面間隔（a）を有し、シリコンは10.86Åという２倍の格子間隔（2a）を有する。
さらに、REOテンプレート11の結晶格子面間隔は、構成物の組成を変化させることによって、変えることができる。それはシリコンウエハの歪制御（strain engineering）において許容されることである。通常、シリコン基板10に隣接する、または、それに最も近いREO材料はシリコンの結晶間隔に最も近い結晶間隔を有するが、REOテンプレート11の逆の（上の）側に隣接するREO材料は、その表面に成長する材料の結晶間隔により近い結晶間隔を有する。
また、REOテンプレート11のシリコン基板10に隣接する少なくとも一部分は、シリコン基板10の結晶形に整合する立方晶形である。基本的に、REOテンプレート11は、基板10に関連して「基板構造」として定義され、それは希土類酸化物の一つもしくは複数の副層（ステップ状につながるかなだらかにつながるかを問わない）を含む応力補償テンプレートである。歪の調節により、これらの基板構造上にIII-N材料および素子が成長する間、発生する応力を緩和する。
基本的には、REOテンプレート11は、シリコン基板10にエピタキシャル成長したGd2O3と、逆の（上の）側に隣接してエピタキシャルに成長したEr2O3とを含む。また、いくつかのREO材料は立方の結晶構造よりもむしろ六角形の結晶構造を有する。REOテンプレート11は、立方から六角形までなめらかにテンプレートを変化させるために、これらの材料をいくつか含むことができる。いずれの場合もREO材料は、２つの組成物を接合するなめらかな態様で成長することができるか、またはテンプレート11の組成および／または構成要素が階段状変化を作るために分離された状態であることができる。また、２つの成分がこの例で用いられたが、他のおよび／または付加的な希土類酸化物をテンプレート11に含めることができる。
希土類酸化物が本発明の好適な成長プロセスで用いるMBEプロセス・ガス（すなわちN2プラズマ、NH3および金属Ga）に対して不浸透性である点に留意する必要がある。また、例えばMOCVDプロセスのような他の成長プロセスが用いられる場合、希土類酸化物はMOCVDプロセス・ガス（NH3、H2、TMGaなど）に対しても不浸透性である。プロセス・ガスとシリコンとの反応は、通常シリコン（H2）のエッチング、窒素化合物（NH3）の形成または激しい反応と泡（Ga前駆体）などをもたらす。このように、REOテンプレート11によって、すべての成長プロセス・ガスによって生じる損傷から、シリコン基板10は保護される。また、REOテンプレート11は単一の連続組成で形成されることもでき、または、それはなめらかに、直線状に、段階式にまたはいかなる類似の方式で変化することもできる。
窒化ガリウム（GaN）層12は、好ましくはMBEプロセスによって、REOテンプレート11上にエピタキシャルに成長される。通常、GaN層12は厚さ50ナノメートルから100ナノメートルの範囲であるが、いくつかの応用に際してはより厚い層（例えば1マイクロメートル）または、より薄い層を成長させることもできる。REOテンプレート11との結晶格子接合が若干の歪を発生する場合、GaN層12に若干の歪が残るので、より薄い層12のGaNが好まれる。また望むならば、更なる応力軽減のために以下で解説する構造のいずれかを必要に応じて採用することができる。
GaN層12に若干の歪がまだ残ることがあるので、若干の応用に際して、さらにその歪を減らすために付加構造を組み込むことが望ましい。“AlN Inter-Layers in III-N Material Grown on REO/Silicon Substrate”と題され、この明細書に組み込まれる2013年1月16日出願の米国特許である特許文献１で述べられているように、窒化アルミニウム（AIN）の薄い中間層を、さらに歪を減らすために、GaN層にエピタキシャル成長させる。好ましくは、AlN中間層は、厚さ約1ナノメートルから約10ナノメートルの範囲で形成されるが、ある応用において、より厚くもしくはより薄くフィルムを生長させてもよい。
また、AlN中間層は、低温プロセスもしくは高温プロセスを使用して成長させることができる。GaNの第２層は、AlN中間層上にエピタキシャル成長する。AlNの第２の中間層はGaNの第２層上に成長する。そして、これらのプロセスはn回、すなわち上のGaNもしくはIII-N層の歪が許容範囲内に減少するまで繰り返される。基本的に、GaNの成長の間形成される歪はAlNの薄い各中間層の挿入により制御される。すなわち、それぞれの挿入によって、続くGaN層が界面において非正常な（pseudomorphic）成長から受ける圧縮応力を減らすことができる。最後のGaNすなわちIII-N層の応力をさらに減少させもしくは制御するために、前記工程（すなわちGaN層とAlNの中間層との交互成長）をn回繰り返すことができる。
また、”AlN Cap Grown on GaN/REO/Silicon Substrate Structure”と題され、この明細書に組み込まれる2013年2月20日出願の米国特許である特許文献２に述べられているように、AlNキャップ（図示せず）を、最終的な層の歪を減らすために、GaN／AlN層構造の上層の上に任意に成長させてもよい。REO応力補償層11の上に成長したAlNおよびGaNの複数の層があっても、その上面にIII-N材料層を成長させるとき、若干の歪が残り得る。AlNキャップ層はGaN／REO／シリコン基板構造の間により良好な整合を提供することができて、III族窒素化合物、特にアルミニウム窒化物に残るいかなる歪もほぼ除去できる。
このように、AlNキャップ層は、III-N材料、特にアルミニウムを含むIII-N材料の成長を促進する。また、若干の応用において、AlNキャップ層は、GaN層およびAlNの中間層の交互成長が最終的なIII-N層の応力を減らすために繰り返されることを必要とする回数を、減らすことができる。
さらに図２も参照して、REOテンプレート20の他の実施例が示される。この例では、立方晶形のREO材料の単結晶層22、例えば酸化エルビウム、またはガドリニウムより大きい原子番号を有する他の立方晶形の希土類酸化物が、シリコン基板21上にエピタキシャル成長される。シリコン基板21は、前記の基板10と類似している。立方晶形のREO材料の単結晶層22の結晶格子面間隔と、シリコンの二倍格子面間隔とは、約-3%ずれている（前記の説明を参照）。単結晶シリコンの薄膜層24は単結晶層22上にエピタキシャル成長する。格子面間隔の不整合が負であり、より密接に単結晶層22の格子間隔にマッチしようとするために、エピタキシャルシリコン層24の格子面間隔は基板21の間隔とは異なる負の間隔を有する。
AlNの薄膜層26は、エピタキシャルシリコン層24上に、エピタキシャル成長する。AlN層26は、５つの格子面間隔が４つの標準シリコン格子面間隔から-1.2%不整合である六角形の結晶構造を有する。これはエピタキシャルシリコン層との格子の一致を許容するのに十分であり、エピタキシャルシリコン層24はこのミスフィットをさらに（すなわち-1.2%以下に）減らし、よって、AlN層26の転位密度がさらに減少したより良好な格子整合が達成される。
GaNの層28は、図１の層12として示したAlN層26上にエピタキシャルに成長する。GaN層28は、AlNの六角形の結晶構造に密接に整合する六角形の結晶構造を有する。
III-N材料のより厚い活性層（図１の層14）を、層28上にエピタキシャルに成長させることができる。ガリウムがシリコンをエッチングしてしまい、シリコンに接触することができないという理由で、いかなるガリウムを含む層もシリコン上に成長することができないことに注意すべきである。ここに記載されている実施例は、シリコンをガリウムから保護することができる。
比較的応力から解放されたGaNの層12が置かれるとともに、III-N半導体物質の層14、この実施例ではAlGaNが、層12の上にエピタキシャル成長される。III-N半導体物質の層14は、この半導体素子のための活性層を、その表面もしくは中に提供する。III-N層14が前述した各層のおかげでごくわずかな応力しか受けないで成長するので、それは十分に厚く形成されることができ、そこに好適な電子デバイスを作製することができる。
好ましい方法では、ゲート誘電体層16を、III-N層14の上面にエピタキシャル成長させる。ゲート誘電体層16は、希土類酸化物の格子定数がIII-Nより大きいので、層14のIII-N材料と結晶格子整合しない。しかしながら、REO材料は単結晶で多形（polymorphous）である。これは、結晶構造がバルクREO材料の結晶構造とは異なることを意味する。バルクREO材料は、通常立方構造（この実施形態に用いられる希土類酸化物の構造）を有するが、六角形の結晶構造を有するIII-N層14上に成長するゲート誘電体層16中のREOの結晶構造は、単斜晶系（hexagonal）である。
ゲート誘電体層16がIII-N層14の上面にエピタキシャル成長するので、各層をそのまま（in situ）、すなわち成長チャンバから構造を取り外さずに成長させることができ、製造方法を実質的に単純化できる。さらに、バッファ層11およびゲート誘電体層16に同一材料を使用できるという大きな利点がある。これはテンプレート20が用いられるときに、比較的容易に達成されることができる。なぜならテンプレート20はREO材料の単一層を含むからである。このように、テンプレート11、そして、層12、14および16を含む全構造を、１つの連続操作によって基板10に成長させることができる。層16は、その上に形成される素子（例えば電界効果トランジスタ等）のための高kのゲート誘電体層として機能する。また、層16が単結晶材料であるので、任意の素子内でキャリア捕獲中心として働くダングリングボンドを実質的に回避できる。
ゲート誘電体層16をIII-N活性層14の上に配置するとともに、ソースおよびドレインを、公知の方法（例えばドーパント注入）によって、III-N活性層14内に形成することができる。典型的手順において、成長したゲート誘電体層16は、活性層16の中にチャネルを定めるためにマスキングされ、自動的に整列された状態となりソース／ドレインが注入される。その後、ソース／ドレイン接点が典型的な金属形成プロセスにより形成され、ゲート積層体（gate stack）19がゲート誘電体層16の上面に形成される。この明細書では完全な理解のため、単一のFET (Field Effect Transistor）を例示したが、一方、ディスクリート素子から完成した回路まで任意の構造が、同じ方法を使用して製造できることが理解されよう。
図３を参照して、本発明による、他の応力補償テンプレートの上に形成されるIII-N半導体素子の実施例が示されている。この例では、図１に示した要素と類似している要素は、同じ番号で異なる実施例を示すために加えられるプライム（’）を付けて示される。この例では、立方の希土類酸化物（層11）を含む応力補償テンプレートは、AlN応力補償層11’と置き換えられる。層11’はAlNを含む一層または複数の層を有し、各層は周知の方法で階段状に区切られまたは連続的に接合されることができる。層11’はAlNとSiとの間の不整合を減少させるための他の材料を含んでいてもよい。通常、AlNはMOCVDプロセスを使用するときによく使われる、低温プロセス下で成長され、それは、AlN格子およびシリコン格子の不整合を約-1.2%にする。本明細書で「実質的に整合した結晶格子」という用語は-1.2%またはそれ未満の不整合を含むように定義される。
このように、シリコン基板上にIII-N材料を成長させるための新規なおよび改良された方法ならびに素子が開示された。このIII-N材料のための新規なおよび改良された方法は、シリコン基板にエピタキシャル成長する応力補償テンプレートの成長を含む。高kの希土類ゲート誘電体層が、基本的に応力から解放されたIII-N層上にそのまま（in situ）の状態ですなわち連続的な操作によりエピタキシャル成長される。希土類ゲート誘電体層は、III-N層に高性能の電子部品（例えばFETなど）を形成するために充分な誘電率および適切なバンド幅オフセットを有する。
本願明細書において、当業者であれば選択された実施例に対するさまざまな変更と改良を加えることができる。かかる改良および変更は、本発明の精神から逸脱しない範囲において、添付の特許請求の範囲の公正な解釈によって、本発明に含まれる。

Claims (21)

  1. 希土類酸化物ゲート誘電体を備えた、シリコン基板上で成長したIII-N材料であって、
    単結晶シリコン基板と、
    前記シリコン基板に配置され、シリコン基板の表面と実質的に結晶格子整合する単結晶応力補償テンプレートと、
    前記応力補償テンプレートの表面に配置され、前記単結晶応力補償テンプレートと実質的に結晶格子整合するGaN構造と、
    前記GaN構造の上に成長した、前記GaN構造と実質的に結晶格子整合する単結晶III-N材料の活性層と、
    前記III-N材料の活性層の上に成長した単結晶希土類酸化物誘電体層と、を有する、III-N材料。
  2. 前記応力補償テンプレートは一層または複数層の単結晶希土類酸化物を含む、請求項１に記載の希土類酸化物ゲート誘電体を備えた、シリコン基板上で成長したIII-N材料。
  3. 前記応力補償テンプレートは、連続的につながった複数の希土類酸化物の複合体、または互いの境界が急峻に変化する複数の希土類酸化物の複合体を含む、請求項２に記載の希土類酸化物ゲート誘電体を備えた、シリコン基板上で成長したIII-N材料。
  4. 前記複数の希土類酸化物を含む複合体は、前記シリコン基板に隣接して、シリコンの格子間隔のほぼ２倍の結晶格子間隔を有する第１の希土類酸化物と、前記GaN構造に隣接してGaN構造の結晶格子間隔にほぼ整合する結晶格子間隔を有する第２の希土類酸化物とを含む、請求項３に記載の希土類酸化物ゲート誘電体を備えた、シリコン基板上で成長したIII-N材料。
  5. 前記応力補償テンプレートが窒化アルミニウムおよび／または酸窒化アルミニウムの一層または複数の層を含む、請求項１に記載の希土類酸化物ゲート誘電体を備えた、シリコン基板上で成長したIII-N材料。
  6. 前記単結晶応力補償テンプレートは、
    前記シリコン基板上で成長した立方構造の希土類酸化物の層、
    前記立方REO層に成長したエピタキシャルシリコンの層、および
    前記エピタキシャルシリコン層の上で成長したAlNの層を含む、請求項１に記載の希土類酸化物ゲート誘電体を備えた、シリコン基板上で成長したIII-N材料。
  7. 前記単結晶応力補償テンプレートの立方構造の希土類酸化物層は、前記単結晶希土類酸化物誘電体層と同じ希土類金属を含む、請求項６に記載の希土類酸化物ゲート誘電体を備えた、シリコン基板上で成長したIII-N材料。
  8. 前記単結晶希土類酸化物誘電体層はゲート誘電体層を形成するとともに、前記単結晶III-N材料の活性層の素子チャネルを定めるためにパターン化されている、請求項１に記載の希土類酸化物ゲート誘電体を備えた、シリコン基板上で成長したIII-N材料。
  9. 前記単結晶III-N材料の活性層の中の、前記単結晶希土類誘電体層の両対向側に形成されたソースおよびドレインと、前記ソースおよびドレインに形成されたソース接点およびドレイン接点と、前記単結晶希土類誘電体層の上に形成されたゲート積層体とをさらに含む、請求項８に記載の希土類酸化物ゲート誘電体を備えた、シリコン基板上で成長したIII-N材料。
  10. 前記単結晶III-N材料の活性層はAlGaNを含む、請求項１に記載の希土類酸化物ゲート誘電体を備えた、シリコン基板上で成長したIII-N材料。
  11. 希土類酸化物ゲート誘電体を備えたシリコン基板上で成長するIII-N材料の製造方法であって、
    単結晶シリコン基板を用意し、
    前記シリコン基板上に、前記シリコン基板の表面と実質的に結晶格子整合する単結晶応力補償テンプレートを成長または堆積させ、
    前記単結晶応力補償テンプレートと実質的に整合する単結晶GaN構造を前記応力補償テンプレートの表面に成長または堆積させ、
    前記GaN構造と実質的に結晶格子整合する単結晶III-N材料の活性層を前記GaN構造に成長もしくは堆積させ、ならびに
    単結晶希土類酸化物誘電体層を前記III-N材料の活性層上に成長もしくは堆積させる、方法。
  12. 前記応力補償テンプレートを成長または堆積させるステップは、単結晶希土類酸化物を一層もしくは複数層エピタキシャル成長させることを含む、請求項１１に記載の方法。
  13. 前記単結晶希土類酸化物を一層もしくは複数層成長させるステップは、
    なだらかにもしくは急激に変化して接合する１つの希土類酸化物を含む、複数の希土類酸化物の複合体を形成するステップを含む、請求項１２に記載の方法。
  14. 前記複合体を形成するステップは、
    前記シリコン基板に隣接して、シリコンの格子間隔のほぼ２倍の結晶格子間隔を有する第１の希土類酸化物をエピタキシャル成長させるステップと、
    前記GaN構造に隣接して前記GaN構造の結晶格子間隔にほぼ整合する結晶格子間隔を有する第２の希土類酸化物をエピタキシャル成長させるステップとを含む、請求項１３に記載の方法。
  15. 前記単結晶希土類酸化物を一層もしくは複数層成長もしくは堆積させるステップは、複数の希土類酸化物を含む複合物を成長もしくは堆積させるステップを含む、請求項１２に記載の方法。
  16. 前記応力補償テンプレートを成長もしくは堆積させるステップは、前記シリコン基板に立方構造の希土類酸化物の層を成長もしくは堆積させ、前記立方構造のREO層にエピタキシャルシリコンの層を成長もしくは堆積させ、および、前記エピタキシャルシリコン層にAlNの層を成長もしくは堆積させる各ステップを含む、請求項１１に記載の方法。
  17. 前記単結晶応力補償テンプレートの立方構造の希土類酸化物の層を成長もしくは堆積させるステップ、および前記単結晶希土類酸化物誘電体層を成長もしくは堆積させるステップは、互いに同一種類の希土類酸化物を成長もしくは堆積させることを含む、請求項１６に記載の方法。
  18. 前記単結晶希土類酸化物誘電体層をゲート誘電体層として形成するステップと、前記単結晶III-N材料の活性層の素子チャネルを定めるために前記ゲート誘電体層をパターン化するステップとをさらに含む、請求項１１に記載の方法。
  19. 前記単結晶ゲート誘電体層の両対向側の単結晶III-N材料の活性層にソースおよびドレインを形成するステップと、前記ソースおよびドレインの上にソース接点およびドレイン接点を形成し、前記単結晶ゲート誘電体層の上にゲート積層体を形成するステップとをさらに含む、請求項１８に記載の方法。
  20. 前記単結晶応力補償テンプレートを成長もしくは堆積させるステップ、前記GaN構造を成長もしくは堆積させるステップ、前記単結晶III-N材料の活性層を成長もしくは堆積させるステップならびに前記単結晶希土類酸化物誘電体層を成長もしくは堆積させるステップは、すべてその場で（in-situ）すなわち連続した操作により実行される、請求項１１に記載の方法。
  21. 前記単結晶III-Nの活性層を成長させもしくは堆積させるステップは、AlGaNの層を成長もしくは堆積させることを含む、請求項１１に記載の方法。
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