KR20020005454A - 반도체 집적 회로 장치 및 그 제조 방법 - Google Patents

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Abstract

게이트 전극 및 측벽 스페이서를 마스크로 하여 기판의 법선 방향으로부터 n형 불순물을 이온 주입하고, 소스, 드레인 확산 영역을 형성한 후 기판의 법선 방향에 대하여 소정의 각도를 갖는 경사 주입으로 n형 불순물을 이온 주입하고, 소스, 드레인 확산 영역보다 상대적으로 불순물의 농도가 높은 n형 반도체 영역을 형성한다.
반도체 영역의 접합 깊이는 소스, 드레인 확산 영역의 접합 깊이보다 얇고, 소스, 드레인 확산 영역의 접합 깊이보다 깊다.

Description

반도체 집적 회로 장치 및 그 제조 방법{A SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE AND A METHOD OF MANUFACTURING THE SAME}
본 발명은 반도체 집적 회로 장치 및 그 제조 기술에 관한 것으로, 특히 게이트 길이가 0.15㎛ 이하인 차세대의 고속 동작이 요구되는 MISFET(Metal Insulator Semiconductor Field Effect Transistor)을 갖는 반도체 집적 회로 장치에 적용하기에 유효한 기술에 관한 것이다.
MISFET의 소스, 드레인 및 게이트 전극 상에 고융점 금속 실리사이드층, 예를 들면 코발트 실리사이드(CoSi2) 또는 티탄 실리사이드(TiSi2)를 형성하는, 소위 살리사이드(SALICIDE : self-aligned silicide) 기술에서는 실리사이드층과 접하는 반도체의 표면의 불순물 농도를 1×1020㎝-3이상으로 설정함으로써, 컨택트 저항의 증대를 막고 있다.
금속과 반도체와의 컨택트 저항에 미치는 반도체 중의 불순물 농도의 영향을 도 29에 나타낸다. 도 29의 (a)는 n형 도전성의 반도체와의 컨택트 저항, 도 29의 (b)는 p형 도전성의 반도체와의 컨택트 저항을 나타낸다. 금속과 반도체와의 컨택트 저항은 수학식 1을 이용하여 산출하였다.
여기서, Φ는 금속과 반도체와의 일 함수 차, N은 반도체 중의 불순물 농도, A는 비례 상수이다. 도 29에서 반도체 중의 불순물 농도가 1×1020㎝-3미만이면 컨택트 저항이 급격하게 증가하는 것을 알 수 있다.
이하는, 본 발명자에 의해 검토된 소스, 드레인 상의 실리사이드층 형성 기술이고, 그 개요는 다음과 같다.
우선, 게이트 전극 밖으로부터의 이온 주입으로 상대적으로 낮은 농도의 불순물을 기판에 주입하여, 게이트 전극의 양측의 기판에 소스, 드레인의 일부를 구성하는 확장 반도체 영역(이하, 소스, 드레인 확장 영역으로 칭함)을 형성한다. 다음으로, 게이트 전극의 측벽에 측벽 스페이서를 설치한 후, 이 측벽 스페이서 밖으로부터의 이온 주입으로 상대적으로 높은 농도의 불순물을 기판에 주입하여, 게이트 전극의 양측의 기판에 소스, 드레인의 다른 일부를 구성하고, 1×1020㎝-3이상의 표면 농도를 갖는 확산 반도체 영역(이하, 소스, 드레인 확산 영역으로 칭함)을 형성한다. 그 후, 상기 소스, 드레인 확산 영역의 표면에 실리사이드층을 자기 정합법에 의해 형성한다.
예를 들면, 게이트 길이가 0.2㎛ 이상인 세대에서는 소스, 드레인 확산 영역의 접합 깊이는 0.2㎛ 정도, 가로 방향의 넓이는 0.1㎛ 정도이다. 한편, 실리사이드층의 두께는 CoSi2막으로 0.04㎛ 정도, TiSi2막으로 0.07㎛ 정도이고, 소스, 드레인 확산 영역의 가로 방향의 넓이보다 얇게 설치된다.
그러나, 게이트 길이가 0.15㎛ 이하인 세대에서는 소스, 드레인 확산 영역의 접합 깊이는 0.1㎛ 이하, 가로 방향의 넓이는 0.05㎛ 이하가 된다. 이 때문에, 가로 방향의 넓이가 실리사이드층의 두께와 거의 동일한 정도가 되고, 실리사이드층이 소스, 드레인 확장 영역과 접촉하는 공지되지 않은 문제가 발생하는 것이 본 발명자에 의해 분명해졌다.
핫 캐리어 발생율을 저감하기 위해서, 소스, 드레인 확장 영역의 불순물 농도가 상대적으로 낮게 설정되어 있기 때문에, 실리사이드층이 소스, 드레인 확장 영역과 접촉하면 컨택트 저항이 증가되어 MISFET의 ON 전류가 저하된다. 특히, 측벽 스페이서를 산화실리콘막으로 구성한 경우, 기판에 실시된 불산(HF)액에 의한 세정 공정으로 측벽 스페이서가 에칭되어 실리사이드층이 소스, 드레인 확장 영역에 접촉하기 쉬워져서 MISFET의 ON 전류를 현저하게 저하시킨다.
또한, 게이트 전극의 측벽에 측벽 스페이서를 형성한 후에, 실리콘(Si)층 또는 게르마늄(Ge)을 포함한 Si층을 기판 상에 선택적으로 성장시키는, 소위 적층 소스, 드레인 구조 MISFET에 있어서는 측벽 스페이서의 단부(이하, 스페이서 단부로 칭함)에 패시트(facet)가 생기기 때문에, 스페이서 단부에서의 Si층의 두께가 감소한다. 또한, 적층 소스, 드레인 구조 MISFET에서는 시트 저항 저감을 위해, 실리사이드층의 두께가 통상의 소스, 드레인 구조 MISFET의 실리사이드층의 두께보다 상대적으로 두껍게 형성되기 때문에, 스페이서 단부에 있어서의 가로 방향의 침식(encroachment)량이 커진다. 이 때문에, 실리사이드층이 소스, 드레인 확장 영역에 접촉하는 문제가 발생하기 쉽다.
본 발명의 목적은 0.15㎛ 세대 이하의 MISFET의 고속 동작을 실현할 수 있는 기술을 제공하는 것에 있다.
본 발명의 상기 및 그 밖의 목적과 새로운 특징은 본 명세서의 기술 및 첨부 도면에서 분명해질 것이다.
도 1은 본 발명의 실시예 1인 CMOS 디바이스를 나타내는 반도체 기판의 제조 방법의 주요부 단면도.
도 2는 본 발명의 실시예 1인 CMOS 디바이스를 나타내는 반도체 기판의 제조 방법의 주요부 단면도.
도 3은 본 발명의 실시예 1인 CMOS 디바이스를 나타내는 반도체 기판의 제조 방법의 주요부 단면도.
도 4는 본 발명의 실시예 1인 CMOS 디바이스를 나타내는 반도체 기판의 제조 방법의 주요부 단면도.
도 5는 본 발명의 실시예 1인 CMOS 디바이스를 나타내는 반도체 기판의 제조 방법의 주요부 단면도.
도 6은 본 발명의 실시예 1인 CMOS 디바이스를 나타내는 반도체 기판의 제조 방법의 주요부 단면도.
도 7은 본 발명의 실시예 1인 CMOS 디바이스를 나타내는 반도체 기판의 제조 방법의 주요부 단면도.
도 8은 본 발명의 실시예 1인 CMOS 디바이스를 나타내는 반도체 기판의 제조방법의 주요부 단면도.
도 9는 본 발명의 실시예 1인 CMOS 디바이스를 나타내는 반도체 기판의 제조 방법의 주요부 단면도.
도 10은 본 발명의 실시예 1인 CMOS 디바이스를 나타내는 반도체 기판의 제조 방법의 주요부 단면도.
도 11은 본 발명의 실시예 1인 CMOS 디바이스를 나타내는 반도체 기판의 제조 방법의 주요부 단면도.
도 12는 본 발명의 실시예 1인 CMOS 디바이스를 나타내는 반도체 기판의 제조 방법의 주요부 단면도.
도 13은 본 발명의 실시예 1인 CMOS 디바이스를 나타내는 반도체 기판의 제조 방법의 주요부 단면도.
도 14는 본 발명의 실시예 1인 n채널형 MISFET의 확대 단면도.
도 15는 도 14의 A-A'선, B-B'선, C-C'선에 있어서의 불순물 농도 프로파일의 일례.
도 16은 도 14의 A-A'선, B-B'선, C-C'선에 있어서의 불순물 농도 프로파일의 다른 예.
도 17은 본 발명의 실시예 2인 CMOS 디바이스를 나타내는 반도체 기판의 제조 방법의 주요부 단면도.
도 18은 본 발명의 실시예 2인 CMOS 디바이스를 나타내는 반도체 기판의 제조 방법의 주요부 단면도.
도 19는 본 발명의 실시예 2인 CMOS 디바이스를 나타내는 반도체 기판의 제조 방법의 주요부 단면도.
도 20은 본 발명의 실시예 2인 CMOS 디바이스를 나타내는 반도체 기판의 제조 방법의 주요부 단면도.
도 21은 본 발명의 실시예 2인 CMOS 디바이스를 나타내는 반도체 기판의 제조 방법의 주요부 단면도.
도 22는 본 발명의 실시예 2인 CMOS 디바이스를 나타내는 반도체 기판의 제조 방법의 주요부 단면도.
도 23은 본 발명의 실시예 2인 CMOS 디바이스를 나타내는 반도체 기판의 제조 방법의 주요부 단면도.
도 24는 본 발명의 실시예 2인 CMOS 디바이스를 나타내는 반도체 기판의 제조 방법의 주요부 단면도.
도 25는 본 발명의 실시예 2인 n채널형 MISFET의 확대 단면도.
도 26은 도 25의 D-D'선에 있어서의 불순물 농도 프로파일의 일례.
도 27은 본 발명의 실시예 3인 n채널형 MISFET의 확대 단면도.
도 28은 도 27의 E-E'선, F-F'선에 있어서의 불순물 농도 프로파일의 일례.
도 29는 금속과 반도체와의 컨택트 저항에 미치는 반도체 중의 불순물 농도의 영향을 나타내는 그래프도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 기판
3 : 질화실리콘막
4a : 소자 분리홈
4b : 산화실리콘막
5 : p형 웰
6 : n형 웰
7 : 게이트 절연막
8 : 비정질 실리콘막
8n : n형 다결정 실리콘막
8p : p형 다결정 실리콘막
10p : 게이트 전극
11a : 소스, 드레인 확장 영역
12 : 포켓층
15 : 측벽 스페이서
16 : n형 반도체 영역
17 : p형 반도체 영역
18 : 실리사이드층
19 : 층간 절연막
20p : 컨택트홀
21 : 플러그
22 : 배선층
23 : 실리콘 에피택셜층 T
본원에 있어서 개시되는 발명 중 대표적인 개요를 간단하게 설명하면, 다음과 같다.
(1) 본 발명의 반도체 집적 회로 장치는 게이트 전극을 마스크로 하여 기판에 n형 불순물을 도입하여 형성된 소스, 드레인 확장 영역과, 게이트 전극 및 게이트 전극의 측벽에 설치된 측벽 스페이서를 마스크로 하여 기판에 n형 불순물을 도입하여 형성된 소스, 드레인 확산 영역과, 소스, 드레인 확산 영역의 표면에 코발트 실리사이드층을 구비한 MISFET을 포함하며,
소스, 드레인 확장 영역의 접합 깊이는 소스, 드레인 확산 영역의 접합 깊이보다 얕고, 소스, 드레인 확장 영역과 소스, 드레인 확산 영역 사이에 게이트 전극 및 측벽 스페이서를 마스크로 하여 기판에 n형 불순물을 도입하여 형성된 n형 반도체 영역이 존재하고, 코발트 실리사이드층의 단부의 일부 또는 모두가 n형 반도체 영역에 접하고, n형 반도체 영역의 불순물 농도가 소스, 드레인 확장 영역의 불순물 농도보다 상대적으로 높다.
(2) 본 발명의 반도체 집적 회로 장치의 제조 방법은 기판 상에 실리콘막으로 구성된 게이트 전극을 형성하는 공정과, 게이트 전극을 마스크로 하여 기판에제1 n형 불순물을 이온 주입하고, 소스, 드레인 확장 영역을 형성하는 공정과, 게이트 전극의 측벽에 측벽 스페이서를 형성하는 공정과, 게이트 전극과 측벽 스페이서를 마스크로 하여 기판에 제2 n형 불순물을 이온 주입하고, 소스, 드레인 확산 영역을 형성하는 공정과, 기판에 세정 처리를 실시하는 공정과, 기판 상에 코발트막을 피착한 후, 열 처리에 의해 소스, 드레인 확산 영역의 표면에 코발트 실리사이드층을 형성하는 공정을 포함하며,
상기 측벽 스페이서를 형성하는 공정 후에, 게이트 전극과 측벽 스페이서를 마스크로 하여 기판의 법선 방향에 대하여 소정의 각도를 갖는 경사 주입으로 기판에 제3 n형 불순물을 이온 주입하고, n형 반도체 영역을 형성하는 공정을 포함한다.
상기한 수단에 따르면, MISFET의 소스, 드레인 확장 영역과 소스, 드레인 확산 영역 사이에 n형 반도체 영역을 설치하고, 기판의 표면에 설치된 실리사이드층의 단부의 일부 또는 모두를 n형 반도체 영역으로 둘러싸고, 실리사이드층과 접하는 부분의 n형 반도체 영역의 불순물 농도를 상대적으로 높게, 예를 들면, 1×1020㎝-3정도로 한다. 이에 따라, 실리사이드층의 컨택트 저항은 상대적으로 작아지기 때문에, 전류가 실리사이드층으로부터 소스, 드레인 확장 영역으로 흐를 때의 전압 강하가 저감된다.
<실시예>
이하, 본 발명의 실시예를 도면에 기초하여 상세하게 설명한다. 또, 실시예를 설명하기 위한 모든 도면에 있어서, 동일한 기능을 갖는 부재에는 동일한 부호를 붙이고, 그 중복 설명은 생략한다.
(실시예 1)
본 발명의 일 실시예인 CMOS(Complementary Metal Oxide Semiconductor) 디바이스를 도 1∼ 도 13을 이용하여 설명한다. 도면 중, Qn은 n채널형 MISFET, Qp은 p채널형 MISFET이다. CMOS는 Qn과 Qp를 포함한다.
우선, 도 1에 도시한 바와 같이, 예를 들면 p형의 단결정 실리콘으로 이루어지는 기판(1)을 준비한다. 다음으로, 이 기판(1)을 열 산화하여 그 표면에 막 두께 0.01㎛ 정도의 얇은 산화실리콘막(2)을 형성하고, 계속해서 그 상층에 CVD(Chemical Vapor Deposition)법으로 막 두께 0.1㎛ 정도의 질화실리콘막(3)을 피착한 후, 레지스트 패턴을 마스크로 하여 질화실리콘막(3), 산화실리콘막(2) 및 기판(1)을 순차적으로 드라이 에칭함으로써, 소자 분리 영역의 기판(1)에 깊이 0.35㎛ 정도의 소자 분리홈(4a)을 형성한다.
다음으로, 열 인산을 이용한 습식 에칭으로 질화실리콘막(3)을 제거한 후, 도 2에 도시한 바와 같이, 기판(1) 상에 CVD법으로 피착한 산화실리콘막(4b)을 에치백, 또는 CMP(Chemical Mechanical Polishing)법으로 연마하여 소자 분리홈(4a)의 내부에 산화실리콘막(4b)을 남김으로써 소자 분리 영역을 형성한다. 계속해서, 기판(1)을 약 1000℃에서 어닐링함으로써, 소자 분리홈(4a)에 매립된 산화실리콘막(4b)의 밀도를 높인다(densify)(소결).
다음으로, 기판(1)의 n채널형 MISFETQn의 형성 영역에 p형 웰(5)을 형성하기위해 붕소(B)를 이온 주입하고, p채널형 MISFETQp의 형성 영역에 n형 웰(6)을 형성하기 위해 인(P)을 이온 주입한다. 상기 B는, 예를 들면 주입 에너지 200keV, 도우즈량 2×1013㎝-2로 주입하고, 상기 P는, 예를 들면 주입 에너지 500keV, 도우즈량 3×1013㎝-2로 주입한다.
다음으로, 도 3에 도시한 바와 같이, 기판(1)을 열 산화하여 p형 웰(5) 및 n형 웰(6) 각각의 표면에 게이트 절연막(7)을 4㎚ 정도의 두께로 형성한 후, 200㎚ 정도의 두께의 비정질 실리콘막(8)을 CVD법으로 기판 상에 피착한다. 계속해서, n채널형 MISFETQn의 형성 영역의 비정질 실리콘막(8)에 n형 불순물, 예를 들면 P를 이온 주입하고, p채널형 MISFETQp의 형성 영역의 비정질 실리콘막(8)에 p형 불순물, 예를 들면 B를 이온 주입한다. 상기 P는, 예를 들면 주입 에너지 10keV, 도우즈량 8×1015㎝-2로 주입하고, 상기 B는, 예를 들면 주입 에너지 5keV, 도우즈량 4×1015㎝-2로 주입한다.
이 후, 도 4에 도시한 바와 같이, 비정질 실리콘막(8)의 상층에 산화실리콘막(9)을 50㎚ 정도의 두께로 형성한다. 계속해서 기판(1)에, 예를 들면 950℃, 60초 정도의 열 처리를 실시하여 비정질 실리콘막(8)에 도입한 n형 불순물 및 p형 불순물을 활성화시키고, 또한 n채널형 MISFETQn의 형성 영역의 비정질 실리콘막(8)을 n형 다결정 실리콘막(8n)으로, p채널형 MISFETQp의 형성 영역의 비정질 실리콘막(8)을 p형 다결정 실리콘막(8p)으로 변화시킨다.
다음으로, 도 5에 도시한 바와 같이, 레지스트 패턴을 마스크로 하여 산화실리콘막(9) 및 n형다결정 실리콘막(8n)을 순차 에칭하고, n채널형 MISFETQn의 형성 영역에 n형 다결정 실리콘막(8n)으로 구성된 게이트 길이 0.15㎛ 이하의 게이트 전극(10n)을 형성한다. 동시에, 레지스트 패턴을 마스크로 하여 산화실리콘막(9) 및 p형 다결정 실리콘막(8p)을 순차 에칭하고, p채널형 MISFETQp의 형성 영역에 p형 다결정 실리콘막(8p)으로 구성된 게이트 길이 0.15㎛ 이하의 게이트 전극(10p)을 형성한다. 이 후, 기판(1)에, 예를 들면 800℃의 드라이 산화 처리를 실시한다.
다음으로, 도 6에 도시한 바와 같이, n형 웰(6)을 레지스트막으로 피복한 후, n채널형 MISFETQn의 게이트 전극(10n)에 대하여 자기 정합으로 p형 웰(5)에 n형 불순물, 예를 들면 비소(As)를 이온 주입하고, n채널형 MISFETQn의 소스, 드레인 확장 영역(11a)를 형성한다. 계속해서 p형 불순물, 예를 들면 B 또는 인듐(In)을 이온 주입하고, 펀치 쓰루(punch through) 스토퍼로서 기능하는 포켓층(12)을 상기 소스, 드레인 확장 영역(11a)의 하부에 접하여 형성한다. 포켓층(12)도 게이트 전극(10n)에 대하여 자기 정합으로 형성된다. 상기 As는, 예를 들면 주입 에너지 5keV, 도우즈량 1×1015㎝-2로 주입하고, 상기 B는, 예를 들면 주입 에너지 20keV, 도우즈량 4×1013㎝-2로 주입한다.
마찬가지로, 도 7에 도시한 바와 같이, p형 웰(5)을 레지스트막으로 피복한 후, p채널형 MISFETQp의 게이트 전극(10p)에 대하여 자기 정합으로 n형 웰(6)에 p형 불순물, 예를 들면 불화 붕소(BF2)를 이온 주입하고, p채널형 MISFETQp의 소스,드레인 확장 영역(13a)을 형성한다. 계속해서 n형 불순물, 예를 들면 P 또는 As를 이온 주입하고, 펀치 쓰루 스토퍼로서 기능하는 포켓층(14)을 상기 소스, 드레인 확장 영역(13a)의 하부에 접하여 형성한다. 포켓층(12)도 게이트 전극(10n)에 대하여 자기 정합으로 형성된다. 상기 BF2는, 예를 들면 주입 에너지 3keV, 도우즈량 1×1015㎝-2로 주입하고, 상기 P는, 예를 들면 주입 에너지 60keV, 도우즈량 4×1013㎝-2로 주입한다.
다음으로, 도 8에 도시한 바와 같이, 기판(1) 상에 CVD법으로 피착한 산화실리콘막을 RIE(Reactive Ion Etching)법으로 이방성 에칭하여, n채널형 MISFETQn의 게이트 전극(10n) 및 p채널형 MISFETQp의 게이트 전극(10p) 각각의 측벽에 측벽 스페이서(15)를 형성한다. 또, 스페이서 길이 L이 0.07㎛ 이하가 되도록, 상기 측벽 스페이서(15)를 가공한다.
다음으로, 도 9에 도시한 바와 같이, n형 웰(6)을 레지스트막 R1로 피복한 후, n채널형 MISFETQn의 게이트 전극(10n) 및 측벽 스페이서(15)에 대하여 자기 정합으로 p형 웰(5)에 n형 불순물, 예를 들면 As를 이온 주입하고, n채널형 MISFETQn의 소스, 드레인 확산 영역(11b)을 형성한다(도 9의 (a)). 상기 As는, 예를 들면 주입 에너지 40keV, 도우즈량 2×1015㎝-2로 주입한다.
계속해서 n형 불순물, 예를 들면 As를 이온 주입하고, 기판(1)의 표면으로부터 깊이 20∼40㎚ 정도의 위치에 n형 반도체 영역(16)을 형성한다(도 9의 (b)).상기 As는 기판(1)의 법선 방향에 대하여, 예를 들면 약 45°의 각도를 갖는 4방향에서의 경사 주입으로 주입되고, 1방향에서의 주입 조건은, 예를 들면 주입 에너지 25keV, 도우즈량 1×1014㎝-2이다. n형 반도체 영역(16)은 게이트 전극(10n) 및 측벽 스페이서(15)에 대하여 자기 정합으로 형성된다.
레지스트막 R1을 제거한 후, 도 10에 도시한 바와 같이, 마찬가지로 p형 웰(5)을 레지스트막 R2로 피복한 후, p채널형 MISFETQp의 게이트 전극(10p) 및 측벽 스페이서(15)에 대하여 자기 정합으로 n형 웰(6)에 p형 불순물, 예를 들면 BF2를 이온 주입하고, p채널형 MISFETQp의 소스, 드레인 확산 영역(13b)을 형성한다(도 10의 (a)). 상기 BF2는, 예를 들면 주입 에너지 25keV, 도우즈량 2×1015㎝-2로 주입한다.
계속해서 p형 불순물, 예를 들면 BF2를 이온 주입하고, 기판(1)의 표면으로부터의 깊이 20∼40㎚ 정도의 위치에 p형 반도체 영역(17)을 형성한다(도 10의 (b)). 상기 BF2는 기판(1)의 법선 방향에 대하여, 예를 들면 약 45°의 각도를 갖는 4방향에서의 경사 주입으로 주입되고, 1방향에서의 주입 조건은, 예를 들면 주입 에너지 25keV, 도우즈량 1×1014㎝-2이다. n형 반도체 영역(16)은 게이트 전극(10n) 및 측벽 스페이서(15)에 대하여 자기 정합으로 형성된다.
이 후, 레지스트막 R2를 제거하고, 계속해서 기판(1)에 1000℃, 5초 정도의열 처리를 실시하여 기판(1)에 주입된 n형 불순물 및 p형 불순물을 활성화시킨다.
다음으로, 도 11에 도시한 바와 같이, 불산(HF)액으로 기판(1)을 세정한 후, 두께 10∼20㎚ 정도의 Co막을 스퍼터링법으로 기판(1) 상에 피착한다. 본 발명에는 Co막 대신 Ti막 등의 고융점 금속막이 포함된다. 계속해서, 500∼600℃ 정도의 열 처리를 기판(1)에 실시하여 n채널형 MISFETQn의 게이트 전극(10n)의 표면 및 소스, 드레인 확산 영역(11b)의 표면과, p채널형 MISFETQp의 게이트 전극(10p)의 표면 및 소스, 드레인 확산 영역(13b)의 표면에 선택적으로 두께 30㎚ 정도의 실리사이드층(18)을 형성한다. 이 후, 미반응의 Co막을 제거하고, 계속해서 실리사이드층(18)의 저저항화를 위해 700∼800℃ 정도의 열 처리를 기판(1)에 실시한다.
또, 상기 세정 처리에 있어서, n채널형 MISFETQn의 게이트 전극(10n) 및 p채널형 MISFETQp의 게이트 전극(10p) 상의 산화실리콘막(9)을 전부 제거하지 않고 남겨도 좋다. 이 경우, 게이트 전극(10n)을 구성하는 n형 다결정 실리콘막(8n)의 표면 및 게이트 전극(10p)을 구성하는 p형 다결정 실리콘막(8p)의 표면은 실리사이드화되지 않는다. 이 때문에, 게이트 전극(10n)을 금속막과 n형 다결정 실리콘막과의 적층막 또는 금속 실리사이드막과 n형 다결정 실리콘막과의 적층막으로 하고, 게이트 전극(10p)을 금속막과 p형 다결정 실리콘막과의 적층막 또는 금속 실리사이드막과 p형 다결정 실리콘막과의 적층막으로 하여 게이트 전극(10n, 10p)의 저저항화를 도모하여도 좋다.
다음으로, 도 12에 도시한 바와 같이, 기판(1) 상에 층간 절연막(19)을 형성한 후, 레지스트 패턴을 마스크로 하여 층간 절연막(19)을 에칭하고, n채널형MISFETQn의 소스, 드레인 확산 영역(11b)의 표면에 설치된 실리사이드층(18)에 도달하는 컨택트홀(20n) 및 p채널형 MISFETQp의 소스, 드레인 확산 영역(13b)의 표면에 설치된 실리사이드층(18)에 도달하는 컨택트홀(20p)을 개공한다. 또, 도시하지 않지만, n채널형 MISFETQn의 게이트 전극(10n)의 표면에 설치된 실리사이드층(18) 및 p채널형 MISFETQp의 게이트 전극(10p)의 표면에 설치된 실리사이드층(18)에 도달하는 컨택트홀이 동시에 형성된다.
계속해서, 도 13에 도시한 바와 같이, 층간 절연막(19)의 상층에 금속막, 예를 들면 텅스텐(W)막을 피착하고, 예를 들면 CMP법으로 이 금속막의 표면을 평탄화함으로써 상기 컨택트홀(20n, 20p)의 내부에 금속막을 매립하여 플러그(21)를 형성한다. 그 후, 층간 절연막(19)의 상층에 피착된 금속막을 에칭하여 배선층(22)을 형성함으로써, CMOS 디바이스가 대략 완성된다.
도 14는 n채널형 MISFETQn의 확대 단면도를 나타내고, 도 15는 도 14의 A-A'선, B-B'선 및 C-C'선에 있어서의 기판(1)에 도입된 n형 불순물 및 p형 불순물 각각의 농도 프로파일의 일례를 나타낸다.
측벽 스페이서(15) 하측의 기판(1)(A-A'선)에는 피크 농도 1×1020㎝-3정도의 농도 프로파일(N-)을 갖는 소스, 드레인 확장 영역(11a)과, 소스, 드레인 확장 영역(11a)의 하부에 접하는 피크 농도 1×1019㎝-3정도의 농도 프로파일(P)을 갖는 포켓 영역(12)이 형성되어 있다(도 15의 (a)).
측벽 스페이서(15) 단부 근방의 기판(1)(B-B'선)에는 피크 농도 1×1020㎝-3정도의 농도 프로파일(N-)을 갖는 소스, 드레인 확장 영역(11a)과, 소스, 드레인 확장 영역(11a)의 하부에 접하는 피크 농도 1×1019㎝-3정도의 농도 프로파일(P)을 갖는 포켓 영역(12)과, 또한 실리사이드층(18) 단부에서 1×1020㎝-3정도의 농도를 갖고 피크 농도 2×1020㎝-3정도의 농도 프로파일(NS)을 갖는 n형 반도체 영역(16)이 형성되어 있다(도 15의 (b)).
게이트 전극(10n) 및 측벽 스페이서(15)가 형성되지 않은 기판(1)(C-C'선)에는 피크 농도 1×1020㎝-3정도의 농도 프로파일(N-)을 갖는 소스, 드레인 확장 영역(11a)과, 소스, 드레인 확장 영역(11a)의 하부에 접하는 피크 농도 1×1019㎝-3정도의 농도 프로파일(P)을 갖는 포켓 영역(12)과, 실리사이드층(18) 단부에서 1×1020㎝-3정도의 농도를 갖고 피크 농도 2×1020㎝-3정도의 농도 프로파일(NS)을 갖는 n형 반도체 영역(16)과, 또한 n형 반도체 영역(16)보다 깊고 피크 농도 2×1020㎝-3이상의 농도 프로파일(N+)을 갖는 소스, 드레인 확산 영역(11b)이 형성되어 있다(도 15의 (c)).
도 16은 도 14의 A-A'선, B-B'선 및 C-C'선에 있어서의 기판(1)에 도입된 n형 불순물 및 p형 불순물 각각의 농도 프로파일의 다른 예를 나타낸다.
측벽 스페이서(15) 하측의 기판(1)(A-A'선)에는 피크 농도 1×1020㎝-3정도의 농도 프로파일(N-)을 갖는 소스, 드레인 확장 영역(11a)과, 소스, 드레인 확장 영역(11a)의 하부에 접하는 피크 농도 1×1019㎝-3정도의 농도 프로파일(P)을 갖는 포켓 영역(12)이 형성되어 있다(도 16의 (a)).
측벽 스페이서(15) 단부 근방의 기판(1)(B-B'선)에는 피크 농도 1×1020㎝-3정도의 농도 프로파일(N-)을 갖는 소스, 드레인 확장 영역(11a)과, 소스, 드레인 확장 영역(11a)의 하부에 접하는 피크 농도 1×1019㎝-3정도의 농도 프로파일(P)을 갖는 포켓 영역(12)과, 또한 실리사이드층(18) 단부에서 1×1020㎝-3이상의 농도를 갖고 피크 농도 2×1020㎝-3이상의 농도 프로파일(NS)을 갖는 n형 반도체 영역(16)이 형성되어 있다(도 16의 (b)).
게이트 전극(10n) 및 측벽 스페이서(15)가 형성되지 않은 기판(1)(C-C'선)에는 피크 농도 1×1020㎝-3정도의 농도 프로파일(N-)을 갖는 소스, 드레인 확장 영역(11a)과, 소스, 드레인 확장 영역(11a)의 하부에 접하는 피크 농도 1×1019㎝-3정도의 농도 프로파일(P)을 갖는 포켓 영역(12)과, 실리사이드층(18) 단부에서 1×1020㎝-3이상의 농도를 갖고 피크 농도 2×1020㎝-3이상의 농도 프로파일(NS)을 갖는 n형 반도체 영역(16)과, 또한 n형 반도체 영역(16)보다 깊고 피크 농도2×1020㎝-3정도의 농도 프로파일(N+)을 갖는 소스, 드레인 확산 영역(11b)이 형성되어 있다(도 16의 (c)).
상기 도 15 및 도 16에 도시한 바와 같이, 소스, 드레인 확산 영역(11b)의 피크 농도와, n형 반도체 영역(16)의 피크 농도와의 대소 관계는 특별히 규정되지 않는다.
그러나, 소스, 드레인 확장 영역(11a)의 접합 깊이(XjN-)는 n형 반도체 영역(16)의 접합 깊이(XjNS)보다 얕고, n형 반도체 영역(16)의 접합 깊이(XjNS)는 소스, 드레인 확산 영역(11b)의 접합 깊이(XjN+)보다 얕게 설치된다. 즉, 하기 수학식 2를 만족시킨다.
또한, n형 반도체 영역(16)의 불순물 농도(CNS)는 소스, 드레인 확장 영역(11a)의 불순물 농도(CN-)보다 높게 설정되고, 및 /또는 n형 반도체 영역(16)의 불순물 농도(CNS)는 소스, 드레인 확산 영역(11b)의 불순물 농도(CN+) 이하로 설정된다. 즉, 하기 수학식 3을 만족시킨다.
또한, 측벽 스페이서(15) 단부 근방의 기판(1)(B-B'선)에 위치하는 실리사이드층(18) 단부에는 1×1020㎝-3정도 또는 그 이상의 농도를 갖는 n형 반도체 영역(16)이 형성되고, 이 n형 반도체 영역(16)으로 실리사이드층(18) 단부의 일부 또는 모두를 둘러싼다. 즉, 채널 영역으로부터 측벽 스페이서(15)의 단부를 향하여, 소스, 드레인 확장 영역(11a), n형 반도체 영역(16), 실리사이드층(18), 소스, 드레인 확산 영역(11b)이 순서대로 위치한다.
게이트 전극(10n) 및 측벽 스페이서(15)가 형성되지 않은 기판(1)(C-C'선)에 위치하는 실리사이드층(18)의 하부에는 1×1020㎝-3정도 또는 그 이상의 농도를 갖는 n형 반도체 영역(16) 또는 소스, 드레인 확산 영역(11b)이 형성된다.
또한, 본 실시예 1에서는, n채널형 MISFETQn의 n형 반도체 영역(16)을 형성할 때, 기판(1)의 법선 방향에 대하여 약 45°의 각도로 n형 불순물을 4방향에서 주입하였지만, 이온 주입의 각도는 약 45°로 한정되는 것이 아니라, 측벽 스페이서(15) 단부 근방에 위치하는 실리사이드층(18) 단부의 일부 또는 모두를 둘러싼 n형 반도체 영역(16)을 형성할 수 있는 각도에서 n형 불순물을 주입할 수 있다면 좋다. 또, p채널형 MISFETQp의 p형 반도체 영역(17)을 형성할 때도 마찬가지로, 이온 주입 각도는 약 45°로 한정되는 것은 아니다.
이와 같이, 본 실시예 1에 따르면, n채널형 MISFETQn의 소스, 드레인 확장 영역(11a)과 소스, 드레인 확산 영역(11b) 사이에 n형 반도체 영역(16)을 설치하고, 기판(1)의 표면에 설치된 실리사이드층(18) 단부의 일부 또는 모두를 n형 반도체 영역(16)으로 둘러싸고, 실리사이드층(18)과 접하는 부분의 n형 반도체영역(16)의 농도를 1×1020㎝-3정도로 한다. 마찬가지로, p채널형 MISFETQp의 소스, 드레인 확장 영역(13a)과 소스, 드레인 확산 영역(13b) 사이에 p형 반도체 영역(17)을 설치하고, 기판(1)의 표면에 설치된 실리사이드층(18) 단부의 일부 또는 모두를 p형 반도체 영역(17)으로 둘러싸고, 실리사이드층(18)과 접하는 부분의 p형 반도체 영역(17)의 농도를 1×1020㎝-3정도로 한다. 이에 따라, 실리사이드층(18)과 n형 반도체 영역(16)과의 컨택트 저항 및 실리사이드층(18)과 p형 반도체 영역(17)과의 컨택트 저항이 상대적으로 작아지기 때문에, 전류가 실리사이드층(18)으로부터 소스, 드레인 확장 영역(11a, 13a)으로 흐를 때의 전압 강하를 저감할 수 있다.
(실시예 2)
본 발명의 다른 실시예인 CMOS 디바이스를 도 17∼도 24를 이용하여 설명한다.
우선, 상기 실시예 1에 있어서 상기 도 1∼도 7을 이용하여 설명한 제조 방법과 마찬가지로, 기판(1)의 주면 상에 n채널형 MISFETQn의 게이트 절연막(7), 게이트 전극(10n), 소스, 드레인 확장 영역(11a) 및 포켓층(12)을 형성하고, p채널형 MISFETQp의 게이트 절연막(7), 게이트 전극(10p), 소스, 드레인 확장 영역(13a) 및 포켓층(14)을 형성한다.
다음으로, 도 17에 도시한 바와 같이, 기판(1) 상에 CVD법으로 150㎚ 정도 두께의 산화실리콘막을 피착한 후, 이 산화실리콘막을 RIE법으로 이방성 에칭하여n채널형 MISFETQn의 게이트 전극(10n) 및 p채널형 MISFETQp의 게이트 전극(10p) 각각의 측벽에 측벽 스페이서(15)를 형성한다. 또, 본 실시예 2에서는 게이트 전극(10n, 10p)의 상부에 산화실리콘막(9)이 설치되어 있지만, 도 18에 도시한 바와 같이, 상기 이방성 에칭시, 산화실리콘막(9)을 모두 제거하여 게이트 전극(10n, 10p)의 표면을 노출킬 수도 있다.
다음으로, 도 19에 도시한 바와 같이, Si 에피택셜층(23)을 CVD법으로서 기판(1) 상에 선택적으로 피착한다. Si 에피택셜층(23)의 두께는, 예를 들면 50㎚ 정도이고, Si 에피택셜층(23)에 Ge를 혼입할 수도 있다.
다음으로, 도 20에 도시한 바와 같이, n형 웰(6)을 레지스트막 R1로 피복한 후, n채널형 MISFETQn의 게이트 전극(10n) 및 측벽 스페이서(15)에 대하여 자기 정합으로 Si 에피택셜층(23) 및 p형 웰(5)에 n형 불순물, 예를 들면 As를 이온 주입하고, n채널형 MISFETQn의 소스, 드레인 확산 영역(11b)을 형성한다(도 20의 (a)). 상기 As는, 예를 들면 주입 에너지 40keV, 도우즈량 2×1015㎝-2로 주입한다.
계속해서 n형 불순물, 예를 들면 As를 이온 주입하고, Si 에피택셜층(23)의 표면에서 깊이 20∼40㎚ 정도의 위치에 n형 반도체 영역(16)을 형성한다(도 20의 (b)). 상기 As는, 기판(1)의 법선 방향에 대하여, 예를 들면 약 45°의 각도를 갖는 4방향에서의 경사 주입으로 주입되고, 1방향에서의 주입 조건은, 예를 들면 주입 에너지 25keV, 도우즈량 1×1014㎝-2이다. n형 반도체 영역(16)은 게이트 전극(10n) 및 측벽 스페이서(15)에 대하여 자기 정합으로 형성된다.
레지스트막 R1을 제거한 후, 마찬가지로, 도 21에 도시한 바와 같이, p형 웰(5)을 레지스트막 R2로 피복한 후, p채널형 MISFETQp의 게이트 전극(10p) 및 측벽 스페이서(15)에 대하여 자기 정합으로 Si 에피택셜층(23) 및 n형 웰(6)에 p형 불순물, 예를 들면 BF2를 이온 주입하고, p채널형 MISFETQp의 소스, 드레인 확산 영역(13b)을 형성한다(도 21의 (a)). 상기 BF2는, 예를 들면 주입 에너지 25keV, 도우즈량 2×1015㎝-2로 주입한다.
계속해서 p형 불순물, 예를 들면 BF2를 이온 주입하고, Si 에피택셜층(23)의 표면으로부터의 깊이 20∼40㎚ 정도의 위치에 p형 반도체 영역(17)을 형성한다(도 21의 (b)). 상기 BF2는, 기판(1)의 법선 방향에 대하여, 예를 들면 약 45°의 각도를 갖는 4방향에서의 경사 주입으로 주입되고, 1방향에서의 주입 조건은, 예를 들면 주입 에너지 25keV, 도우즈량 1×1014㎝-2이다. n형 반도체 영역(16)은 게이트 전극(10n) 및 측벽 스페이서(15)에 대하여 자기 정합으로 형성된다.
이 후, 레지스트막 R2를 제거하고, 계속해서 기판(1)에 1000℃, 5초 정도의 열 처리를 실시하여 기판(1) 및 Si 에피택셜층(23)에 주입된 n형 불순물 및 p형 불순물을 활성화시킨다.
다음으로, 도 22에 도시한 바와 같이, HF액으로 기판(1)을 세정한 후, 두께 10∼20㎚ 정도의 Co막을 스퍼터링법으로 기판(1) 상에 피착한다. 계속해서,500∼600℃ 정도의 열 처리를 기판(1)에 실시하여 n채널형 MISFETQn의 소스, 드레인 확산 영역(11b)의 표면과, p채널형 MISFETQp의 소스, 드레인 확산 영역(13b)의 표면에 선택적으로 두께 30㎚ 정도의 실리사이드(18)를 형성한다. 이 후, 미반응의 Co막을 제거하고, 계속해서 실리사이드층(18)의 저저항화를 위해 700∼800℃ 정도의 열 처리를 기판(1)에 실시한다.
다음으로, 도 23에 도시한 바와 같이, 기판(1) 상에 층간 절연막(19)을 형성한 후, 레지스트 패턴을 마스크로 하여 층간 절연막(19)을 에칭하고, n채널형 MISFETQn의 소스, 드레인 확산 영역(11b)의 표면에 설치된 실리사이드층(18)에 도달하는 컨택트홀(20n) 및 p채널형 MISFETQp의 소스, 드레인 확산 영역(13b)의 표면에 설치된 실리사이드층(18)에 도달하는 컨택트홀(20p)을 개공한다. 또, 도시하지 않지만, n채널형 MISFETQn의 게이트 전극(10n) 및 p채널형 MISFETQp의 게이트 전극(10p)에 도달하는 컨택트홀이 동시에 형성된다.
계속해서, 도 24에 도시한 바와 같이, 층간 절연막(19)의 상층에 금속막, 예를 들면 W막을 피착하고, 예를 들면 CMP법으로 이 금속막의 표면을 평탄화함으로써 상기 컨택트홀(20n, 20p)의 내부에 금속막을 매립하여 플러그(21)를 형성한다. 그 후, 층간 절연막(19)의 상층에 피착된 금속막을 에칭하여 배선층(22)을 형성함으로써, CMOS 디바이스가 대략 완성된다.
도 25는 n채널형 MISFETQn의 확대 단면도를 나타내고, 도 26은 도 25의 D-D'선에 있어서의 기판(1)에 도입된 n형 불순물 및 p형 불순물 각각의 농도 프로파일의 일례를 나타낸다.
상기 실시예 1에서 나타낸 CMOS 디바이스와 마찬가지로, 측벽 스페이서(15) 단부 근방의 기판(1)에는 피크 농도 1×1020㎝-3정도의 농도 프로파일(N-)을 갖는 소스, 드레인 확장 영역(11a)과, 소스, 드레인 확장 영역(11a)의 하부에 접하는 피크 농도 1×1019㎝-3정도의 농도 프로파일(P)을 갖는 포켓 영역(12)과, 또한 실리사이드층(18) 단부에서 1×1020㎝-3정도의 농도를 갖고 피크 농도 2×1020㎝-3정도의 농도 프로파일(NS)을 갖는 n형 반도체 영역(16)이 형성되어 있다.
즉, 측벽 스페이서(15) 단부 근방의 기판(1)에 위치하는 실리사이드층(18) 단부에는 1×1020㎝-3정도의 농도를 갖는 n형 반도체 영역(16)이 형성되고, 이 n형 반도체 영역(16)으로 실리사이드층(18) 단부의 일부 또는 모두를 둘러싸고 있다.
이와 같이, 본 실시예 2에 따르면, 상기 실시예 1과 마찬가지로, n채널형 MISFETQn의 n형 반도체 영역(16)과 실리사이드층(18)과의 컨택트 저항 및 p채널형 MISFETQp의 p형 반도체 영역(17)과 실리사이드층(18)과의 컨택트 저항이 상대적으로 작아지기 때문에, 전류가 실리사이드층(18)으로부터 소스, 드레인 확장 영역(11a, 13a)으로 흐를 때의 전압 강하가 저감되는 효과가 얻어진다. 또한, 실리사이드층(18)의 가로 방향의 침식량이 커진 경우라도 n형 반도체 영역(16) 및 p형 반도체 영역(17)을 설치함으로써, 실리사이드층(18)이 소스, 드레인 확장 영역(11a, 13a)에 접촉하는 문제를 회피할 수 있다.
(실시예 3)
도 27은 본 발명의 다른 실시예인 n채널형 MISFETQn을 나타내는 반도체 기판의 확대 단면도를 나타내고, 도 28은 도 27의 E-E'선 및 F-F'선에 있어서의 기판(1)에 도입된 n형 불순물 및 p형 불순물 각각의 농도 프로파일의 일례를 나타낸다.
측벽 스페이서(15) 단부 근방의 기판(1)(E-E'선)에는 피크 농도 1×1020㎝-3정도의 농도 프로파일(N-)을 갖는 소스, 드레인 확장 영역(11a)와, 소스, 드레인 확장 영역(11a)의 하부에 접하는 피크 농도 1×1019㎝-3정도의 농도 프로파일(P)을 갖는 포켓 영역(12)과, 또한 실리사이드층(18) 단부에서 1×1020㎝-3이상의 농도를 갖고 피크 농도 2×1020㎝-3이상의 농도 프로파일(NS)을 갖는 n형 반도체 영역(16)이 형성되어 있다(도 28의 (a)).
게이트 전극(10n) 및 측벽 스페이서(15)가 형성되지 않은 기판(1)(F-F'선)에는 피크 농도 1×1020㎝-3정도의 농도 프로파일(N-)을 갖는 소스, 드레인 확장 영역(11a)과, 소스, 드레인 확장 영역(11a)의 하부에 접하는 피크 농도 1×1019㎝-3정도의 농도 프로파일(P)을 갖는 포켓 영역(12)과, 실리사이드층(18) 단부에서 1×1020㎝-3이상의 농도를 갖고 피크 농도 2×1020㎝-3이상의 농도 프로파일(NS)을 갖는 n형 반도체 영역(16)과, 또한 n형 반도체 영역(16)보다 깊고 피크 농도1×1020㎝-3정도의 농도 프로파일(N+)을 갖는 소스, 드레인 확산 영역(11b)이 형성되어 있다(도 28의 (b)).
도 28에 도시한 바와 같이, 소스, 드레인 확장 영역(11a)의 접합 깊이(XjN-)는 n형 반도체 영역(16)의 접합 깊이(XjNS)보다 얕고, n형 반도체 영역(16)의 접합 깊이(XjNS)는 소스, 드레인 확산 영역(11b)의 접합 깊이(XjN+)보다 얕게 설치된다. 즉, 상기 수학식 2를 만족시킨다.
또한, n형 반도체 영역(16)의 불순물 농도(CNS)는 소스, 드레인 확장 영역(11a)의 불순물 농도(CN-)보다 높게 설정된다. 또한, 측벽 스페이서(15) 단부 근방의 기판(1)(E-E'선)에 위치하는 실리사이드층(18) 단부에는 1×1020㎝-3이상의 농도를 갖는 n형 반도체 영역(16)이 형성되고, 이 n형 반도체 영역(16)으로 실리사이드층(18) 단부의 일부 또는 모두를 둘러싼다. 게이트 전극(10n) 및 측벽 스페이서(15)가 형성되지 않은 기판(1)(F-F'선)에 위치하는 실리사이드층(18)의 하부에도 1×1020㎝-3이상의 농도를 갖는 n형 반도체 영역(16)이 형성된다.
한편, 소스, 드레인 확산 영역(11b)의 불순물 농도(CN+)는 실리사이드층(18)으로부터의 누설 전류를 억제할 수 있는 불순물 농도로 설정되어 있고, n형 반도체 영역(16)의 불순물 농도(CNS)와 같거나 혹은 더 낮게 설정된다. 즉, 하기 수학식 4를 만족시킨다.
이와 같이, 본 실시예 3에 따르면, 실리사이드층(18)의 하부를 1×1020㎝-3이상의 농도를 갖는 n형 반도체 영역(16)으로 둘러쌈으로써, 소스, 드레인 확산 영역(11b)의 불순물 농도를 상대적으로 낮게 설정하는 것이 가능해지고, 이온 주입에 있어서의 도우즈량 등을 저감할 수 있어서 손상의 저감, 처리량의 향상 등을 도모하는 것이 가능해진다.
이상, 본 발명자에 의해서 이루어진 발명을 발명의 실시예에 기초하여 구체적으로 설명하였지만, 본 발명은 상기 실시예에 한정되는 것이 아니라, 그 요지를 벗어나지 않은 범위에서 여러 가지 변경이 가능한 것은 물론이다.
본원에 있어서 개시되는 발명 중, 대표적인 것에 의해 얻어지는 효과를 간단하게 설명하면 이하와 같다.
본 발명에 따르면, 소스, 드레인 확장 영역과 실리사이드층 사이에 1×1020㎝-3정도의 불순물 농도를 갖는 반도체 영역을 형성함으로써, 소스, 드레인 확장 영역과 실리사이드층과의 컨택트 저항이 상대적으로 작아진다. 이에 따라, 전류가 실리사이드층으로부터 소스, 드레인 확장 영역으로 흐를 때의 전압 강하가 적어지기 때문에, 전류 강하가 저감되어 MISFET의 고속 동작을 실현할 수 있다.

Claims (51)

  1. 반도체 기판의 제1 도전형의 주면 부분사에, 게이트 전극 양단에 형성된 제2 도전형의 소스, 드레인 확장 영역과, 상기 게이트 전극 및 상기 게이트 전극의 측벽에 설치된 측벽 스페이서에 대하여 자기 정합으로 형성된 제2 도전형의 소스, 드레인 확산 영역과, 상기 소스, 드레인 확산 영역의 표면에 실리사이드층을 포함한 MISFET을 포함하는 반도체 집적 회로 장치에 있어서,
    상기 소스, 드레인 확장 영역과 상기 소스, 드레인 확산 영역 사이에, 상기 게이트 전극 및 상기 측벽 스페이서에 대하여 자기 정합으로 형성된 제2 도전형 반도체 영역이 존재하고 있는 것을 특징으로 하는 반도체 집적 회로 장치.
  2. 제1항에 있어서,
    상기 소스, 드레인 확장 영역의 불순물 농도는 상기 반도체 영역의 불순물 농도보다 상대적으로 낮은 것을 특징으로 하는 반도체 집적 회로 장치.
  3. 제1항에 있어서,
    상기 소스, 드레인 확산 영역의 불순물 농도는 상기 반도체 영역의 불순물 농도와 동일하거나, 또는 상기 반도체 영역의 불순물 농도보다 상대적으로 높은 것을 특징으로 하는 반도체 집적 회로 장치.
  4. 제1항에 있어서,
    상기 소스, 드레인 확장 영역의 불순물 농도는 상기 반도체 영역의 불순물 농도보다 상대적으로 낮고, 상기 소스, 드레인 확산 영역의 불순물 농도는 상기 반도체 영역의 불순물 농도와 동일하거나, 또는 상기 반도체 영역의 불순물 농도보다 상대적으로 높은 것을 특징으로 하는 반도체 집적 회로 장치.
  5. 제1항에 있어서,
    상기 소스, 드레인 확산 영역의 불순물 농도는 상기 반도체 영역의 불순물 농도와 동일하거나, 또는 상기 반도체 영역의 불순물 농도보다 상대적으로 낮은 것을 특징으로 하는 반도체 집적 회로 장치.
  6. 제1항에 있어서,
    채널 영역으로부터 상기 측벽 스페이서의 단부를 향하여 상기 소스, 드레인 확장 영역, 상기 반도체 영역, 상기 소스, 드레인 확산 영역이 상기 기판에, 순서대로 위치하는 것을 특징으로 하는 반도체 집적 회로 장치.
  7. 제1항에 있어서,
    채널 영역으로부터 상기 측벽 스페이서의 단부를 향하여 상기 소스, 드레인 확장 영역, 상기 반도체 영역, 상기 실리사이드층, 상기 소스, 드레인 확산 영역이 상기 기판에, 순서대로 위치하는 것을 특징으로 하는 반도체 집적 회로 장치.
  8. 제1항에 있어서,
    상기 소스, 드레인 확장 영역의 하부에 접하여, 상기 기판에 제1 도전형의 불순물을 도입하여 형성된 포켓층을 더 포함하는 것을 특징으로 하는 반도체 집적 회로 장치.
  9. 반도체 집적 회로 장치의 제조 방법에 있어서,
    (a) 기판 상에 실리콘막으로 구성된 게이트 전극을 형성하는 공정과,
    (b) 상기 게이트 전극 양단의 상기 기판에 제1 n형 불순물을 이온 주입하고, 소스, 드레인 확장 영역을 형성하는 공정과,
    (c) 상기 게이트 전극의 측벽에 측벽 스페이서를 형성하는 공정과,
    (d) 상기 게이트 전극과 상기 측벽 스페이서에 대하여 자기 정합으로 상기 기판에 제2 n형 불순물을 이온 주입하고, 소스, 드레인 확산 영역을 형성하는 공정과,
    (e) 상기 기판에 세정 처리를 실시하는 공정과,
    (f) 상기 기판 상에 고융점 금속막을 피착한 후, 열 처리에 의해 상기 소스, 드레인 확산 영역의 표면에 실리사이드층을 형성하는 공정을 포함하고,
    상기 (c) 공정 후에, 상기 게이트 전극과 상기 측벽 스페이서에 대하여 자기 정합으로 상기 기판에 제3 n형 불순물을 이온 주입하고, 반도체 영역을 형성하는 공정을 더 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  10. 제9항에 있어서.
    상기 반도체 영역을 형성하는 공정에 앞서, 상기 기판에 세정 처리가 실시된 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  11. 제9항에 있어서,
    상기 (f) 공정의 열 처리 후에, 미반응의 고융점 금속막이 제거되는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  12. 제9항에 있어서,
    상기 실리사이드막은 상기 게이트 전극을 구성하는 실리콘막의 표면과 상기 소스, 드레인 확산 영역의 표면에 형성되는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  13. 제9항에 있어서,
    상기 측벽 스페이서는 산화실리콘막으로 구성된 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  14. 제9항에 있어서,
    상기 제3 n형 불순물은 상기 기판의 법선 방향에 대하여 소정의 각도를 갖는경사 주입으로 상기 기판에 이온 주입되는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  15. 제9항에 있어서,
    상기 제2 n형 불순물은 상기 기판의 법선 방향으로부터의 수직 주입으로 상기 기판에 이온 주입되고, 상기 제3 n형 불순물은 상기 기판의 법선 방향에 대하여 소정의 각도를 갖는 경사 주입으로 상기 기판에 이온 주입되는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  16. 제9항에 있어서,
    상기 소스, 드레인 확장 영역의 불순물 농도는 상기 반도체 영역의 불순물 농도보다 상대적으로 낮은 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  17. 제9항에 있어서,
    상기 소스, 드레인 확산 영역의 불순물 농도는 상기 반도체 영역의 불순물 농도와 동일하거나, 또는 상기 반도체 영역의 불순물 농도보다 상대적으로 높은 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  18. 제9항에 있어서,
    상기 소스, 드레인 확장 영역의 불순물 농도는 상기 반도체 영역의 불순물 농도보다 상대적으로 낮고, 상기 소스, 드레인 확산 영역의 불순물 농도는 상기 반도체 영역의 불순물 농도와 동일하거나, 또는 상기 반도체 영역의 불순물 농도보다 상대적으로 높은 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  19. 제9항에 있어서,
    상기 소스, 드레인 확산 영역의 불순물 농도는 상기 반도체 영역의 불순물 농도와 동일하거나, 또는 상기 반도체 영역의 불순물 농도보다 상대적으로 낮은 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  20. 제9항에 있어서,
    상기 반도체 영역의 접합 깊이는 상기 소스, 드레인 확장 영역의 접합 깊이보다 상대적으로 깊고, 상기 소스, 드레인 확산 영역의 접합 깊이보다 상대적으로 얕은 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  21. 제9항에 있어서,
    채널 영역으로부터 상기 측벽 스페이서의 단부를 향하여 상기 소스, 드레인 확장 영역, 상기 반도체 영역, 상기 소스, 드레인 확산 영역이 상기 기판에, 순서대로 위치하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  22. 제9항에 있어서,
    채널 영역으로부터 측벽 스페이서의 단부를 향하여 상기 소스, 드레인 확장 영역, 상기 반도체 영역, 상기 실리사이드층, 상기 소스, 드레인 확산 영역이 상기 기판에, 순서대로 위치하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  23. 제9항에 있어서,
    상기 (b) 공정은 상기 게이트 전극에 대하여 자기 정합으로 상기 기판에 p형 불순물을 이온 주입하고, 상기 소스, 드레인 확장 영역의 하부에 접하여 포켓 영역을 형성하는 공정을 더 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  24. 제9항에 있어서,
    상기 게이트 전극의 게이트 길이는 0.15㎛ 이하이거나, 또는 상기 측벽 스페이서의 스페이서 길이는 0.07㎛ 이하인 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  25. 제9항에 있어서,
    상기 (d) 공정에 앞서, 상기 기판의 노출 표면에 선택 에피택셜층을 형성하는 공정을 더 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  26. 반도체 집적 회로 장치의 제조 방법에 있어서,
    (a) 기판에 설치된 p형 영역 상에 실리콘막으로 구성된 제1 게이트 전극과, 상기 기판에 설치된 n형 영역 상에 실리콘막으로 구성된 제2 게이트 전극을 형성하는 공정과,
    (b) 상기 제1 게이트 전극 양단의 상기 p형 영역에 제1 n형 불순물을 이온 주입하고, 소스, 드레인 n형 확장 영역을 형성하는 공정과,
    (c) 상기 제2 게이트 전극 양단의 상기 n형 영역에 제1 p형 불순물을 이온 주입하고, 소스, 드레인 p형 확장 영역을 형성하는 공정과,
    (d) 상기 제1 게이트 전극의 측벽에 제1 측벽 스페이서와, 상기 제2 게이트 전극의 측벽에 제2 측벽 스페이서를 형성하는 공정과,
    (e) 상기 제1 게이트 전극과 상기 제1 측벽 스페이서에 대하여 자기 정합으로 상기 p형 영역에 제2 n형 불순물을 이온 주입하고, 소스, 드레인 n형 확산 영역을 형성하는 공정과,
    (f) 상기 제2 게이트 전극과 상기 제2 측벽 스페이서에 대하여 자기 정합으로 상기 n형 영역에 제2 p형 불순물을 이온 주입하고, 소스, 드레인 p형 확산 영역을 형성하는 공정과,
    (g) 상기 기판에 세정 처리를 실시하는 공정과,
    (h) 상기 기판 상에 코발트막을 피착한 후, 열 처리에 의해 상기 소스, 드레인 n형 확산 영역의 표면 및 상기 소스, 드레인 p형 확산 영역의 표면에 코발트 실리사이드층을 형성하는 공정을 포함하고,
    상기 (d) 공정 후에, 상기 제1 게이트 전극과 상기 제1 측벽 스페이서에 대하여 자기 정합으로 상기 p형 영역에 제3 n형 불순물을 이온 주입하고, n형 반도체 영역을 형성하는 공정과, 상기 제2 게이트 전극과 상기 제2 측벽 스페이서에 대하여 자기 정합으로 상기 n형 영역에 제3 p형 불순물을 이온 주입하고, p형 반도체 영역을 형성하는 공정을 더 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  27. 제26항에 있어서,
    상기 제3 n형 불순물 및 상기 제3 p형 불순물을 이온 주입하는 공정에 앞서, 상기 기판에 세정 처리가 실시된 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  28. 제26항에 있어서,
    상기 (h) 공정의 열 처리 후에, 미반응의 코발트막이 제거되는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  29. 제26항에 있어서,
    상기 코발트 실리사이드층은 상기 제1 게이트 전극을 구성하는 실리콘막의 표면, 상기 소스, 드레인 n형 확산 영역의 표면, 상기 제2 게이트 전극을 구성하는실리콘막의 표면, 및 상기 소스, 드레인 p형 확산 영역의 표면에 형성되는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  30. 제26항에 있어서,
    상기 제1 측벽 스페이서 및 상기 제2 측벽 스페이서는 산화실리콘막으로 구성된 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  31. 제26항에 있어서,
    상기 제3 n형 불순물은 상기 기판의 법선 방향에 대하여 소정의 각도를 갖는 경사 주입으로 상기 p형 영역에 이온 주입되고,
    상기 제3 p형 불순물은 상기 기판의 법선 방향에 대하여 소정의 각도를 갖는 경사 주입으로 상기 n형 영역에 이온 주입되는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  32. 제26항에 있어서,
    상기 제2 n형 불순물은 상기 기판의 법선 방향으로부터의 수직 주입으로 상기 p형 영역에 이온 주입되고, 상기 제3 n형 불순물은 상기 기판의 법선 방향에 대하여 소정의 각도를 갖는 경사 주입으로 상기 p형 영역에 이온 주입되고,
    상기 제2 p형 불순물은 상기 기판의 법선 방향으로부터의 수직 주입으로 상기 n형 영역에 이온 주입되고, 상기 제3 p형 불순물은 상기 기판의 법선 방향에 대하여 소정의 각도를 갖는 경사 주입으로 상기 n형 영역에 이온 주입되는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  33. 제26항에 있어서,
    상기 소스, 드레인 n형 확장 영역의 불순물 농도는 상기 n형 반도체 영역의 불순물 농도보다 상대적으로 낮고,
    상기 소스, 드레인 p형 확장 영역의 불순물 농도는 상기 p형 반도체 영역의 불순물 농도보다 상대적으로 낮은 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  34. 제26항에 있어서,
    상기 소스, 드레인 n형 확산 영역의 불순물 농도는 상기 n형 반도체 영역의 불순물 농도와 동일하거나, 또는 상기 n형 반도체 영역의 불순물 농도보다 상대적으로 높고,
    상기 소스, 드레인 p형 확산 영역의 불순물 농도는 상기 p형 반도체 영역의 불순물 농도와 동일하거나, 또는 상기 p형 반도체 영역의 불순물 농도보다 상대적으로 높은 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  35. 제26항에 있어서,
    상기 소스, 드레인 n형 확장 영역의 불순물 농도는 상기 n형 반도체 영역의불순물 농도보다 상대적으로 낮고, 또한 상기 소스, 드레인 n형 확산 영역의 불순물 농도는 상기 n형 반도체 영역의 불순물 농도와 동일하거나, 또는 상기 n형 반도체 영역의 불순물 농도보다 상대적으로 높고,
    상기 소스, 드레인 p형 확장 영역의 불순물 농도는 상기 p형 반도체 영역의 불순물 농도보다 상대적으로 낮고, 상기 소스, 드레인 p형 확산 영역의 불순물 농도는 상기 p형 반도체 영역의 불순물 농도와 동일하거나, 상기 p형 반도체 영역의 불순물 농도보다 상대적으로 높은 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  36. 제26항에 있어서,
    상기 소스, 드레인 n형 확산 영역의 불순물 농도는 상기 n형 반도체 영역의 불순물 농도와 동일하거나, 또는 상기 n형 반도체 영역의 불순물 농도보다 상대적으로 낮고,
    상기 소스, 드레인 p형 확산 영역의 불순물 농도는 상기 p형 반도체 영역의 불순물 농도와 동일하거나, 또는 상기 p형 반도체 영역의 불순물 농도보다 상대적으로 낮은 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  37. 제26항에 있어서,
    상기 n형 반도체 영역의 접합 깊이는 상기 소스, 드레인 n형 확장 영역의 접합 깊이보다 상대적으로 깊고, 상기 소스, 드레인 n형 확산 영역의 접합 깊이보다상대적으로 얕고,
    상기 p형 반도체 영역의 접합 깊이는 상기 소스, 드레인 p형 확장 영역의 접합 깊이보다 상대적으로 깊고, 상기 소스, 드레인 p형 확산 영역의 접합 깊이보다 상대적으로 얕은 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  38. 제26항에 있어서,
    채널 영역으로부터 상기 제1 측벽 스페이서의 단부를 향하여 상기 소스, 드레인 n형 확장 영역, 상기 n형 반도체 영역, 상기 소스, 드레인 n형 확산 영역이 상기 p형 영역에 순서대로 위치하고,
    채널 영역으로부터 상기 제2 측벽 스페이서의 단부를 향하여 상기 소스, 드레인 p형 확장 영역, 상기 p형 반도체 영역, 상기 소스, 드레인 p형 확산 영역이 상기 n형 영역에 순서대로 위치하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  39. 제26항에 있어서,
    채널 영역으로부터 상기 제1 측벽 스페이서의 단부를 향하여 상기 소스, 드레인 n형 확장 영역, 상기 n형 반도체 영역, 상기 코발트 실리사이드층, 상기 소스, 드레인 n형 확산 영역이 상기 p형 영역에 순서대로 위치하고,
    채널 영역으로부터 상기 제2 측벽 스페이서의 단부를 향하여 상기 소스, 드레인 p형 확장 영역, 상기 p형 반도체 영역, 상기 코발트 실리사이드층, 상기 소스, 드레인 p형 확산 영역이 상기 n형 영역에 순서대로 위치하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  40. 제26항에 있어서,
    상기 (b) 공정은 상기 제1 게이트 전극에 대하여 자기 정합으로 상기 p형 영역에 p형 불순물을 이온 주입하고, 상기 소스, 드레인 n형 확장 영역의 하부에 접하여 p형 포켓 영역을 형성하는 공정을 더 포함하고, 상기 (c) 공정은 상기 제2 게이트 전극에 대하여 자기 정합으로 상기 n형 영역에 n형 불순물을 이온 주입하고, 상기 소스, 드레인 p형 확장 영역의 하부에 접하여 n형 포켓 영역을 형성하는 공정을 더 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  41. 제26항에 있어서,
    상기 제1 게이트 전극 및 상기 제2 게이트 전극의 게이트 길이는 0.15㎛ 이하이거나, 또는 상기 제1 측벽 스페이서 및 상기 제2 측벽 스페이서의 스페이서 길이가 0.07㎛ 이하인 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  42. 제26항에 있어서,
    상기 (e) 공정에 앞서, 상기 기판의 노출 표면에 선택 에피택셜층을 형성하는 공정을 더 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  43. 반도체 집적 회로 장치의 제조 방법에 있어서,
    (a) 게이트 전극 양단의 기판에 제1 n형 불순물을 도입하고, 소스, 드레인 확장 영역을 형성하는 공정과,
    (b) (a) 공정 후, 상기 게이트 전극의 측벽에 측벽 스페이서를 형성하는 공정과,
    (c) (b) 공정 후, 기판 표면에 선택적으로 에피택셜층을 형성하는 공정과,
    (d) 상기 측벽 스페이서에 대하여 자기 정합으로 제2 n형 불순물을 도입하고, 상기 기판 내에 소스, 드레인 확산 영역을 형성하는 공정과,
    (e) 상기 측벽 스페이서에 대하여 자기 정합으로 제3 n형 불순물을 도입하고, 상기 기판 내에 반도체 영역을 형성하는 공정과,
    (f) 상기 기판 상에 고융점 금속막을 피착한 후, 열 처리에 의해 소스, 드레인 영역의 표면에 실리사이드층을 형성하는 공정을 포함하고,
    상기 제3 n형 불순물은 상기 기판의 법선 방향에 대하여 소정의 각도를 갖는 경사 주입으로 이온 주입되는 반도체 집적 회로 장치의 제조 방법.
  44. 제43항에 있어서,
    (f) 공정에 있어서, 상기 고융점 금속막을 피착하기 전에 상기 기판을 세정 처리하는 반도체 집적 회로 장치의 제조 방법.
  45. 반도체 집적 회로 장치의 제조 방법에 있어서,
    (a) 게이트 전극 양단의 기판에 제1 n형 불순물을 도입하고, 소스, 드레인 확장 영역을 형성하는 공정과,
    (b) (a) 공정 후, 상기 게이트 전극의 측벽에 측벽 스페이서를 형성하는 공정과,
    (c) 상기 측벽 스페이서에 대하여 자기 정합으로 제2 n형 불순물을 도입하고, 기판 내에 소스, 드레인 확산 영역을 형성하는 공정과,
    (d) 상기 측벽 스페이서에 대하여 자기 정합으로 제3 n형 불순물을 도입하고, 상기 기판 내에 반도체 영역을 형성하는 공정과,
    (e) 상기 기판 상에 고융점 금속막을 피착한 후, 열 처리에 의해 소스, 드레인 영역의 표면에 실리사이드층을 형성하는 공정을 포함하고,
    상기 제3 n형 불순물은 상기 기판의 법선 방향에 대하여 소정의 각도를 갖는 경사 주입으로 이온 주입되는 반도체 집적 회로 장치의 제조 방법.
  46. 제45항에 있어서,
    (e) 공정에 있어서, 상기 고융점 금속막을 피착하기 전에 상기 기판을 세정 처리하는 반도체 집적 회로 장치의 제조 방법.
  47. 제43항에 있어서,
    상기 제2 n형 불순물은 상기 기판의 법선 방향에서의 각도가 상기 제3 n형 불순물에 비해 수직에 가까운 주입으로 이온 주입되는 반도체 집적 회로 장치의 제조 방법.
  48. 제43항에 있어서,
    상기 소스, 드레인 확장 영역의 상기 불순물 농도는 상기 반도체 영역의 불순물 농도보다 낮고, 상기 반도체 영역의 접합 깊이는 상기 소스, 드레인 확장 영역의 접합 깊이보다 깊고, 또한, 상기 소스, 드레인 확산 영역의 접합 깊이보다 얕은 반도체 집적 회로 장치의 제조 방법.
  49. 반도체 집적 회로 장치에 있어서,
    반도체 기판의 제1 도전형의 주면 부분이고, 게이트 전극 양단에 형성된 제2 도전형의 소스, 드레인 확장 영역과,
    상기 게이트 전극의 측벽에 설치된 측벽 스페이서에 대하여 자기 정합으로 형성된 제2 도전형의 소스, 드레인 확산 영역과,
    상기 소스, 드레인 확산 영역의 표면에 형성된 실리사이드층과,
    상기 소스, 드레인 확장 영역과 상기 소스, 드레인 확산 영역 사이에 형성된 제2 도전형 반도체 영역을 포함하고,
    상기 소스, 드레인 확장 영역의 불순물 농도는 상기 반도체 영역의 불순물 농도보다 낮고,
    상기 반도체 영역의 접합 깊이는 상기 소스, 드레인 확장 영역의 접합 깊이보다 깊고, 상기 소스, 드레인 확산 영역의 접합 깊이보다 얕은 반도체 집적 회로장치.
  50. 반도체 집적 회로 장치에 있어서,
    반도체 기판의 제1 도전형의 주면 부분이고, 게이트 전극 양단에 형성된 제2 도전형의 소스, 드레인 확장 영역과,
    상기 게이트 전극의 측벽에 설치된 측벽 스페이서에 대하여 자기 정합으로 형성된 제2 도전형의 소스, 드레인 확산 영역과,
    상기 소스, 드레인 확산 영역의 표면에 형성된 에피택셜층과,
    상기 에피택셜층에 형성된 실리사이드층과,
    상기 소스, 드레인 확장 영역과 상기 소스, 드레인 확산 영역 사이에 형성된 제2 도전형 반도체 영역을 포함하는 반도체 집적 회로 장치.
  51. 제50항에 있어서,
    상기 소스, 드레인 확장 영역의 불순물 농도는 상기 반도체 영역의 불순물 농도보다 낮고,
    상기 반도체 영역의 접합 깊이는 상기 소스, 드레인 확장 영역의 접합 깊이보다 깊고, 또한, 상기 소스, 드레인 확산 영역의 접합 깊이보다 얕은 반도체 집적 회로 장치.
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