JPH065872A - 不揮発性半導体記憶装置の製造方法 - Google Patents
不揮発性半導体記憶装置の製造方法Info
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- JPH065872A JPH065872A JP4159109A JP15910992A JPH065872A JP H065872 A JPH065872 A JP H065872A JP 4159109 A JP4159109 A JP 4159109A JP 15910992 A JP15910992 A JP 15910992A JP H065872 A JPH065872 A JP H065872A
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- 239000004065 semiconductor Substances 0.000 title claims description 20
- 238000004519 manufacturing process Methods 0.000 title claims description 6
- 239000000758 substrate Substances 0.000 claims abstract description 31
- 238000005530 etching Methods 0.000 claims abstract description 9
- 238000000151 deposition Methods 0.000 claims abstract 2
- 238000009792 diffusion process Methods 0.000 claims description 25
- 238000000034 method Methods 0.000 claims description 16
- 239000004020 conductor Substances 0.000 claims description 12
- 239000012535 impurity Substances 0.000 claims description 7
- 150000002500 ions Chemical class 0.000 claims description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 29
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 22
- 229910052710 silicon Inorganic materials 0.000 abstract description 22
- 239000010703 silicon Substances 0.000 abstract description 22
- -1 boron ions Chemical class 0.000 abstract description 14
- 229910052785 arsenic Inorganic materials 0.000 abstract description 8
- 229910052796 boron Inorganic materials 0.000 abstract description 6
- 239000004793 Polystyrene Substances 0.000 description 4
- 229920002223 polystyrene Polymers 0.000 description 4
- HAYXDMNJJFVXCI-UHFFFAOYSA-N arsenic(5+) Chemical compound [As+5] HAYXDMNJJFVXCI-UHFFFAOYSA-N 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 239000002784 hot electron Substances 0.000 description 2
- 238000010030 laminating Methods 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 239000002253 acid Substances 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 102200091804 rs104894738 Human genes 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
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Abstract
(57)【要約】 （修正有）
【目的】 不揮発性半導体記憶装置特に電気的に書き込
み消去可能な読み出し専用記憶装置において、セルのし
きい値が変動しない高信頼のセルを得る。 【構成】 ｐ型シリコン基板１に第１ゲート酸化膜２、
第１多結晶シリコン膜３を順次積層し、ボロンイオン４
を基板にこれを回転させながら斜め方向から注入し、ｐ
型拡散層５を形成する。次に、ヒ素イオン７を基板に垂
直に注入し低濃度の第１ｎ型拡散層６を形成し、続い
て、第１ゲート酸化膜と第１多結晶シリコン膜の上に第
２多結晶シリコン膜を成長させる。更に、シリコン膜の
異方性エッチングを行い、第１多結晶シリコン膜にシリ
コン膜によるサイドウォールを形成し、ヒ素イオンを基
板に垂直に注入し、熱処理を施して高濃度の第２ｎ拡散
層１０を形成する。更に、第２ゲート酸化膜１１と多結
晶シリコン膜８からなる制御ゲート電極１２を積層し、
ゲート電極を形成する。
み消去可能な読み出し専用記憶装置において、セルのし
きい値が変動しない高信頼のセルを得る。 【構成】 ｐ型シリコン基板１に第１ゲート酸化膜２、
第１多結晶シリコン膜３を順次積層し、ボロンイオン４
を基板にこれを回転させながら斜め方向から注入し、ｐ
型拡散層５を形成する。次に、ヒ素イオン７を基板に垂
直に注入し低濃度の第１ｎ型拡散層６を形成し、続い
て、第１ゲート酸化膜と第１多結晶シリコン膜の上に第
２多結晶シリコン膜を成長させる。更に、シリコン膜の
異方性エッチングを行い、第１多結晶シリコン膜にシリ
コン膜によるサイドウォールを形成し、ヒ素イオンを基
板に垂直に注入し、熱処理を施して高濃度の第２ｎ拡散
層１０を形成する。更に、第２ゲート酸化膜１１と多結
晶シリコン膜８からなる制御ゲート電極１２を積層し、
ゲート電極を形成する。
Description
【０００１】
【産業上の利用分野】本発明は、不揮発性半導体記憶装
置の製造方法に関し、特に電気的に書き込み消去可能な
読み出し専用記憶装置（ＥＥＰＲＯＭ）の製造方法に関
する。
置の製造方法に関し、特に電気的に書き込み消去可能な
読み出し専用記憶装置（ＥＥＰＲＯＭ）の製造方法に関
する。
【０００２】
【従来の技術】上述のＥＥＰＲＯＭの一つの代表的な従
来の製法を図面を用いて説明する。すなわち図６（Ａ）
に示すように、ｐ型シリコン基板１の上に第１ゲート酸
化膜２、第１多結晶シリコン膜３、第２ゲート酸化膜１
１、制御ゲート電極１２を順次積層したゲート電極１３
を形成する。次に図６（Ｂ）において、ボロンイオン４
をｐ型シリコン基板１を回転させながら斜めに注入し、
ｐ型拡散層５を形成する。次に、図６（Ｃ）において、
ヒ素イオン７をｐ型シリコン基板１に対して垂直に注入
し、第１ｎ型拡散層６を形成する。次に図７（Ａ）にお
いて、絶縁膜１４を成長させる。次に図７（Ｂ）におい
て、異方性エッチングを行い、サイドウォール１５をゲ
ート電極１３の側面に形成する。その後、図７（Ｃ）に
おいて、再びヒ素イオン９をｐ型シリコン基板１に対し
て垂直に注入し、熱処理を行って高濃度の第２ｎ型拡散
層１０を形成し、ドレイン領域１６、ソース領域１７と
する。以上の様な方法により、ＥＥＰＲＯＭが形成され
る。上述したＥＥＰＲＯＭでのデータの書き込みは、制
御ゲート電極１２に正電圧、ドレイン領域１６側より、
第１ゲート酸化膜２を介して、ホットエレクトロンとし
て負電荷を第１多結晶シリコン膜３に注入蓄積する事で
行なう。これに対し、消去は制御ゲート電極１２に負電
圧を印加するか、またはｐ型シリコン基板１に正電圧を
印加するか、または制御ゲート電極１２に負電圧とｐ型
シリコン基板１に正電圧を同時に印加することにより、
第１多結晶シリコン膜３中に蓄積された負電荷をトンネ
ル現象により放出する事で行なう。
来の製法を図面を用いて説明する。すなわち図６（Ａ）
に示すように、ｐ型シリコン基板１の上に第１ゲート酸
化膜２、第１多結晶シリコン膜３、第２ゲート酸化膜１
１、制御ゲート電極１２を順次積層したゲート電極１３
を形成する。次に図６（Ｂ）において、ボロンイオン４
をｐ型シリコン基板１を回転させながら斜めに注入し、
ｐ型拡散層５を形成する。次に、図６（Ｃ）において、
ヒ素イオン７をｐ型シリコン基板１に対して垂直に注入
し、第１ｎ型拡散層６を形成する。次に図７（Ａ）にお
いて、絶縁膜１４を成長させる。次に図７（Ｂ）におい
て、異方性エッチングを行い、サイドウォール１５をゲ
ート電極１３の側面に形成する。その後、図７（Ｃ）に
おいて、再びヒ素イオン９をｐ型シリコン基板１に対し
て垂直に注入し、熱処理を行って高濃度の第２ｎ型拡散
層１０を形成し、ドレイン領域１６、ソース領域１７と
する。以上の様な方法により、ＥＥＰＲＯＭが形成され
る。上述したＥＥＰＲＯＭでのデータの書き込みは、制
御ゲート電極１２に正電圧、ドレイン領域１６側より、
第１ゲート酸化膜２を介して、ホットエレクトロンとし
て負電荷を第１多結晶シリコン膜３に注入蓄積する事で
行なう。これに対し、消去は制御ゲート電極１２に負電
圧を印加するか、またはｐ型シリコン基板１に正電圧を
印加するか、または制御ゲート電極１２に負電圧とｐ型
シリコン基板１に正電圧を同時に印加することにより、
第１多結晶シリコン膜３中に蓄積された負電荷をトンネ
ル現象により放出する事で行なう。
【０００３】
【発明が解決しようとする課題】メモリセルをアレイ状
に集積化したメモリにおいて、データの書き込みディス
ターブ（書き込み時、非選択セルにドレイン電圧が印加
され、書き込まれたセルのしきい値が低下し、結果とし
て非選択セル中のデータが消去される現象）を軽減させ
るためには、ドレイン端のｎ型拡散層の濃度を下げるこ
とが有効である。それゆえ、従来の製造方法では、サイ
ドウォールを形成し、第１多結晶シリコン膜の下には低
濃度の第１ｎ型拡散層を形成している。さらに、第１ｎ
型拡散層の周辺に、高濃度の第２ｎ型拡散層を形成し、
メモリセルの拡散層抵抗をさげている。しかしながら、
セルの書き込み時に、チャネル領域内でのホットエレク
トロンの一部がゲート電極の側面のサイドウォールに捕
獲され、セルのしきい値の変動がおきる。これは、信頼
性上大きな問題であった。
に集積化したメモリにおいて、データの書き込みディス
ターブ（書き込み時、非選択セルにドレイン電圧が印加
され、書き込まれたセルのしきい値が低下し、結果とし
て非選択セル中のデータが消去される現象）を軽減させ
るためには、ドレイン端のｎ型拡散層の濃度を下げるこ
とが有効である。それゆえ、従来の製造方法では、サイ
ドウォールを形成し、第１多結晶シリコン膜の下には低
濃度の第１ｎ型拡散層を形成している。さらに、第１ｎ
型拡散層の周辺に、高濃度の第２ｎ型拡散層を形成し、
メモリセルの拡散層抵抗をさげている。しかしながら、
セルの書き込み時に、チャネル領域内でのホットエレク
トロンの一部がゲート電極の側面のサイドウォールに捕
獲され、セルのしきい値の変動がおきる。これは、信頼
性上大きな問題であった。
【０００４】
【課題を解決するための手段】本発明は、ｐ型シリコン
基板等の第１導電型半導体基板に第１ゲート酸化膜等の
絶縁膜、第１多結晶シリコン膜等の導電体を積層する行
程と、ボロンイオン等の第１導電型不純物イオンを前記
基板に対して、斜め方向からかつ前記基板を回転させな
がら、注入する行程と、ヒ素イオン等の前記第１導電型
と反対の導電型を有する第２導電型不純物イオンを前記
基板に対して垂直に注入し低濃度のｎ型等の第２導電型
拡散層を形成する行程と、前記第１導電体をおおうよう
に第２多結晶シリコン膜等の導電体を成長させ異方性エ
ッチングを行い側面に残す行程と、前記第２導電型不純
物イオンを前記基板に垂直に注入して高濃度のｎ型等の
第２導電型拡散層を形成する行程と、第２ゲート酸化膜
等の絶縁膜、制御ゲート電極を積層させる行程を含む構
成により、前記課題を解決する。
基板等の第１導電型半導体基板に第１ゲート酸化膜等の
絶縁膜、第１多結晶シリコン膜等の導電体を積層する行
程と、ボロンイオン等の第１導電型不純物イオンを前記
基板に対して、斜め方向からかつ前記基板を回転させな
がら、注入する行程と、ヒ素イオン等の前記第１導電型
と反対の導電型を有する第２導電型不純物イオンを前記
基板に対して垂直に注入し低濃度のｎ型等の第２導電型
拡散層を形成する行程と、前記第１導電体をおおうよう
に第２多結晶シリコン膜等の導電体を成長させ異方性エ
ッチングを行い側面に残す行程と、前記第２導電型不純
物イオンを前記基板に垂直に注入して高濃度のｎ型等の
第２導電型拡散層を形成する行程と、第２ゲート酸化膜
等の絶縁膜、制御ゲート電極を積層させる行程を含む構
成により、前記課題を解決する。
【０００５】
【実施例】以下、本発明の第１実施例について図面を参
照して説明する。図１及び図２は本発明の第１実施例を
説明するための半導体装置の工程の断面図である。ま
ず、図１（Ａ）に示すごとく、ｐ型シリコン基板１の上
に膜厚１００オングストロームの第１ゲート酸化膜２、
膜厚１５００オングストロームの第１多結晶シリコン膜
３を形成する。次に、図１（Ｂ）のように、ｐ型シリコ
ン基板１を回転させながらボロンイオン４を斜めに注入
し、ｐ型拡散層５を形成する。次に、図１（Ｃ）のよう
に、ヒ素イオン７をｐ型シリコン基板１に対して垂直に
注入し低濃度の第１ｎ型拡散層６を形成する。次に、図
２（Ａ）のように、第２多結晶シリコン膜８を成長させ
る。次に、図２（Ｂ）のように、シリコン膜の異方性エ
ッチングを行い、第１多結晶シリコン膜３にシリコン膜
によるサイドウォールを形成する。次に、図２（Ｃ）の
ように、ヒ素イオン９をｐ型シリコン基板１に対して垂
直に注入し、熱処理を施して高濃度の第２ｎ型拡散層１
０を形成する。次に、図２（Ｄ）のように、膜厚２５０
オングストロームの第２ゲート酸化膜１１、膜厚２５０
０オングストロームの多結晶シリコン膜からなる制御ゲ
ート電極１２を積層しゲート電極１３を形成する。この
ように形成された第１実施例では、低濃度の第１ｎ型拡
散層６を形成したことにより、書き込みディスターブは
軽減する。さらに従来例におけるシリコン酸化膜（絶縁
膜）からなるサイドウォールがないため、書き込み時に
ゲート電極側面のサイドウォールでの電子の捕獲も起き
ず、書き込み時のセルのしきい値の変動を抑えることが
できる。さらに第１多結晶シリコン３と第２ｎ型拡散層
１０がオーバーラップしているため両者の距離が従来の
セルよりも短く、その結果書き込みの高速化が実現でき
る。
照して説明する。図１及び図２は本発明の第１実施例を
説明するための半導体装置の工程の断面図である。ま
ず、図１（Ａ）に示すごとく、ｐ型シリコン基板１の上
に膜厚１００オングストロームの第１ゲート酸化膜２、
膜厚１５００オングストロームの第１多結晶シリコン膜
３を形成する。次に、図１（Ｂ）のように、ｐ型シリコ
ン基板１を回転させながらボロンイオン４を斜めに注入
し、ｐ型拡散層５を形成する。次に、図１（Ｃ）のよう
に、ヒ素イオン７をｐ型シリコン基板１に対して垂直に
注入し低濃度の第１ｎ型拡散層６を形成する。次に、図
２（Ａ）のように、第２多結晶シリコン膜８を成長させ
る。次に、図２（Ｂ）のように、シリコン膜の異方性エ
ッチングを行い、第１多結晶シリコン膜３にシリコン膜
によるサイドウォールを形成する。次に、図２（Ｃ）の
ように、ヒ素イオン９をｐ型シリコン基板１に対して垂
直に注入し、熱処理を施して高濃度の第２ｎ型拡散層１
０を形成する。次に、図２（Ｄ）のように、膜厚２５０
オングストロームの第２ゲート酸化膜１１、膜厚２５０
０オングストロームの多結晶シリコン膜からなる制御ゲ
ート電極１２を積層しゲート電極１３を形成する。この
ように形成された第１実施例では、低濃度の第１ｎ型拡
散層６を形成したことにより、書き込みディスターブは
軽減する。さらに従来例におけるシリコン酸化膜（絶縁
膜）からなるサイドウォールがないため、書き込み時に
ゲート電極側面のサイドウォールでの電子の捕獲も起き
ず、書き込み時のセルのしきい値の変動を抑えることが
できる。さらに第１多結晶シリコン３と第２ｎ型拡散層
１０がオーバーラップしているため両者の距離が従来の
セルよりも短く、その結果書き込みの高速化が実現でき
る。
【０００６】以下、本発明の第２実施例について、図面
を参照して説明する。図３ないし図５は、本発明の第２
実施例を説明するための半導体装置の工程の断面図であ
る。まず、図３（Ａ）のように、ｐ型シリコン基板１の
上に、膜厚１００オングストロームの第１ゲート酸化膜
２、膜厚１５００オングストロームの第１多結晶シリコ
ン膜３、膜厚２５０オングストロームの第２ゲート酸化
膜１１を積層させ、不要部分をエッチングする。次に、
図３（Ｂ）のように、ｐ型シリコン基板１を回転しなが
ら、ボロンイオン４を斜めに注入し、ｐ型拡散層５を形
成する。次に、図３（Ｃ）のように、ヒ素イオン７をｐ
型シリコン基板１に対して垂直に注入して、低濃度の第
１ｎ型拡散層６を形成する。次に、図４（Ａ）のよう
に、膜厚２５００オングストロームの第２多結晶シリコ
ン膜８を成長させる。次に、図４（Ｂ）のように、第２
ゲート酸化膜１１をエッチング停止層として、異方性エ
ッチングを行い、第１多結晶シリコン膜３にシリコン膜
によるサイドウォールを形成する。次に、図４（Ｃ）の
ように、ヒ素イオン９を注入し高濃度の第２ｎ型拡散層
１０を形成する。次に、図５（Ａ）のように、ＣＶＤ法
により、膜厚５０００オングストロームの酸化膜１８を
成長させる。次に、図５（Ｂ）のように、ポリスチレン
１９をスピン塗布し、試料表面を平坦化する。次に、図
５（Ｃ）のように、前記酸化膜１８の表面が前記第１多
結晶シリコン膜３上で露出するまでエッチバックを行
い、次いで、ポリスチレン１９をマスクにして、酸化膜
１８のエッチングを行なう。その後、アッシング及び酸
洗浄でポリスチレン１９を取り除く。その後、図５
（Ｄ）のように、膜厚２５０オングストロームの酸化膜
及び膜厚５０００オングストロームの多結晶シリコン膜
からなる制御ゲート電極１２をＣＶＤ法で形成し、次い
で、前記第１多結晶シリコン膜３上にのみ多結晶シリコ
ン膜からなる制御ゲート電極１２が残るように、エッチ
ングを行なう。このように形成された第２実施例では、
第２多結晶シリコン膜８をエッチングする際、第２ゲー
ト酸化膜１１がエッチング停止層となり、第１多結晶シ
リコン膜３がオーバーエッチされることなく、第１多結
晶シリコン膜３の側面にシリコン膜によるサイドウォー
ルが形成される。また、制御ゲート電極１２は自己整合
で形成され、マスク合わせの必要がないため、高信頼の
セルを得る事ができる。本実施例では、半導体基板にシ
リコン基板、絶縁膜に酸化膜、導電体に多結晶シリコン
膜を用いたが、他の半導体基板、絶縁膜、導電体層を用
いることもできる。また、各種膜厚も本発明の効果を失
わない範囲であれば、どのような膜厚にしても差支えが
ない。
を参照して説明する。図３ないし図５は、本発明の第２
実施例を説明するための半導体装置の工程の断面図であ
る。まず、図３（Ａ）のように、ｐ型シリコン基板１の
上に、膜厚１００オングストロームの第１ゲート酸化膜
２、膜厚１５００オングストロームの第１多結晶シリコ
ン膜３、膜厚２５０オングストロームの第２ゲート酸化
膜１１を積層させ、不要部分をエッチングする。次に、
図３（Ｂ）のように、ｐ型シリコン基板１を回転しなが
ら、ボロンイオン４を斜めに注入し、ｐ型拡散層５を形
成する。次に、図３（Ｃ）のように、ヒ素イオン７をｐ
型シリコン基板１に対して垂直に注入して、低濃度の第
１ｎ型拡散層６を形成する。次に、図４（Ａ）のよう
に、膜厚２５００オングストロームの第２多結晶シリコ
ン膜８を成長させる。次に、図４（Ｂ）のように、第２
ゲート酸化膜１１をエッチング停止層として、異方性エ
ッチングを行い、第１多結晶シリコン膜３にシリコン膜
によるサイドウォールを形成する。次に、図４（Ｃ）の
ように、ヒ素イオン９を注入し高濃度の第２ｎ型拡散層
１０を形成する。次に、図５（Ａ）のように、ＣＶＤ法
により、膜厚５０００オングストロームの酸化膜１８を
成長させる。次に、図５（Ｂ）のように、ポリスチレン
１９をスピン塗布し、試料表面を平坦化する。次に、図
５（Ｃ）のように、前記酸化膜１８の表面が前記第１多
結晶シリコン膜３上で露出するまでエッチバックを行
い、次いで、ポリスチレン１９をマスクにして、酸化膜
１８のエッチングを行なう。その後、アッシング及び酸
洗浄でポリスチレン１９を取り除く。その後、図５
（Ｄ）のように、膜厚２５０オングストロームの酸化膜
及び膜厚５０００オングストロームの多結晶シリコン膜
からなる制御ゲート電極１２をＣＶＤ法で形成し、次い
で、前記第１多結晶シリコン膜３上にのみ多結晶シリコ
ン膜からなる制御ゲート電極１２が残るように、エッチ
ングを行なう。このように形成された第２実施例では、
第２多結晶シリコン膜８をエッチングする際、第２ゲー
ト酸化膜１１がエッチング停止層となり、第１多結晶シ
リコン膜３がオーバーエッチされることなく、第１多結
晶シリコン膜３の側面にシリコン膜によるサイドウォー
ルが形成される。また、制御ゲート電極１２は自己整合
で形成され、マスク合わせの必要がないため、高信頼の
セルを得る事ができる。本実施例では、半導体基板にシ
リコン基板、絶縁膜に酸化膜、導電体に多結晶シリコン
膜を用いたが、他の半導体基板、絶縁膜、導電体層を用
いることもできる。また、各種膜厚も本発明の効果を失
わない範囲であれば、どのような膜厚にしても差支えが
ない。
【０００７】
【発明の効果】以上説明したように本発明は、第１導電
体にサイドウォールを形成して、低濃度の第１ｎ型拡散
層、高濃度の第２ｎ型拡散層を形成するため、書き込み
ディスターブを軽減することができ、書き込み時のセル
のしきい値の変動も起きず、書き込みも高速化が実現で
き、かつ微細化に適した不揮発性半導体記憶装置が得ら
れる。
体にサイドウォールを形成して、低濃度の第１ｎ型拡散
層、高濃度の第２ｎ型拡散層を形成するため、書き込み
ディスターブを軽減することができ、書き込み時のセル
のしきい値の変動も起きず、書き込みも高速化が実現で
き、かつ微細化に適した不揮発性半導体記憶装置が得ら
れる。
【図１】（Ａ）ないし（Ｃ）は、本発明の第１実施例を
説明するための半導体装置の工程の断面図その１であ
る。
説明するための半導体装置の工程の断面図その１であ
る。
【図２】（Ａ）ないし（Ｄ）は、本発明の第１実施例を
説明するための半導体装置の工程の断面図その２であ
る。
説明するための半導体装置の工程の断面図その２であ
る。
【図３】（Ａ）ないし（Ｃ）は、本発明の第２実施例を
説明するための半導体装置の工程の断面図その１であ
る。
説明するための半導体装置の工程の断面図その１であ
る。
【図４】（Ａ）なしい（Ｃ）は、本発明の第２実施例を
説明するための半導体装置の工程の断面図その２であ
る。
説明するための半導体装置の工程の断面図その２であ
る。
【図５】（Ａ）ないし（Ｄ）は、本発明の第２実施例を
説明するための半導体装置の工程の断面図その３であ
る。
説明するための半導体装置の工程の断面図その３であ
る。
【図６】（Ａ）ないし（Ｃ）は、従来の不揮発性半導体
記憶装置の一例の工程の断面図その１である。
記憶装置の一例の工程の断面図その１である。
【図７】（Ａ）ないし（Ｃ）は、従来の不揮発性半導体
記憶装置の一例の工程の断面図その２である。
記憶装置の一例の工程の断面図その２である。
１ ｐ型シリコン基板 ２ 第１ゲート酸化膜 ３ 第１多結晶シリコン膜 ４ ボロンイオン ５ ｐ型拡散層 ６ 第１ｎ型拡散層 ７ ヒ素イオン ８ 第２多結晶シリコン膜 ９ ヒ素イオン １０ 第２ｎ型拡散層 １１ 第２ゲート酸化膜 １２ 制御ゲート電極 １３ ゲート電極 １４ 絶縁膜 １５ サイドウォール １６ ドレイン領域 １７ ソース領域 １８ 酸化膜 １９ ポリスチレン
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ１１Ｃ 16/04 Ｈ０１Ｌ 27/115 8728−4Ｍ Ｈ０１Ｌ 27/10 ４３４
Claims (1)
- 【請求項１】 第１導電型半導体基板に第１ゲート絶縁
膜、第１導電体を順次積層する工程と、第１導電型不純
物イオンを前記半導体基板に対して、斜め方向からかつ
半導体基板を回転させながら注入する工程と、前記第１
導電型と反対の導電型を有する第２導電型不純物イオン
を前記半導体基板に対して垂直に注入し、低濃度の第２
導電型拡散層を形成する工程と、前記第１導電体をおお
うように第２導電体を成長させ、続けて第２導電体の異
方性エッチングを行い、前記第１導電体の側面に前記第
２導電体を残す工程と、前記第２導電型の第２の不純物
イオンを半導体基板に垂直に注入し、高濃度の第２導電
型拡散層を形成する工程と、第２ゲート絶縁膜、制御ゲ
ート電極を積層させる工程を含むことを特徴とする不揮
発性半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4159109A JPH065872A (ja) | 1992-06-18 | 1992-06-18 | 不揮発性半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4159109A JPH065872A (ja) | 1992-06-18 | 1992-06-18 | 不揮発性半導体記憶装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH065872A true JPH065872A (ja) | 1994-01-14 |
Family
ID=15686444
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4159109A Withdrawn JPH065872A (ja) | 1992-06-18 | 1992-06-18 | 不揮発性半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH065872A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5895950A (en) * | 1993-09-06 | 1999-04-20 | U.S. Philips Corporation | Semiconductor device having a non-volatile memory and method of manufacturing such a semiconductor device |
| US6806128B2 (en) * | 2000-07-06 | 2004-10-19 | Renesas Technology Corp. | Semiconductor integrated circuit device and a method of manufacturing the same |
-
1992
- 1992-06-18 JP JP4159109A patent/JPH065872A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5895950A (en) * | 1993-09-06 | 1999-04-20 | U.S. Philips Corporation | Semiconductor device having a non-volatile memory and method of manufacturing such a semiconductor device |
| US6806128B2 (en) * | 2000-07-06 | 2004-10-19 | Renesas Technology Corp. | Semiconductor integrated circuit device and a method of manufacturing the same |
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