KR960002741A - 반도체 집적회로의 분리영역 제조방법 - Google Patents
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Abstract
본 발명은 반도체 집적회로의 분리영역 제조방법에 관한 것으로, 특히, 분리영역을 형성할 경우, 종래의 로코스(LOCOS)방법과 트렌치 방법을 응용한 새로운 공정기술을 이용하여 단차나 누설전류 문제를 해결하므로서, 기존의 로코스 분리영역 형성시 단차로 인해 후속 공정에서 발생될 수 있는 패턴형성 불량 등의 어려움을 최소화시킬 수 있고, 또한 상대적으로 버즈비크를 줄여 트랜지스터의 내로우(Narrow)효과 등을 감소시킬 수 있을 뿐만 아니라, 트렌치를 이용할 경우 발생되는 활성영역간의 누설전류를 방지하여, 소자의 신뢰성을 높여 고가의 제품 생산에 기여할 수 있는 반도체 집적회로의 분리영역 소자의 제조방법이다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도 내지 제4도는 본 발명의 반도체 집적회로의 분리영역 제조방법에 따른 제조 공정을 도시한 단면도.
Claims (2)
- 반도체 집적회로의 분리영역 제조방법에 있어서, 엔웰(N-Well) 또는 피웰(P-Well)이 형성된 반도체 기판위에 열 팽창 계수차에 의한 기판의 휨을 방지하기 위하여 일정두께로 제1산화막을 형성하고, 그 위에 일정두께로 실리콘 질화막을 성장시킨 다음, 이를 선택적으로 식각하기 위해 감광막을 현상하는 제1단계와 ; 노출된 질화막, 산화막과 기판을 연속적으로 건식식각하고, 감광막을 제거한 다음, 제2산화막을 성장시키고, 일정두께로 실리콘 질화막을 증착해 이를 비등방성으로 식각해 스페이서 실리콘 질화막을 형성하되, 스페이서 실리콘 질화막 형성시 식각비를 이용해서 제2산화막도 선택 식각되도록 하는 제2단계와 ; 일정두께로 필드 산화막 형성공정을 행한 후, 습식식각을 이용해서 실리콘 질화막을 식각한 다음, 제3산화막 형성공정을 행한 후, 습식 식각을 이용해서 실리콘 질화막을 식각한 다음, 제3산화막을 증착하는 제3단계와 ; 제3산화막(8)을 전면식각해서 필드 산화막 위에만 남도록 한 다음, 공지의 기술을 이용해서 엘디디(LDD)구조를 갖는 모스펫(MOSFET)공정을 실시하는 제4단계를 포함하는 것을 특징으로 하는 반도체 집적회로의 분리영역 제조방법.
- 제1항에 있어서, 상기 제3산화막을 대신해서 불순물이 첨가된 절연막을 증착하고, 평탄화 공정을 행하는 것을 특징으로 하는 반도체 집적회로의 분리영역 소자의 제조방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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| KR1019940014573A KR0123842B1 (ko) | 1994-06-24 | 1994-06-24 | 반도체 집적회로의 분리영역 제조방법 |
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| Publication Number | Publication Date |
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| KR0123842B1 KR0123842B1 (ko) | 1997-11-25 |
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ID=19386199
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| KR1019940014573A KR0123842B1 (ko) | 1994-06-24 | 1994-06-24 | 반도체 집적회로의 분리영역 제조방법 |
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| Country | Link |
|---|---|
| KR (1) | KR0123842B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101015400B1 (ko) * | 2003-08-25 | 2011-02-22 | 한라공조주식회사 | 열교환기 조립장치 |
-
1994
- 1994-06-24 KR KR1019940014573A patent/KR0123842B1/ko not_active IP Right Cessation
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Also Published As
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| KR0123842B1 (ko) | 1997-11-25 |
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