KR20060113289A - 대칭 구조의 스텝게이트를 구비한 반도체소자 및 그의 제조방법 - Google Patents

대칭 구조의 스텝게이트를 구비한 반도체소자 및 그의 제조방법 Download PDF

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KR20060113289A
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김종국
황창연
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주식회사 하이닉스반도체
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Abstract

본 발명은 스텝게이트 형성시 좌우 비대칭 구조로 인해 초래되는 게이트 식각 공정의 어려움 및 채널 길이 증가의 한계를 극복할 수 있는 반도체소자 및 그의 제조 방법을 제공하기 위한 것으로, 본 발명의 반도체소자의 제조 방법은 반도체기판의 소정 영역을 식각하여 리세스된 제1영역과 돌출된 제2영역을 형성하는 단계, 상기 제1영역과 제2영역의 표면 상에 게이트산화막을 형성하는 단계, 및 상기 게이트산화막 상에 상기 돌출된 제2영역의 측면과 상부를 덮는 스텝게이트를 형성하는 단계를 포함하고, 이와 같은 본 발명은 스텝게이트가 돌출된 제2영역을 기준으로 좌우 대칭 구조를 가지므로 게이트식각공정시 식각타겟 설정이 용이하여 스텝게이트의 CD를 쉽게 제어할 수 있으며, 더불어 좌우 대칭 구조로 패터닝하므로 폴리실리콘 레시듀 문제가 발생하지 않는 효과가 있다.
스텝게이트, 리세스, 돌출, 좌우대칭, 채널영역

Description

대칭 구조의 스텝게이트를 구비한 반도체소자 및 그의 제조 방법{SEMICONDUCTOR DEVICE WITH SYMMETRICAL STEP GATE }
도 1은 종래기술에 따른 스텝게이트 식각 프로파일을 도시한 도면,
도 2a는 X축 방향에 따른 단면도,
도 2b는 Y축 방향에 따른 단면도,
도 3은 종래기술에 따른 스텝게이트 구조를 도시한 도면,
도 4는 본 발명의 실시예에 따른 반도체소자의 구조를 도시한 평면도,
도 5는 도 4의 A-A'선에 따른 단면도,
도 6a 내지 도 6e는 도 4의 A-A'선에 따른 제조 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
21 : 반도체기판 22 : ISO 마스크
23 : 트렌치 24 : 측벽산화막
25 : ISO 산화막 26 : SG 마스크
27a : 리세스된 제1영역 27b : 돌출된 제2영역
28 : 게이트산화막 29 : 폴리실리콘
30 : 텅스텐실리사이드 31 : 게이트하드마스크질화막
본 발명은 반도체 제조 기술에 관한 것으로, 특히 채널길이를 증가시킨 반도체소자 및 그의 제조 방법에 관한 것이다.
반도체소자 제조에 있어 일반적인 게이트배선 형성 방법은 게이트를 평탄한 활성영역 위에 형성하는 방법으로 디자인룰이 감소됨에 따라 게이트채널길이가 점점 작아지고 있다. 또한, 이온주입 도핑 농도 증가에 따른 전기장 증가에 기인한 접합누설에 의해 소자의 리프레시특성이 나빠지고 있다.
이를 개선하기 위한 방법으로 SNC 노드 부분의 활성영역을 식각후 게이트를 형성하는 '스텝게이트(Step-gate)' 공정이 제안되었다.
이러한 스텝게이트 공정을 적용하면 채널길이 증가 및 이온주입 도핑농도 감소가 가능하여 소자의 리프레시 특성이 개선된다.
도 1은 종래기술에 따른 스텝게이트 식각 프로파일을 도시한 도면이고, 도 2a는 X축 방향에 따른 단면도이고, 도 2b는 Y축 방향에 따른 단면도이다.
도 2a 및 도 2b에 도시된 바와 같이, 반도체기판(11)의 소정 영역에 필드산화막(12)을 형성하고, 필드산화막(12)에 의해 정의된 활성영역의 SNC 노드 부분을 일정 깊이로 식각하여 리세스패턴(13)을 형성한다. 이러한 리세스패턴(13)에 의해 SNC 노드와 BLC 노드 사이에는 소정 단차(d)가 발생한다.
그러나, 종래기술은 SNC 노드 부분을 식각하여 리세스패턴(13)을 형성한 후 진행하는 후속 스텝게이트(SG)를 정의하는 식각공정시 SNC 노드와 BLC 노드간 단차로 인하여 식각타겟 조절이 어려워 게이트의 CD를 제어하기가 여려울뿐만 아니라 이러한 단차로 인해 폴리실리콘 레시듀 문제 등이 발생한다. 또한 SNC 노드만 식각해서는 채널길이의 증가에 한계가 있어 충분한 리프레시 특성을 향상시킬 수 없다.
도 3은 종래기술에 따른 스텝게이트 구조를 도시한 도면이다.
도 3을 참조하면, 리세스패턴(13)을 포함한 전면에 게이트산화막(14)을 형성한 후, 게이트산화막(14) 상에 폴리실리콘(15), 텅스텐실리사이드(16) 및 게이트하드마스크질화막(17)의 순서로 적층한다. 이어서, 게이트하드마스크질화막(17), 텅스텐실리사이드(16) 및 폴리실리콘(15)을 식각하여 BLC 노드와 SNC 노드에 걸쳐서 스텝구조를 갖는 스텝게이트(SG)를 형성한다.
상기 스텝게이트는 좌우 비대칭인 구조로 인하여 게이트 식각에 어려움이 있을뿐만 아니라 게이트채널길이 증가에 한계가 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 스텝게이트 형성시 좌우 비대칭 구조로 인해 초래되는 게이트 식각 공정의 어려움 및 채널 길이 증가의 한계를 극복할 수 있는 반도체소자 및 그의 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체소자는 표면이 BLC 노드와 SNC 노드로 정의된 반도체 기판, 상기 반도체 기판의 표면 상부로 돌출된 형상의 채널영역, 및 상기 채널영역의 측면과 상부를 덮는 스텝게이트를 포함하는 것을 특징으로 하며, 상기 채널영역은 상기 BLC 노드와 SNC 노드의 경계지역인 것을 특징으로 하고, 상기 스텝게이트는 상기 채널영역을 기준으로 좌우 대칭 구조인 것을 특징으로 한다.
그리고, 본 발명의 반도체소자의 제조 방법은 반도체기판의 소정 영역을 식각하여 리세스된 제1영역과 돌출된 제2영역을 형성하는 단계, 상기 제1영역과 제2영역의 표면 상에 게이트산화막을 형성하는 단계, 및 상기 게이트산화막 상에 상기 돌출된 제2영역의 측면과 상부를 덮는 스텝게이트를 형성하는 단계를 포함하는 것을 특징으로 하며, 상기 스텝게이트는 상기 돌출된 제2영역의 선폭보다 더 큰 선폭을 갖고 형성되는 것을 특징으로 하고, 상기 스텝게이트는 상기 돌출된 제2영역을 기준으로 좌우 대칭 구조로 형성되는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 4는 본 발명의 실시예에 따른 반도체소자의 구조를 도시한 평면도이고, 도 5는 도 4의 A-A'선에 따른 단면도이다.
도 4 및 도 5를 참조하면, ISO 산화막(25)에 의해 정의되는 활성영역이 BLC 노드와 SNC 노드를 갖고, BLC 노드와 SNC 노드의 경계지역이 돌출된 제2영역(27b) 으로 형상화되고, 나머지 BLC 노드와 SNC 노드는 리세스된 제1영역(27a)으로 형상화되어 있으며, 돌출된 제2영역(27b)의 측면과 상부를 덮는 스텝게이트(100)가 형성되어 있다.
위와 같이, 스텝게이트(100)는 돌출된 제2영역(27b)의 측면과 상부를 덮는 구조를 갖고, 돌출된 제2영역(27b)의 상면, 측면에 걸쳐서 스텝게이트(100)가 접촉하므로 이 접촉면에 의해 정의되는 채널영역의 채널길이가 매우 길다. 즉, 돌출된 제2영역(27b)은 채널영역이라 할 수 있다.
그리고, 스텝게이트(100)가 돌출된 제2영역(27b)을 기준으로 좌우 대칭 구조를 가지므로 스텝게이트(100)는 돌출된 제2영역(27b)의 양측면에서 소정 두께를 갖고, 이로써 게이트식각공정시 식각타겟 설정이 용이하여 게이트의 CD를 쉽게 제어할 수 있으며, 또한 좌우 대칭 구조로 패터닝하므로 폴리실리콘 레시듀 문제가 발생하지 않는다. 이와 같이 좌우 대칭구조를 갖는 것은 스텝게이트(100)의 선폭을 돌출된 제2영역(27b)의 선폭보다 크게 하므로써 가능하다.
도 6a 내지 도 6e는 도 4의 A-A'선에 따른 제조 공정 단면도이다.
도 6a에 도시된 바와 같이, 반도체 기판(21) 상에 ISO(Isolation) 마스크(22)를 형성한 후, ISO 마스크(22)를 식각배리어로 반도체 기판(21)의 소자분리지역을 소정 깊이로 식각하여 트렌치(23)를 형성한다.
도 6b에 도시된 바와 같이, 트렌치(23)의 표면을 산화시켜 측벽산화막(24)을 형성한다.
이어서, 측벽산화막(24)이 형성된 트렌치(23)를 채우는 ISO 산화막(25)을 형 성한다. 여기서, ISO 산화막(25)은 트렌치(23)를 채울때까지 전면에 ISO 산화막(25)을 증착한 후 CMP 공정을 통해 평탄화시켜 형성한 것이며, CMP 공정후에 ISO 마스크(22)를 제거한다.
상기한 것처럼 ISO 마스크(22)를 이용한 트렌치 형성, ISO 산화막(25) 공정을 잘 알려진 바와 같이 STI(Shallow Trench Isolation) 공정이라고 하며, 도시되지 않았지만, ISO 마스크를 패드산화막과 패드질화막의 적층이며, CMP 공정은 패드질화막을 연마스톱층으로 이용하고, CMP 후에 패드질화막과 패드산화막을 선택적으로 제거해준다.
위와 같이, 소자분리 공정을 완료한 후에 스텝게이트를 위한 스텝 단차를 형성하는 식각공정을 진행한다.
도 6c에 도시된 바와 같이, 반도체기판(21)의 전면에 감광막을 도포하고 노광 및 현상으로 패터닝하여 SG 마스크(26)를 형성한다.
이때, SG 마스크(26)는 종래기술의 SG 마스크와 다르게 BLC 노드와 SNC 노드의 경계 부분을 소정 폭을 갖고 덮으면서 BLC 노드와 SNC 노드를 모두 오픈시키는 형태이다. 참고로, 종래의 SG 마스크는 BLC 노드부분을 모두 덮고 SNC 노드 부분은 모두 오픈시킨 형태를 가졌다.
이어서, SG 마스크(26)를 식각배리어로 오픈된 SNC 노드 부분과 BLC 노드 부분을 소정 깊이로 식각하는 SG 식각 공정을 진행하여 리세스패턴(27a)을 형성한다. 이때, 리세스패턴(27a)을 형성하기 위한 반도체기판(21)의 식각타겟은 100Å∼1000 Å 범위이며, 식각가스는 Cl2, HBr, SF6 또는 불소기 중에서 선택된 단독가스 또는 이들의 혼합가스를 사용하는 메인식각가스에 O2 와 Ar를 첨가하여 사용한다. 여기서, SG 식각 공정시 ISO 산화막(25)와 측벽산화막(24)의 식각이 불가피하게 발생하는데, 0Å∼1000Å 범위로 발생한다.
이러한 리세스패턴(27a)은 BLC 노드와 SNC 노드에서 공통으로 형성되며, 리세스패턴(27a)에 의해 돌출되는 형상(27b)으로 잔류하게 되는 부분(SNC 노드와 BLC 노드의 경계지역)이 BLC 노드의 양쪽으로 존재한다.
이하, 리세스패턴(27a)을 '리세스된 제1영역(27a)'이라고 약칭하고, 돌출 형상(27b)을 '돌출된 제2영역(27b)'이라고 약칭하기로 한다.
상기 돌출된 제2영역(27b)의 선폭은 후속 스텝게이트의 선폭보다 더 작게 정의한다. 이와 같이 선폭을 작게 하면, 후속 스텝게이트가 돌출된 제2영역(27b)을 측면과 상부에서 덮는 형태를 가져 돌출된 제2영역(27b)에 의해 채널길이가 증가한다. 그리고, 돌출된 제2영역(27b)의 높이는 100Å∼1000Å 범위이다.
한편, 리세스된 제1영역(27a)과 돌출된 제2영역(27b)을 형성하는 SG 식각 공정후에는 플라즈마 손상 제거 및 건식식각 세정을 위하여 PET(Phost Etch Treatment) 공정을 진행할 수도 있다. 이때, PET 공정시 사용하는 가스는 CF4, O2 및 Ar을 혼합하여 사용한다. 또한, SG 식각공정시 발생된 폴리머 및 레시듀 제거를 위하여 BOE 케미컬 또는 NH4OH/ H2O/H2O2 혼합액의 케미컬을 사용하여 습식세정 공정을 진행한다. 또한, SG 식각 공정시 발생된 플라즈마 손상을 제거하기 위하여 희생 산화를 통해 희생산화막(30Å∼500Å 두께)을 증착하고, 이 희생산화막을 제거하는 공정(HF 또는 BOE 케미컬을 사용)을 진행할 수도 있다.
도 6d에 도시된 바와 같이, SG 마스크(26)를 제거한 후, 리세스된 제1영역(27a)과 돌출된 제2영역(27b)을 포함한 전면에 게이트산화막(28)을 형성한다.
이어서, 게이트산화막(28) 상에 폴리실리콘(29), 텅스텐실리사이드(30) 및 게이트하드마스크질화막(31)의 순서로 적층한다.
이어서, 게이트하드마스크질화막 상에 게이트마스크(32)를 형성한다. 이때, 게이트마스크(32)는 전술한 SG 마스크(26)의 선폭보다 더 큰 선폭을 갖는다. 이는 돌출된 제2영역보다 더 큰 선폭으로 스텝게이트(100)를 형성하기 위함이다.
이어서, 게이트마스크(32)를 식각배리어로 게이트하드마스크질화막(31), 텅스텐실리사이드(30) 및 폴리실리콘(29)을 식각하여 돌출된 제2영역(27b)의 측면과 상부를 덮는 좌우 대칭 구조를 갖는 스텝게이트(100)를 형성한다. 상기 스텝게이트(100)에서 돌출된 제2영역(27b)의 상부와 측면을 덮는 것은 폴리실리콘(29)이고, 이 폴리실리콘(29)은 표면이 평탄하다.
도 6e에 도시된 바와 같이, 게이트마스크(32)를 제거한다.
상기한 결과에 따르면, 본 발명의 스텝게이트(100)는 돌출된 제2영역(27b)의 측면과 상부를 덮는 구조를 갖고, 돌출된 제2영역(27b)의 상면과 측면에 걸쳐서 스텝게이트(100)가 접촉하므로 이 접촉면에 의해 정의되는 채널영역(돌출된 제2영역이 채널영역이 됨)의 채널길이가 매우 길다.
그리고, 스텝게이트(100)가 돌출된 제2영역(27b)을 기준으로 좌우 대칭 구조 를 가지므로 게이트식각공정시 식각타겟 설정이 용이하여 스텝게이트(100)의 CD를 쉽게 제어할 수 있으며, 또한 좌우 대칭 구조로 패터닝하므로 폴리실리콘 레시듀 문제가 발생하지 않는다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 스텝게이트가 돌출된 제2영역의 측면과 상부를 덮는 구조를 갖고, 돌출된 제2영역의 상면과 측면에 걸쳐서 접촉하므로 채널영역의 채널길이가 매우 길게 형성할 수 있는 효과가 있다.
또한, 본 발명은 스텝게이트가 돌출된 제2영역을 기준으로 좌우 대칭 구조를 가지므로 게이트식각공정시 식각타겟 설정이 용이하여 스텝게이트의 CD를 쉽게 제어할 수 있으며, 더불어 좌우 대칭 구조로 패터닝하므로 폴리실리콘 레시듀 문제가 발생하지 않는 효과가 있다.

Claims (14)

  1. 표면이 BLC 노드와 SNC 노드로 정의된 반도체 기판;
    상기 반도체 기판의 표면 상부로 돌출된 형상의 채널영역; 및
    상기 채널영역의 측면과 상부를 덮는 스텝게이트
    를 포함하는 반도체소자.
  2. 제1항에 있어서,
    상기 채널영역은,
    상기 BLC 노드와 SNC 노드의 경계지역인 것을 특징으로 하는 반도체소자.
  3. 제1항에 있어서,
    상기 스텝게이트는,
    상기 채널영역을 기준으로 좌우 대칭 구조인 것을 특징으로 하는 반도체소자.
  4. 제1항에 있어서,
    상기 스텝게이트는,
    상기 채널영역의 표면 상에 형성된 게이트산화막;
    상기 게이트산화막 상에 형성되며 상기 채널영역의 측면과 상부를 덮고 표면이 평탄한 제1게이트전극;
    상기 제1게이트전극 상의 제2게이트전극; 및
    상기 제2게이트전극 상의 게이트하드마스크
    를 포함하는 것을 특징으로 하는 반도체소자.
  5. 제4항에 있어서,
    상기 제1게이트전극은 폴리실리콘이고, 상기 제2게이트전극은 텅스텐실리사이드인 것을 특징으로 하는 반도체소자.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 스텝게이트의 선폭은 적어도 상기 채널영역의 선폭보다 더 큰 것을 특징으로 하는 반도체소자.
  7. 반도체기판의 소정 영역을 식각하여 리세스된 제1영역과 돌출된 제2영역을 형성하는 단계;
    상기 제1영역과 제2영역의 표면 상에 게이트산화막을 형성하는 단계; 및
    상기 게이트산화막 상에 상기 돌출된 제2영역의 측면과 상부를 덮는 스텝게이트를 형성하는 단계
    를 포함하는 반도체소자의 제조 방법.
  8. 제7항에 있어서,
    상기 스텝게이트는 상기 돌출된 제2영역의 선폭보다 더 큰 선폭을 갖고 형성되는 것을 특징으로 하는 반도체소자의 제조 방법.
  9. 제7항에 있어서,
    상기 스텝게이트는,
    상기 돌출된 제2영역을 기준으로 좌우 대칭 구조로 형성되는 것을 특징으로 하는 반도체소자의 제조 방법.
  10. 제7항에 있어서,
    상기 리세스된 제1영역과 돌출된 제2영역을 형성하는 단계는,
    상기 반도체기판 상부에 감광막을 도포하고 노광 및 현상으로 패터닝하여 마스크를 형성하는 단계;
    상기 마스크를 이용하여 상기 반도체기판을 소정 깊이로 식각하여 상기 리세스된 제1영역을 형성함과 동시에 상기 마스크에 의해 덮힌 돌출된 제2영역을 정의하는 단계; 및
    상기 마스크를 제거하는 단계
    를 포함하는 것을 특징으로 하는 반도체소자의 제조 방법.
  11. 제10항에 있어서,
    상기 돌출된 제2영역의 높이는 100Å∼1000Å 범위로 하는 것을 특징으로 하는 반도체소자의 제조 방법.
  12. 제7항에 있어서,
    상기 스텝게이트를 형성하는 단계는,
    상기 게이트산화막 상에 상기 돌출된 제2영역의 측면과 상부를 덮으면서 표면이 평탄한 제1게이트전극막을 형성하는 단계;
    상기 제1게이트전극막 상에 제2게이트전극막을 형성하는 단계;
    상기 제2게이트전극막 상에 게이트하드마스크를 형성하는 단계; 및
    상기 게이트하드마스크, 제2게이트전극막 및 제1게이트전극막을 게이트패터닝공정으로 식각하는 단계
    를 포함하는 것을 특징으로 하는 반도체소자의 제조 방법.
  13. 제12항에 있어서,
    상기 제1게이트전극막은 폴리실리콘으로 형성하고, 상기 제2게이트전극막은 텅스텐실리사이드로 형성하는 것을 특징으로 하는 반도체소자의 제조 방법.
  14. 제7항에 있어서,
    상기 리세스된 제1영역은 BLC 노드와 SNC 노드이며, 상기 돌출된 제2영역은 상기 BLC 노드와 상기 SNC 노드의 경계지역인 것을 특징으로 하는 반도체소자의 제조 방법.
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