KR20090122744A - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조방법에 관한 것으로, 반도체 기판 상부에 에피택셜층을 형성하고, 이를 식각하여 매립 비트라인을 형성함으로써 매립 비트라인 형성을 위한 반도체 기판의 식각 깊이를 낮추어 식각 불균형에 의한 매립 비트라인 간의 단락을 방지할 수 있는 기술을 개시한다. 이를 위해, 본 발명은 반도체 기판 상부에 수직형 필러를 형성하는 단계와, 수직형 필러를 감싸는 써라운드 게이트를 형성하는 단계와, 써라운드 게이트 사이의 반도체 기판 상부에 에피택셜층을 형성하는 단계 및 써라운드 게이트 사이의 에피택셜층 및 반도체 기판을 식각하여 매립 비트라인을 형성하는 단계를 포함한다.
매립 비트라인, 에피택셜층
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 수직형 트랜지스터의 매립 비트라인 형성 방법에 관한 기술이다.
최근 디램(DRAM)과 같은 반도체 소자의 경우, 제한된 영역에 더 많은 트랜지스터를 형성하여 그 집적도를 높이는 기술이 요구되고 있다. 이를 위하여, 작은 면적에 메모리 셀 소자를 넣는 것이 가능한 수직형 트랜지스터 기술이 제안되었다. 메모리 소자의 경우, 수직형 트랜지스터는 수직형 채널을 둘러싸는 써라운드 게이트(Surrounding gate) 구조를 제공한다.
이러한 써라운드 게이트 구조는 4F2에 형성하기 위해 채널 영역을 선택적으로 등방성 식각하여 채널 영역을 소스/드레인 영역에 비해 상대적으로 가늘게 만든다. 써라운드 게이트 구조는 채널 영역의 전면이 게이트 전극으로 둘러싸여 게이트의 제어력을 극대할 수 있다. 또한, 써라운드 게이트 구조는 단채널 효과뿐만 아니라 전류가 흐르는 면적이 넓어 우수한 동작 전류 특성을 제공한다.
통상의 수직형 트랜지스터 제조방법을 설명하면 다음과 같다. 먼저, 활성영역을 정의하는 마스크를 이용한 사진 식각 공정으로 반도체 기판을 식각하여 수직 형 필러를 형성한다. 그 다음, 수직형 필러를 감싸는 써라운드 게이트를 형성하고, 써라운드 게이트 사이의 반도체 기판에 불순물을 주입하여 비트라인 불순물 영역을 형성한다. 그 다음, 써라운드 게이트 사이의 반도체 기판을 식각하여 분리된 매립 비트라인(Buried bitline)을 형성한다. 이때, 반도체 기판의 식각 깊이는 비트라인 불순물 영역의 깊이 이상이 되어야 한다. 즉, 매립 비트라인 간의 단락을 방지하기 위해서는 반도체 기판을 상당히 깊게 식각해야 한다.
상기와 같은 공정은 다음과 같은 문제점이 있다. 첫째, 과도한 식각 타겟으로 인해 반도체 기판 상부에 보잉(bowing)이 유발되어 매립 비트라인의 절대적 부피를 감소시켜 저항(Rs:resistance sheet)을 높이는 문제점이 있다. 둘째, 반도체 기판의 식각 깊이 조절이 어려워 매립 비트라인 간의 단락을 유발시킬 수 있는 문제점이 있다. 셋째, 매립 비트라인 형성시 실리콘 기판에 직접 고농도의 이온주입 공정을 수행하게 되면 불순물의 확산으로 인해 바디 플로팅(body floating) 현상이 유발되어 트랜지스터의 성능을 저하시키는 문제점이 있다. 넷째, 식각 타겟을 감소시키기 위해 이온주입 공정시 도핑 농도를 감소시키면 매립 비트라인의 저항(Rs)이 증가되는 문제점이 있다.
본 발명은 다음과 같은 목적을 갖는다.
첫째, 반도체 기판 상부에 에피택셜층을 형성하고, 이를 식각하여 매립 비트라인을 형성함으로써 매립 비트라인 형성을 위한 반도체 기판의 식각 깊이를 낮추어 식각 불균형에 의한 매립 비트라인 간의 단락을 방지할 수 있는데 그 목적이 있다.
둘째, 반도체 기판 상측으로 엘리베이트(elevated)된 매립 비트라인을 형성함으로써 반도체 기판 식각시 보잉 현상에 의한 저항(Rs) 증가를 방지할 수 있는데 그 목적이 있다.
셋째, 매립 비트라인 형성시 실리콘 기판에 직접 불순물을 주입하는 대신 에피택셜층을 이용함으로써 바디 플로팅(body floating) 현상을 방지하여 도핑 농도를 증가시킬 수 있는데 그 목적이 있다.
본 발명에 따른 반도체 소자의 제조방법은 반도체 기판 상부에 수직형 필러를 형성하는 단계; 상기 수직형 필러를 감싸는 써라운드 게이트를 형성하는 단계; 상기 써라운드 게이트 사이의 상기 반도체 기판 상부에 에피택셜층을 형성하는 단계; 및 상기 써라운드 게이트 사이의 상기 에피택셜층 및 상기 반도체 기판을 식각하여 매립 비트라인을 형성하는 단계를 포함하는 것을 특징으로 한다.
여기서, 상기 수직형 필러 형성 단계는 상기 반도체 기판 상부에 제 1 및 제 2 하드마스크층을 형성하는 단계; 활성영역을 정의하는 마스크를 이용한 사진 식각공정으로 상기 제 2 하드마스크층을 식각하여 제 2 하드마스크층 패턴을 형성하는 단계; 및 상기 제 2 하드마스크층 패턴을 식각 마스크로 상기 제 1 하드마스크층 및 상기 반도체 기판을 식각하는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 제 1 하드마스크층은 질화막으로 형성하고, 상기 제 2 하드마스크층은 산화막으로 형성하는 것과, 상기 써라운드 게이트 형성 단계 이후에 상기 수직형 필러 및 상기 반도체 기판 상부에 스페이서용 물질막을 형성하는 단계; 및 상기 스페이서용 물질막을 전면 식각하여 상기 수직형 필러 및 상기 써라운드 게이트 측벽에 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 한다.
그리고, 상기 스페이서 형성 단계에서 상기 반도체 기판을 더 식각하는 것과, 상기 반도체 기판의 식각 깊이는 100~250Å인 것과, 상기 에피택셜층은 인(P), 보론(B) 및 이들의 조합 중 선택된 어느 하나를 포함하는 것과, 상기 에피택셜층은 50~600Å의 두께로 형성하는 것을 특징으로 한다.
또한, 상기 매립 비트라인 형성 단계 이후에 상기 반도체 기판, 상기 매립 비트라인 상부에 절연막을 형성하는 단계; 워드라인 마스크를 이용한 사진 식각 공정으로 상기 절연막이 상기 써라운드 게이트의 저부보다 높게 남도록 상기 절연막을 식각하는 단계; 상기 절연막 상부에 도전막을 형성하는 단계; 및 상기 도전막을 전면 식각하여 워드라인을 형성하는 단계를 더 포함하는 것과, 상기 도전막은 텅스텐층을 포함하는 것을 특징으로 한다.
본 발명은 다음과 같은 효과를 제공한다.
첫째, 반도체 기판 상부에 에피택셜층을 형성하고, 이를 식각하여 매립 비트라인을 형성함으로써 매립 비트라인 형성을 위한 반도체 기판의 식각 깊이를 낮추어 식각 불균형에 의한 매립 비트라인 간의 단락을 방지할 수 있는 효과를 제공한다.
둘째, 반도체 기판 상측으로 엘리베이트(elevated)된 매립 비트라인을 형성함으로써 반도체 기판 식각시 보잉 현상에 의한 저항(Rs) 증가를 방지할 수 있는 효과를 제공한다.
셋째, 매립 비트라인 형성시 실리콘 기판에 직접 불순물을 주입하는 대신 에피택셜층을 이용함으로써 바디 플로팅(body floating) 현상을 방지하여 도핑 농도를 증가시킬 수 있는 효과를 제공한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 1 내지 도 14는 본 발명에 따른 반도체 소자의 제조방법을 도시한 단면도이다.
도 1을 참조하면, 반도체 기판(10) 상부에 제 1 및 제 2 하드마스크층(미도시)을 형성한다. 여기서, 제 1 하드마스크층은 질화막으로 형성하고, 제 2 하드마스크층은 산화막으로 형성하는 것이 바람직하다. 그 다음, 활성영역을 정의하는 마스크를 이용한 사진 식각 공정으로 제 2 하드마스크층을 식각하여 제 2 하드마스크 패턴(14)을 형성한다. 그 다음, 제 2 하드마스크 패턴(14)을 식각 마스크로 제 1 하드마스크층 및 반도체 기판(10)을 식각하여 제 1 하드마스크 패턴(12) 및 수직형 필러(16)를 형성한다.
그 다음, 제 1 및 제 2 하드마스크 패턴(12, 14), 수직형 필러(16) 및 반도체 기판(10) 상부에 게이트 절연막(18)을 형성한다. 여기서, 게이트 절연막(18)은 산화막으로 형성하는 것이 바람직하다. 그 다음, 게이트 절연막(18) 상부에 도전막(미도시)을 형성하고, 도전막을 전면 식각하여 수직형 필러(16) 측벽에 써라운드 게이트(20)를 형성한다. 그 다음, 게이트 절연막(18), 써라운드 게이트(20) 및 반도체 기판(10) 상부에 스페이서용 물질막(22)을 형성한다. 여기서, 스페이서용 물질막(22)은 질화막으로 형성하는 것이 바람직하다.
도 2를 참조하면, 스페이서용 물질막(22)을 전면 식각하여 게이트 절연막(18) 및 써라운드 게이트(20) 측벽에 스페이서(22a)를 형성한다. 여기서, 스페이서(22a) 형성 공정시 과도 식각에 의해 반도체 기판(10)의 일부를 더 식각하는 것이 바람직하다. 이때, 식각되는 반도체 기판(10)의 깊이는 100~250Å인 것이 바람직하다.
도 3을 참조하면, 스페이서(22a)에 의해 노출된 반도체 기판(10) 상부에 에피택셜층(24)을 형성한다. 여기서, 에피택셜층(24)은 반도체 기판(10)을 씨드층으로 하는 선택적 에피텍셜 성장(SEG; Selective Epitaxial Growth) 방법으로 형성하는 것이 바람직하다. 그리고, 에피택셜층(24)은 도프드 폴리실리콘층 또는 언도프드 폴리실리콘층으로 형성하는 것이 바람직하다. 이때, 언도프드 폴리실리콘층으로 형성시 별도의 불순물 주입 공정이 필요하며, 본 발명에서는 도프드 폴리실리콘층으로 형성하는 경우를 예를 들어 설명한다. 여기서, 불순물은 인(P), 보론(B) 및 이들의 조합 중 선택된 어느 하나를 주입하는 것이 바람직하다. 또한, 에피택셜층(24)은 50~600Å의 두께로 형성하는 것이 바람직하다. 여기서, 에피택셜층(24)과 반도체 기판(10) 간의 도핑 농도 차이로 인해 에피택셜층(24) 내의 불순물이 반도체 기판(10)으로 확산되어 불순물 영역(24a)이 형성된다.
도 4를 참조하면, 제 2 하드마스크 패턴(14), 스페이서(22a) 및 에피택셜층(24) 상부에 제 1 절연막(26)을 형성한다. 여기서, 제 1 절연막(26)은 산화막으로 형성하는 것이 바람직하다.
도 5를 참조하면, 비트라인 마스크(미도시)를 이용한 사진 식각 공정으로 써라운드 게이트(20) 사이의 제 1 절연막(26)을 식각하여 에피택셜층(24)을 노출시킨다.
도 6을 참조하면, 상기 비트라인 마스크를 이용한 사진 식각 공정으로 노출된 에피택셜층(24) 및 반도체 기판(10)을 식각하여 분리된 매립 비트라인(24b)을 형성한다.
도 7을 참조하면, 반도체 기판(10), 매립 비트라인(24b) 및 제 1 절연막(26) 상부에 제 2 절연막(28)을 형성한다. 여기서, 제 2 절연막(28)은 유동성이 있는 SOD(Spin On Dielectric)막으로 형성하는 것이 바람직하다.
도 8을 참조하면, 제 1 하드마스크막 패턴(12)이 노출될 때까지 제 2 절연막(28), 제 1 절연막(26) 및 제 2 하드마스크막 패턴(14)을 평탄화 식각한다.
도 9를 참조하면, 워드라인 마스크(미도시)를 이용한 사진 식각공정으로 제 1 절연막(16) 및 제 2 절연막(28)이 써라운드 게이트(20)의 저부보다 높게 남겨지도록 제 2 절연막(28) 및 제 1 절연막(26)을 식각한다. 이때, 제 2 절연막(28) 및 제 1 절연막(26)의 식각 깊이는 후속 공정에서 형성될 워드라인의 크기에 따라 조절하는 것이 바람직하다.
도 10을 참조하면, 제 2 절연막(28) 및 제 1 절연막(26)의 식각 공정에 의해 노출된 스페이서(22a)를 제거한다.
도 11을 참조하면, 제 1 절연막(26), 제 2 절연막(28), 스페이서(22a), 써라운드 게이트(20), 게이트 절연막(18) 및 제 1 하드마스크막 패턴(12) 표면에 베리어 메탈층(30)을 형성한다. 그 다음, 베리어 메탈층(30) 상부에 도전막(32)을 형성한다. 여기서, 베리어 메탈층(30)은 티타늄 질화(TiN)막으로 형성하고, 도전막(32)은 텅스텐(W)층으로 형성하는 것이 바람직하다.
도 12를 참조하면, 써라운드 게이트(20) 상측이 노출될 때까지 베리어 메탈층(30) 및 도전막(32)을 전면 식각하여 워드라인(32a)을 형성한다.
도 13을 참조하면, 노출된 써라운드 게이트(20), 게이트 절연막(18), 워드라인(32a) 및 제 1 하드마스크막 패턴(12) 표면에 보호막(34)을 형성하고, 보호막(34) 상부에 제 3 절연막(36)을 형성한다. 여기서, 보호막(34)은 트랜지스터 및 워드라인(32a)을 보호하기 위해 형성하는 것으로, 질화막으로 형성하는 것이 바람직하다. 그리고, 제 3 절연막(36)은 SOD(Spin On Dielectric)막으로 형성하는 것이 바람직하다.
도 14를 참조하면, 제 1 하드마스크막 패턴(12)이 노출될 때까지 제 3 절연막(36) 및 보호막(34)을 평탄화 식각한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1 내지 도 14는 본 발명에 따른 반도체 소자의 제조방법을 도시한 단면도.
Claims (10)
- 반도체 기판 상부에 수직형 필러를 형성하는 단계;상기 수직형 필러를 감싸는 써라운드 게이트를 형성하는 단계;상기 써라운드 게이트 사이의 상기 반도체 기판 상부에 에피택셜층을 형성하는 단계; 및상기 써라운드 게이트 사이의 상기 에피택셜층 및 상기 반도체 기판을 식각하여 매립 비트라인을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 수직형 필러 형성 단계는상기 반도체 기판 상부에 제 1 및 제 2 하드마스크층을 형성하는 단계;활성영역을 정의하는 마스크를 이용한 사진 식각공정으로 상기 제 2 하드마스크층을 식각하여 제 2 하드마스크층 패턴을 형성하는 단계; 및상기 제 2 하드마스크층 패턴을 식각 마스크로 상기 제 1 하드마스크층 및 상기 반도체 기판을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 2 항에 있어서, 상기 제 1 하드마스크층은 질화막으로 형성하고, 상기 제 2 하드마스크층은 산화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방 법.
- 제 1 항에 있어서, 상기 써라운드 게이트 형성 단계 이후에상기 수직형 필러 및 상기 반도체 기판 상부에 스페이서용 물질막을 형성하는 단계; 및상기 스페이서용 물질막을 전면 식각하여 상기 수직형 필러 및 상기 써라운드 게이트 측벽에 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 4 항에 있어서, 상기 스페이서 형성 단계에서 상기 반도체 기판을 더 식각하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 5 항에 있어서, 상기 반도체 기판의 식각 깊이는 100~250Å인 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 에피택셜층은 인(P), 보론(B) 및 이들의 조합 중 선택된 어느 하나를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 에피택셜층은 50~600Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 매립 비트라인 형성 단계 이후에상기 반도체 기판, 상기 매립 비트라인 상부에 절연막을 형성하는 단계;워드라인 마스크를 이용한 사진 식각 공정으로 상기 절연막이 상기 써라운드 게이트의 저부보다 높게 남도록 상기 절연막을 식각하는 단계;상기 절연막 상부에 도전막을 형성하는 단계; 및상기 도전막을 전면 식각하여 워드라인을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 9 항에 있어서, 상기 도전막은 텅스텐층을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
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| KR101129955B1 (ko) * | 2010-06-10 | 2012-03-26 | 주식회사 하이닉스반도체 | 반도체 소자 및 그 제조 방법 |
| US8552472B2 (en) | 2010-06-14 | 2013-10-08 | Samsung Electronics Co., Ltd. | Integrated circuit devices including vertical channel transistors with shield lines interposed between bit lines and methods of fabricating the same |
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