JP2004087757A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【解決手段】3水準以上のフェルミレベルのポリシリコンからなるゲート電極構造の半導体装置であって、最もフェルミレベルの低いP型ポリシリコンを第1のN型表面チャネルMOSトランジスタ13に、最もフェルミレベルの高いN型ポリシリコンを第2のN型表面チャネルMOSトランジスタ12に、上記の中間のフェルミレベルを有し、かつN型不純物とP型不純物との両方をドープしたN型ポリシリコンをPチャネルMOSトランジスタ11にそれぞれ配置した。
【選択図】 図1
Description
【発明の属する技術分野】
本発明は、3水準以上のフェルミレベルのポリシリコンからなるゲート電極構造の半導体装置(MOS集積回路)に関し、特に、ポリメタル構造のゲート電極のDRAMを搭載した半導体装置(MOS集積回路)に関する。
【0002】
【従来の技術】
まず、第1の従来技術による半導体装置(MOS集積回路)の構成を図12に示す。
【0003】
第1の従来技術によれば、ゲートの作り分けにマスクを要しない。しかし、NゲートPMOSが埋め込みチャネルとなるので、短チャネル特性が悪く駆動力が低い。
【0004】
次に、第2の従来技術による半導体装置(MOS集積回路)の構成を図13に示す。
【0005】
第2の従来技術によれば、上記第1の従来技術の最大の欠点であるPMOSの短チャネル特性を改善することによって、大きな駆動能力を得ることができる。また、メモリセルの接合電界を低減できる。しかし、以下の問題がある。
【0006】
P+ゲートのP型不純物濃度は、周辺PMOSの空乏化を小さくすることを中心に決めなくてはならないため、結果的にP+ゲートのP型不純物濃度を高めに設定しなければならない。この結果、メモリセル、周辺PMOS共にボロン漏れに対するマージンが小さくなる。さらに、高い能力を得るには、2種類のゲートを作るのに2枚のマスクを要する。
【0007】
以下に、従来技術の欠点について詳細に説明する。
【0008】
(従来技術の欠点1)
ゲート空乏化とボロン突き抜けによるしきい値(Vth)ばらつきとを同時に抑えることができない。
【0009】
図4には、p+ゲートに注入されたボロンの活性化率の熱処理依存性が示されている。長時間の熱負荷の加わる炉アニールと炉CVDでは、600℃以上でゲートポリシリコン中のボロンの不活性化(deactivation)が顕著になる。この不活性化は、ゲート空乏化をもたらす。
【0010】
図5には、反転側の電気的酸化膜厚とゲート不純物の濃度との関係を示している。ゲート不純物濃度が高いほど、ゲート空乏化が抑制されていることが分かる。
【0011】
図6には、しきい値(Vth)ばらつきとゲート不純物濃度との関係が示されている。リンを注入されたn+ゲートでは、リン濃度が高いほど、Vthばらつきが小さくなっている。ゲート中のリンの濃度が高いほど、キャリアの縮退の程度が強まることによって、ゲートフェルミレベルが安定しているためである。
【0012】
一方、ボロンを注入されたp+ゲートでは、ボロン濃度が高いほど、Vthばらつきが増加している。この原因は、キャリアの縮退が強まる効果よりも、ゲート中のボロンが基板に突き抜ける影響の方が大きいためである。
【0013】
(従来技術の欠点2)
デュアルポリメタル構造ゲート電極におけるW/p+(n)ポリシリコン接触抵抗が大きい。
【0014】
図7には、ゲートシリコンへの不純物注入量と接触抵抗率との関係が示されている。n+ゲートについては、リンだけを注入した仕様と、リンとボロンの両方を注入した仕様との接触抵抗率の差は小さい。一方、p+ゲートについては、ボロンだけを注入した仕様と、ボロンとリンの両方を注入した仕様との接触抵抗率の差は極めて大きい。ボロンとリンの両方を注入した仕様の接触抵抗率は、ボロンだけを注入した仕様の10倍以上である。
【0015】
(従来技術の欠点3)
n−wellに対するボロン突き抜けの影響が大きい。
【0016】
図8には、Vthばらつきのゲートの導電型と基板の導電型との組み合わせに対する依存性が示されている。NMOSでは、p+ゲートとn+ゲートとのVthばらつきの差は4mVである。一方、PMOSにおいては、p+ゲートとn+ゲートとのVthばらつきの差は10mVである。つまり、ボロン突き抜けがトランジスタ特性に与える影響は、p−wellに対してよりもn−wellに対して大きく現れる。
【0017】
図9には、PMOSについて、Vthばらつきとゲートポリシリコン中の不純物の組み合わせに対する依存性が示されている。n+(p)ゲートの場合、n+ゲートと同等のVthばらつきであることから、ボロン突き抜けの影響は無視できる。
【0018】
【発明が解決しようとする課題】
(1)「P+ゲ−トPMOSの空乏化」
電源電圧を低下させれば、消費電力を低減することができる。しかしながら、電源電圧を下げれば、MOSトランジスタの駆動能力は低下する。このMOSトランジスタの性能低下を補うために、これまでプロセスの低温化を進めることによって、基板不純物プロファイルの制御性を向上させてきた。
【0019】
しかし、電源電圧が1.8V以下になると、特に、PMOSの駆動能力が不足してくる。その原因は、N+ゲートを採用しているため、PMOSのチャネルが埋め込みチャネルであることに起因したパンチスルー耐性確保のために、ゲート長を縮められないことである。
【0020】
さらに、駆動能力を高めるためにしきい電圧を低くしようとすれば、ボロンの濃度を高めなければならない。空乏層内の不純物濃度が高くなると、しきい電圧ばらつきが増加することが知られている。そこで、上記の問題のないP+ゲートPMOSの適用を検討した。ところが、下記に述べる問題のあることが分かった。
【0021】
0.2umルール以降のDRAMでは、ワード線及びビット線ピッチが0.4um以下となるので、メモリセルコンタクト穴はゲートに対してセルフアライン形成する必要がある。ゲート電極及びビット線とショートすることなくメモリセルコンタクト穴を形成するためには、メモリセルコンタクト穴エッチの際のエッチレートが、層間絶縁膜のエッチレートよりも小さい膜がゲート電極及びビット線上部及び側面になくてはならない。
【0022】
発明者らの試作においては、層間絶縁膜にはシリコン酸化膜を、ゲート電極及びビット線上部及び側面の膜にはシリコン窒化膜を用いた。隣り合ったゲート電極間のスペースが0.2um程度以下の場合、ゲート電極またはビット線の側壁に用いるシリコン窒化膜には、良好なカバレッジが求められる。良好なカバレッジを得るには、低圧CVDを用いなければならない。低圧CVDのシリコン窒化膜の形成には、600℃から800℃の温度で3時間から5時間を要する。
【0023】
発明者らの実験によれば、600℃から800℃の長時間の熱処理を行うと、ポリシリコン中で活性化したN型及びP型の不純物の不活性化(deactivation)が顕著であることが分かっている。ポリシリコンゲート電極を用いた場合には、ポリシリコン中に導入した不純物の不活性化が起こる。ゲート電極の不活性化は、ゲートに反転電位を与えたときに、ゲート酸化膜近傍のゲート電極側のキャリアが空乏化する厚さが増加する。このゲート空乏化は、実効的にゲート酸化膜厚が厚くなったのと等価であるので、MOSトランジスタの駆動能力を低下させ、かつ、短チャネル特性を劣化させる。
【0024】
ゲートポリシリコンの空乏化は、ゲート不純物濃度を高めれば改善できる。N+ゲ−トでは、たとえば、N型不純物としてリンを用いた場合、リンの固溶度は通常用いられる1000℃程度のRTAで約1E21cm−3である。前述の600℃から800℃の長時間の熱処理によって、仮に50%が不活性化したとしても、5E20cm−3のキャリア濃度が確保される。また、リンはゲート酸化膜を突き抜けて拡散する確率が低いので、MOSトランジスタのしきい値を変動させることは無視できる。
【0025】
一方、P+ゲートにおいてP型不純物としてボロンを用いた場合、ボロンの固溶度は前述の条件で約1E20cm−3である。ボロンは、ゲート酸化膜中の拡散係数が大きいので、比較的低温の熱処理でも基板にまで到達する(ボロン突き抜け)ことによって、MOSトランジスタのしきい電圧が変動すると同時に、そのばらつきをも増加させる。
【0026】
低圧CVDでシリコン窒化膜を形成する600℃から800℃の長時間の熱処理中には、不活性化だけでなく、ボロン突き抜けも同時に発生することになる。ボロン突き抜けと空乏化とはトレードオフの関係にあるので、ボロン突き抜けを低減しようとしてボロン濃度を低下させれば、空乏化は顕著になる。
【0027】
以上から、DRAM向けデュアルゲートトランジスタにおいては、P+ゲートPMOSの空乏化の対策が困難であることが分かる。
【0028】
そこで、N+ゲートにボロンをドープすることによって、フェルミレベルの比較的低いN+ゲート(N+(P)ゲート)を形成することを検討した。N+(P)ゲートPMOSでは、ゲート空乏化の問題はなくなるだけでなく、チャネルの埋め込みの度合いを小さくできるので、当初の課題であった短チャネル特性を改善することができる。
【0029】
特に、N+(P)ゲートのフェルミレベルが基板のフェルミレベルよりも低くした場合には、表面チャネルにできる。また、発明者らは、リンとボロンが混在する場合には、ボロンの拡散係数がボロン単独の場合よりも小さくなることを実験で確認している。この原因は、リン−ボロン対が形成されるためであると考えられている。
【0030】
この結果、ボロンが酸化膜を突き抜ける確率が低くなり、ボロン単独のときよりもしきい電圧ばらつきを減少できることも、発明者らは確認している。同時に、基板空乏層内の不純物濃度が低いので、しきい電圧ばらつきもN+PMOSより小さくすることができる。
【0031】
(2)「メモリセルのリフレッシュサイクル延長」
DRAMのメモリセルでは、キャパシタに蓄えた電荷が消失する前に、情報の再書き込みを行う。この再書き込みに要する電力は、携帯機器等に今後普及することが予想される超低消費電力DRAMのセルフリフレッシュ(self−refresh)モ−ドでは支配的な要因になる。このリフレッシュサイクルを延長することができれば、消費電力を効果的に低減することができる。
【0032】
キャパシタに蓄えられた電荷は、トンネル電流としてキャパシタの絶縁膜を通って対向電極に流れる成分と、基板との接合電界によってバンド間トンネリングで基板に流れる成分とに分けられる。対向電極に書き込み電位の二分の一を印加しておく一般的な構成のDRAMの100℃におけるリーク電流成分は、対向電極に流れる成分は、およそ1E−15A/bit、基板に流れる成分は、およそ1E−14A/bitであるので、後者が支配的である。
【0033】
基板に流れる成分は、キャパシタ下部電極電位のN型拡散層と負電位に逆バイアスされたP型拡散層との接合電界を小さくすれば低減できる。不純物濃度を下げれば、接合電界を低減できるが、N型拡散層濃度を下げれば寄生抵抗が増し、基板濃度を下げればオフ電流を増加させることになる。
【0034】
そこで、基板濃度を下げても高いしきい電圧を確保するために、ゲート電極とP型基板とのフェルミレベル差の小さいP+ゲートNMOSを適用することを検討した。P+ゲートNMOSのゲート電極は空乏化することはないので、ボロン突き抜けに注意して、ゲートに導入するボロンの濃度を比較的少なめに設定することができる。
【0035】
P+ゲートNMOSの場合、ゲート電極下部のPウェルの空乏層幅がN+ゲートの場合よりも狭くなるので、GIDL (Gate Induced Drain Leakage)は、N+ゲートNMOSに比べて大きくなるというデメリットもあるが、ゲートのフェルミレベルの調整などによって接合電界緩和との最適化ができる範囲内である。
【0036】
(3)「ワード線抵抗の低減」
DRAMでは、チップ面積を小さくするために、ワード線駆動回路等の周辺回路の面積を減らす目的で、ワード線はできるだけ長くしたい。ワード線長さは、主にRC時定数で制限される。つまり、ワード線抵抗とワード線寄生容量は小さいことが好ましい。そこで、従来から、ワード線はポリサイド構造にすることが多かった。
【0037】
ところが、ポリサイド構造のデュアルゲートを考えた場合、P型ポリシリコン中のボロンがシリサイド内を拡散することによってP型ポリシリコン中のボロン濃度が低下しやすいという問題と、P型ポリシリコンに接続されたN型ポリシリコン中のN型不純物の濃度を変動させるという問題がある。
【0038】
そこで、不純物拡散を抑えると同時に低抵抗を実現するため、ポリメタル構造を検討した。ポリメタル構造においては、上部金属とポリシリコンとのシリサイド反応を抑えるために、間に窒化タングステンなどのバリア層を形成する必要がある。900℃程度のソース・ドレインの活性化アニール後には、バリア層が窒化タングステンの場合には、タングステン、シリコン、窒素からなるアモルファス層が形成されることが知られている。発明者らは、このアモルファス層を介したタングステンとポリシリコンの接触抵抗が、ポリシリコンのキャリア濃度に依存することを確認している。
【0039】
N+ポリシリコンとタングステンとの接触抵抗のキャリア濃度依存性は、図7に示すように、N型不純物単独の場合と、P型不純物を混在させた場合とで同じ傾向を示すことを発明者らは確認している。タングステンとポリシリコンの接触抵抗を下げるためには、N+(P)ポリシリコンを形成する際、N型不純物、たとえば、リンをイオン注入することによって、N+(P)ポリシリコンの表面キャリア濃度をバルク中の平均濃度よりも高めることが有効である。
【0040】
一方、P+ポリシリコンの場合、N型不純物を混在させると、P型不純物単独の場合と比較して、タングステンとの接触抵抗のキャリア濃度依存性が顕著になることも発明者らは実験で確認している。従って、ポリメタル構造の場合は、P+ポリシリコンは、P型不純物単独、または、N型不純物濃度を十分低く抑えたP型ポリシリコンであった方が好ましい。
【0041】
そこで、本発明は、上記従来技術の問題点に鑑みて成されたものであり、その目的とするところは、DRAMの周辺回路のPMOSの性能を改善すること、ワード線抵抗を低減すること、及びメモリセルの接合電界を緩和することの3点を同時に達成するためのDRAM特有のトランジスタを提供することにある。
【0042】
【課題を解決するための手段】
本発明では、3水準以上のフェルミレベルのポリシリコンからなるゲート電極構造の半導体装置において、最もフェルミレベルの低いP型ポリシリコンを第1のN型表面チャネルMOSトランジスタに、最もフェルミレベルの高いN型ポリシリコンを第2のN型表面チャネルMOSトランジスタに、上記の中間のフェルミレベルを有し、かつN型不純物とP型不純物との両方をドープしたN型ポリシリコンをPチャネルMOSトランジスタにそれぞれ配置したことを特徴とする。
【0043】
上記構成の下、前記ゲート電極構造と基板の導電型との組み合わせで、周辺回路に前記PチャネルMOSトランジスタと前記第2のN型表面チャネルMOSトランジスタとを配置すると共に、メモリセルに前記第1のN型表面チャネルMOSトランジスタを配置した。
【0044】
この場合、P型不純物とN型不純物の両方を含むN+ゲートポリシリコンの不純物濃度分布において、少なくともN型不純物のポリシリコン上面の濃度がポリシリコン中の平均濃度よりも高い。
【0045】
また、P不純物とN型不純物の両方を含むN+ゲートを形成する際、少なくともN型不純物をイオン注入によってドープする。
【0046】
また、本発明では、前記半導体装置を、3種類の所望のゲート不純物濃度の領域を2枚のマスク工程で分割することにより製造することを特徴とする。
【0047】
この際、前記N型不純物とP型不純物との両方をドープしたN型ポリシリコンを、リンとボロンを同時に活性化することによって形成する。前記リンとボロンを同時に活性化することによって、ボロンの基板方向への拡散を抑制する。
【0048】
また、本発明では、ポリメタル構造のゲート電極のDRAMを搭載した半導体装置において、周辺回路にP型不純物とN型不純物の両方を含むN+ゲートのPMOSとN+ゲートNMOSを配置すると共に、メモリセルにP型不純物だけを含むP+ゲートのNMOSを配置したことを特徴とする。
【0049】
【発明の実施の形態】
図1を参照すると、本発明の実施の形態として、ゲート電極中の不純物の導電型と基板中の不純物の伝導型との組み合わせの断面が示されている。この際、ゲートポリシリコンへの不純物は2枚のマスクを用いて、イオン注入によって導入する。
【0050】
ポリメタル構造のゲート電極のDRAMまたはDRAMを搭載したLSI10において、周辺回路にN+(P)ゲートPMOS11とN+ゲートNMOS12を、メモリセルにP+ゲートNMOS13をそれぞれ配置する。
【0051】
具体的には、N+(P)ゲートPMOS11はn−well14中に形成され、N+ゲートNMOS12はp−well15中に形成され、P+ゲートNMOS13はp−well16中に形成されている。
【0052】
N+(P)ゲートPMOS11、N+ゲートNMOS12及びP+ゲートNMOS13上には、ポリシリコン17が形成され、ポリシリコン17上には、窒化タングステン(WN)18が形成されている。さらに、窒化タングステン(WN)18上には、タングステン(W)19が形成され、タングステン(W)19上には、P−SiN20が形成されている。ここでバリアメタルの材料は、WNに限定されず、窒化モリブデン(Mo)などの別の材料であっても良い。また、積層構造についても、W/WN/ポリシリコンに限定されず、Mo/MoN/ポリシリコン、W/WN/WSi/ポリシリコン、Mo/MoN/MoSi/ポリシリコンなどであっても良い。
【0053】
図2には、図1に示されたDRAMを製造するための製造工程が示されている。
【0054】
図2(a)に示すように、アモルファスシリコン21を低圧CVD法を用いて、ゲート絶縁膜上に堆積する。ここで、アモルファスシリコン21の膜厚は、例えば100nmであり、不純物はドープされていない。
【0055】
次に、レジスト22でメモリセル以外のp−well15上を覆うことによって、メモリセルのp−well16及び周辺回路のn−well14上のアモルファスシリコン21にボロンをイオン注入する。ボロンのイオン注入の条件は、例えば、エネルギー5keV、ドーズ量1E15cm−2である。
【0056】
図2(b)に示すように、レジスト23でメモリセルのp−well16上を覆うことによって、メモリセル以外の周辺回路のp−well15及びn−well14上のアモルファスシリコン21にリンをイオン注入する。リンのイオン注入の条件は、例えば、エネルギー10keV、ドーズ量5E15cm−2である。
【0057】
レジスト22,23の剥離後、NH4OHとH2O2の混合液を用いて、アモルファスシリコン21の表面を清浄にすると同時に、ケミカルオキサイドを形成する。アモルファスシリコン21にイオン注入されたボロン及びリンを活性化するためにアニールを行う。アニールの条件は、例えば、950℃、10秒、N2雰囲気である。
【0058】
N2中にO2を微量混入することが好ましい。例えばO2の比率は1%である。アニールの際、上記ケミカルオキサイドがボロン及びリンの外方拡散を抑制する。また、微量のO2が、ポリシリコン上面が窒化されることを防ぐ。H2Oで希釈されたHFを用いて、ポリシリコン上面のシリコン酸化膜を除去する。
【0059】
図2(c)に示すように、ポリシリコン17上に窒化タングステン(WN)18、タングステン(W)19をスパッタ法を用いて堆積する。それぞれの膜厚は、例えば、WN18が5nm、W19が60nmである。W19上にプラズマCVD法を用いて、SiN20を堆積する。SiN20の膜厚は、例えば、120nmである。
【0060】
次に、図2(d)に示すように、レジストマスク(図示せず)を用いて、ゲート電極をパターニングする。レジストを除去した後、NMOS24には、リンまたはヒ素をイオン注入する。リンのイオン注入の条件は、例えば、エネルギー10keV、ドーズ量1E13cm−2である。ヒ素のイオン注入条件は、例えば、エネルギー10keV、ドーズ量1E14cm−2である。
【0061】
一方、PMOS25にはBF2をイオン注入する。BF2のイオン注入条件は、例えば、エネルギー10keV、ドーズ量1E14cm−2である。イオン注入されたリン、ヒ素、及びBF2を活性化するために、アニールを行う。アニールの条件は、例えば、950℃、10秒、N2雰囲気である。ゲート電極側面に露出したWを酸化させないために、N2中にO2を混入することは好ましくない。
【0062】
図2(e)に示すように、トランジスタの高濃度のソース・ドレインを形成する前に、ゲート側面にスペーサ26を形成する。スペーサ26を形成する膜には良好なカバレッジが要求されるので、例えば、低圧CVD法を用いたSiN膜であり、膜厚は30nmである。ソース・ドレイン形成以降の手順は、よく知られたDRAMの製法と同じである。
【0063】
本発明の実施の形態によれば、電源電圧1.8V以下の世代のDRAMまたはDRAMを搭載したLSIにおいて、周辺PMOSの能力を改善すると同時に、リフレッシュサイクルを長くすることができる。この結果、DRAMの消費電力を低減することができる。
【0064】
ここで、下記(1)の理由によって電源電圧を低下させることができ、下記(2)の理由によってリフレッシュサイクルを延長させることができる。この二つの効果によって、DRAMの消費電力を小さくすることが可能になる。
【0065】
(1)n+ゲートPMOSのゲートポリシリコンのフェルミレベルを低く設定することができるので、チャネルに注入するp型不純物量を低減することができる。この結果、チャネルの埋め込みの程度が改善され、短チャネル特性が改善する。従来構造のトランジスタとオフ電流(Ioff)を同じにすれば、ゲート長Lを小さくすることができるので、オン電流(Ion)を大きくすることができる。
【0066】
図11には、N+(P)ポリシリコンゲートのPMOSにおける、チャネルへのボロン注入量低減効果が示されている。
【0067】
本発明のトランジスタにおいては、PMOSのゲートポリシリコンのゲート酸化膜近傍のフェルミレベルを0.1eV下げれば、n−wellに注入するボロンの量を約10%低減できる。図11の例では、ゲート酸化膜近傍のN+ゲートのフェルミレベルを0.1eV下げるには、ゲート酸化膜近傍のポリシリコン中のドナー濃度とアクセプター濃度との差を7.0E19cm−3から2.5E17cm−3に減少させることによって実現できる。リンのイオン注入ドーズ量に換算すると、4.0E15cm−2から1.0E14cm−2に減少させることに相当する。n−wellに注入したボロン濃度を低減する効果は、P型チャネルの埋め込みの程度を低減することができる。埋め込みの程度を低減すれば、s係数を小さくすることができる。
【0068】
さらに、図10に示すように、リンとボロンの両方をイオン注入されたアモルファスシリコンをアニールすることによって、リンとボロンの拡散と活性化を同時に行うと、リンがボロンの拡散を抑制するので、ボロンがゲート酸化膜を突き抜ける確率を小さくできる。
【0069】
この現象をトランジスタ特性によって確認した結果が図9に示されている。
【0070】
N+(P)ポリシリコンゲートのPMOSのしきい値(Vth)ばらつきは、n+ポリシリコンゲートのPMOSのVthばらつきと同等であるので、ボロン突き抜けの影響は無視することができる。
【0071】
(2)メモリセルにp+ゲートNMOSを用いれば、Vthを高くするためのチャネルに注入するp型不純物の濃度を下げることができる。この結果、ソース・ドレイン(SD)の低濃度n型拡散層と基板との間の接合電界を小さくすることができる。メモリセルのリーク電流の支配的要因であるpn接合リークを低減できるので、リフレッシュサイクルを延長することができる。
【0072】
本発明のトランジスタにおいて、p+ゲートNMOSを採用することによって、n+ゲートNMOSに比べて、ボロンドーズ量を約1E13cm−2減少させることができた。この結果、メモリセルのn−層とp−well間の接合電界を著しく低減することが可能であり、p−n接合リーク電流を低減することができる。
【0073】
さらに、図8に示されているように、p−wellに対するボロン突き抜けの影響は、n−wellに対するボロン突き抜けの影響に比べて軽微である。
【0074】
図3には、図1に示されたDRAMを製造するための他の製造工程が示されている。
【0075】
まず、図3(a)に示すように、アモルファスシリコン21を低圧CVD法を用いて、ゲート絶縁膜上に堆積する。ここで、アモルファスシリコン21の膜厚は、例えば100nmであり、ボロンがドープされている。ボロンの濃度は、例えば、1E20cm−3である。
【0076】
次に、レジスト30でメモリセルのp−well16上と周辺回路のn−well14上を覆うことによって、メモリセル以外のp−well15上のアモルファスシリコン21にリン1をイオン注入する。リン1のイオン注入の条件は、例えば、エネルギー10keV、ドーズ量6E15cm−2である。
【0077】
図3(b)に示すように、レジスト31でp−well15,16上を覆うことによって、周辺回路のn−well14上のアモルファスシリコン21にリン2をイオン注入する。リン2のイオン注入の条件は、例えば、エネルギー10keV、ドーズ量2E15cm−2である。
【0078】
以降の手順(図3(c)〜(e))は、図2に示された製造方法と同じであるので、その説明は省略する。
【0079】
【発明の効果】
本発明によれば、電源電圧1.8V以下の世代のDRAMまたはDRAMを搭載したLSIにおいて、周辺PMOSの能力を改善すると同時に、リフレッシュサイクルを長くすることができる。この結果、DRAMの消費電力を低減することができる。
【図面の簡単な説明】
【図1】本発明の実施の形態による半導体装置の構成を示す図である。
【図2】図1に示された半導体装置の製造方法を示す図である。
【図3】図1に示された半導体装置の他の製造方法を示す図である。
【図4】P+ゲートキャリア濃度の熱処理依存性を示す図である。
【図5】反転側の電気的酸化膜厚とゲート不純物の濃度との関係を示す図である。
【図6】Vthばらつきとゲート不純物濃度との関係を示す図である。
【図7】ゲートシリコンへの不純物注入量と接触抵抗率との関係を示す図である。
【図8】Vthばらつきのゲートの導電型と基板の導電型との組み合わせに対する依存性を示す図である。
【図9】PMOSについて、Vthばらつきとゲートポリシリコン中の不純物の組み合わせに対する依存性を示す図である。
【図10】ボロンがゲート酸化膜を突き抜ける確率に関するデータを示す図である。
【図11】N+(P)ポリシリコンゲートのPMOSにおけるチャネルへのボロン注入量低減効果を示す図である。
【図12】第1の従来技術による半導体装置(MOS集積回路)の構成を示す図である。
【図13】第2の従来技術による半導体装置(MOS集積回路)の構成を示す図である。
【符号の説明】
10 LSI
11 n+(P)PMOS
12 n+NMOS
13 p+NMOS
14 n−well
15 p−well
16 p−well
17 ポリシリコン
18 WN
19 W
20 P−SiN
21 アモルファスシリコン
22 レジスト
23 レジスト
Claims (8)
- 3水準以上のフェルミレベルのポリシリコンからなるゲート電極構造の半導体装置において、
最もフェルミレベルの低いP型ポリシリコンを第1のN型表面チャネルMOSトランジスタに、最もフェルミレベルの高いN型ポリシリコンを第2のN型表面チャネルMOSトランジスタに、上記の中間のフェルミレベルを有し、かつN型不純物とP型不純物との両方をドープしたN型ポリシリコンをPチャネルMOSトランジスタにそれぞれ配置したことを特徴とした半導体装置。 - 前記ゲート電極構造と基板の導電型との組み合わせで、周辺回路に前記PチャネルMOSトランジスタと前記第2のN型表面チャネルMOSトランジスタとを配置すると共に、メモリセルに前記第1のN型表面チャネルMOSトランジスタを配置したことを特徴とする請求項1に記載の半導体装置。
- P型不純物とN型不純物の両方を含むN+ゲートポリシリコンの不純物濃度分布において、少なくともN型不純物のポリシリコン上面の濃度がポリシリコン中の平均濃度よりも高いことを特徴とする請求項1に記載の半導体装置。
- P不純物とN型不純物の両方を含むN+ゲートを形成する際、少なくともN型不純物をイオン注入によってドープすることを特徴とする請求項1に記載の半導体装置。
- 請求項1に記載の半導体装置を、3種類の所望のゲート不純物濃度の領域を2枚のマスク工程で分割することにより製造することを特徴とする半導体装置の製造方法。
- 前記N型不純物とP型不純物との両方をドープしたN型ポリシリコンを、リンとボロンを同時に活性化することによって形成することを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記リンとボロンを同時に活性化することによって、ボロンの基板方向への拡散を抑制することを特徴とする請求項6に記載の半導体装置の製造方法。
- ポリメタル構造のゲート電極のDRAMを搭載した半導体装置において、
周辺回路にP不純物とN型不純物の両方を含むN+ゲートのPMOSとN+ゲートNMOSを配置すると共に、メモリセルにP型不純物だけを含むP+ゲートのNMOSを配置したことを特徴とする半導体装置。
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