CN1497724A - 半导体装置和其生产方法 - Google Patents

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Abstract

在具有三个和多个不同费米能级的多晶硅栅电极结构的半导体装置中，具有最低费米能级的P型多晶硅在第一N型表面沟道MOS晶体管上；具有最高费米能级的第一N型多晶硅在第二N型表面沟道MOS晶体管上，和具有在最高费米能级和最低费米能级之间的中间费米能级的，并用N型杂质和P型杂质掺杂的第二N型多晶硅在P沟道MOS晶体管上。

Description

半导体装置和其生产方法
本发明要求前日本专利申请JP2002-246287的优先权，本说明书参引该公开。
技术领域
本发明涉及，具有三个和多个不同费米能级的多晶硅栅结构的半导体装置(MOS集成电路)；特别涉及，带具有多金属(polymetal)栅的DRAM的半导体装置(MOS集成电路)。
背景技术
图1示出根据第一现有技术的半导体装置(MOS集成电路)。根据第一现有技术，作为存储单元(MC)的NMOS，外围NMOS，和外围PMOS都具有N+栅。因此，不需要掩模分别形成不同类型的栅。但是，具有N+栅PMOS的外围PMOS具有埋沟道。这造成低劣的短沟道特性和低的驱动功率。
图2示出根据第二现有技术的半导体装置(MOS集成电路)。根据第二现有技术，外围PMOS具有P+栅。用这种结构，通过改进作为第一现有技术的最大问题的PMOS的短沟道特性，能够获得大的驱动功率。另外，能够减小存储单元的节场(junction field)。但是，第二现有技术在以下方面是有缺点的。
必须首先确定P+栅中的P型杂质的浓度，以便降低外围PMOS的耗尽。这意味着，必须将P+栅的P型杂质的浓度选择到较高的值。结果，在存储单元和外围PMOS中都降低了硼泄漏的余量(margin)。而且，为了获得高功率，需要两个掩模形成两种栅。下面详细说明现有技术的缺点。
现有技术的第一缺点
由于硼的渗透，不能够同时抑制栅耗尽和阈值(Vth)波动。
图3示出注入到P+栅的硼激活速率与热处理的相关关系。在长时间施加热负荷的炉子退火和炉子CVD中，在不低于600℃的温度上，栅多晶硅中的硼的钝化显著。这样的钝化造成栅耗尽。
图4示出在反向的电氧化物厚度和栅杂质浓度之间的关系。在栅杂质浓度较高时，栅耗尽被更加抑制。
图5示出阈值(Vth)波动和栅杂质浓度之间的关系。在其内注入有磷的N+栅中，在磷浓度较高时Vth波动较小。这是因为，在栅中的磷浓度较高时加强了载流子退化程度，使得栅的费米能级是稳定的。
在另一方面，在含有注入了硼的P+栅中，在硼浓度较高时，Vth波动增加。这是因为，栅中的硼向衬底的渗透的影响比载流子退化的强化效果大。
现有技术的第二缺点
双多金属(polymetal)结构的栅电极具有相对于W/p+(n)多晶硅的大的接触电阻。
图6示出在注入了多晶硅栅的杂质量和接触电阻之间的关系。关于n+栅，在单独注入磷的情况和注入磷和硼的情况之间，接触电阻的差异是小的。另一方面，关于p+栅，在仅注入硼情况和注入硼和磷的情况之间的接触电阻的差异极大。在注入硼和磷的情况中接触电阻大到仅注入硼的情况的十倍。
现有技术的第三缺点
n阱受到硼渗透的大的影响。
图7示出取决于栅的导电类型和衬底的导电类型的结合的Vth波动。在NMOS中，在p+栅和n+栅之间的Vth波动差是4毫伏。在另一方面，在PMOS中，在p+栅和n+栅之间的Vth波动差是10毫伏。因此，相对于n阱来说，硼渗透对晶体管的特性的影响比相对于p阱的大。
图8示出取决于在栅多晶硅中的杂质结合的PMOS的Vth波动。在n+(p)栅的情况，Vth的波动基本等于n+栅的Vth波动，因此，可以忽略硼渗透的影响。
发明内容
(1)P+栅PMOS的耗尽
如果降低电源电压，能够降低功耗。但是，如果降低电源电压，则降低了MOS晶体管的驱动功率。为了补偿MOS晶体管的性能降低，过去的方法是降低处理温度，使得提高衬底的杂质分布的可控性。
但是，如果电源电压等于或小于1.8伏，则PMOS的驱动功率不足。其原因如下。如果使用N+栅，PMOS具有埋沟道。用这种结构，必需确保击穿电阻。此时，栅的长度不能够缩短。
而且，为了降低阈值电压和改善驱动功率，必须增加硼的浓度。已知的是，如果在耗尽层中的杂质浓度变得较高，则阈值波动增加。鉴于这些，提出使用没有上述问题的P+栅PMOS。但是，使用P+栅PMOS在以下方面是有缺点的。
带有0.2微米和更小的设计标准的DRAM中，每个字线间距和位线间距等于或小于0.4微米。因此，必须以相对于栅电极自对准的方式形成存储单元接触孔。为了在不引起与栅电极和位线短路的情况下形成存储单元接触孔，在蚀刻存储单元接触孔时，在位线和栅电极的上和侧表面每个上，必须存在比夹层绝缘膜蚀刻速率小的膜。
在本发明人的试验生产中，使用氧化硅膜作为夹层绝缘膜，并使用硅氮化物膜作为在位线和栅电极的上和侧表面每个上形成的膜。在相邻的栅电极之间的距离约等于0.2微米或更小时，要求在位线和栅电极的每个的侧表面上形成的硅氮化物膜具有良好的覆盖。为了达到良好的覆盖，必须用低压CVD。通过低压CVD的硅氮化物膜的形成需要在600-800℃的温度3-5小时的时间。
根据本发明人的试验测试发现，如果在600-800℃长时间进行热处理，在多晶硅中激活的N型和P型杂质的钝化显著。如果使用多晶硅栅电极，引入到多晶硅的杂质被钝化。栅电极的钝化造成，在反向电势施加到栅时，在栅氧化物膜附近与栅电极相邻的载流子耗尽区的厚度增加。栅耗尽实际上相当于栅氧化物膜厚度的增加。因此，MOS晶体管的驱动功率降低，短沟道特性退化。
如果增加栅杂质浓度，则能够改进栅多晶硅的耗尽。在用磷作为N型杂质的N+栅中，在一般使用的约1000℃的RTA(快速加热退火)中磷的固溶度约为1E21cm-3。即使上述在600-800℃的长时间的热处理使得50％的磷钝化，也确保5E20cm-3的载流子浓度。而且，渗透栅氧化物膜的磷的扩散的概率是低的，因此，可以忽略MOS晶体管的阈值波动。
在另一方面，如果在P+栅中用硼作为P型杂质，则在上述条件下硼的固容度约为1E20cm-3。因为在栅氧化物膜中的硼的扩散系数大，所以即使通过较低温度的热处理，硼也达到衬底(即，发生硼渗透)。因此，MOS晶体管的阈值电压发生波动并且波动增加。
当在低压CVD形成硅氮化物膜的600-800℃之间的温度上长时间的热处理期间，不仅发生钝化而且同时发生硼的渗透。硼渗透和耗尽具有折衷关系。如果为了抑制硼渗透降低硼浓度，则耗尽变得显著。
从上述情况可以懂得，在DRAM的双栅晶体管中防止P+栅PMOS的耗尽是困难的。
鉴于上述情况，提出了通过向N+栅中掺杂硼，形成具有较低费米能级的N+栅(N+(P)栅)。在N+(P)栅PMOS中，不发生栅耗尽的问题。另外，减小埋沟道的深度。因此，能够改善作为原始问题的短沟道特性。
特别是，如果N+(P)栅的费米能级低于衬底的费米能级，则能够获得表面沟道。而且，本发明人试验确认，在磷和硼共存的情况下，与硼单独存在的情况比，硼的扩散系数下降。这估计是因为形成了磷硼对。
本发明人也确认，作为硼的扩散系数下降的结果，与硼单独存在的情况比，通过氧化物膜的硼的渗透概率降低，且阈值波动能够降低。
另外，在衬底的耗尽层中的杂质浓度低时，与N+栅PMOS比，能够降低阈值波动。
(2)存储单元的刷新周期的延长
在DRAM存储单元中，在电容器中存储的电荷丢失前必须重写信息(数据)。这样重写需要的电功率是，在未来移动装置中预期广泛使用的超低功率消耗DRAM的自刷新模式中的主导因素。如果刷新周期能够延长，则能够有效地减少功率消耗。
在电容器中存储的电荷被分为：作为隧道电流的，通过电容器的绝缘膜向相反电极流动的分量；和另一分量，它在与衬底的节场下通过带-带隧道流向衬底。在写入电势的一半施加到相反电极的典型结构的DRAM中，在100℃的漏电流分量包括约1E-15A/位的流向相反电极的分量，和约1E-14A/位的流向衬底的分量。因此，后者是占优势的。
通过减小保持在电容器的较低电极的电势上的N型扩散层和反向偏压到负电势的P型扩散层之间的节场，能够减少流向衬底的分量。如果降低杂质浓度，能够减小节场。但是如果降低N型扩散层的杂质浓度，则寄生电阻增加。如果降低衬底的杂质浓度，则关断电流增加。
为了即使在降低衬底杂质浓度时确保高阈值电压，提出使用P+栅NMOS，其中在栅电极和P型衬底之间的费米能级差小。由于P+栅NMOS的栅电极不被耗尽，所以将硼的渗透考虑在内，能够将引入到栅的硼的浓度选择得较小。
在P+栅NMOS的情况下，与N+栅NMOS情况比，在栅电极下的P阱的耗尽层的宽度窄。因此，与N+栅NMOS情况比，GIDL(栅感应漏极泄漏)不良地增加。但是，在GIDL中的这样的增加是在这样的范围内，它通过调节栅的费米能级，使得节场的减小能够最优化。
(3)字线电阻的降低
在DRAM中，为了减小芯片的面积，减小字线驱动电路等的外围电路区域，希望字线尽可能地长。字线的长度主要由RC时间常数限制。因此，字线电阻和字线的寄生电容最好尽可能地小。因此，字线常具有多晶硅硅化物(polycide)结构。
考虑具有多晶硅硅化物结构的双栅。此时，在P型多晶硅中的硼在硅化物中扩散，以致在P型多晶硅中的硼的浓度趋于降低。另外，在连接到P型多晶硅的N型多晶硅中的N型杂质的浓度发生变化。
为了抑制杂质的扩散和实现低电阻，提出多金属(polymetal)结构。在多金属结构中，为了抑制在上金属和多晶硅之间的硅化物反应，在它们之间必须形成钨氮化物等的垫垒层。已知的是，在大约900℃进行源和漏极活化退火后，在垫垒层是钨氮化物时，形成钨、硅和氮的非结晶层。本发明人确认，通过这个非结晶层的钨和多晶硅之间的接触电阻取决于多晶硅的载流子的浓度。
本发明人确认，如图6所示，在仅N型杂质存在的情况和N型和P型杂质共存的情况，N+多晶硅和钨之间的接触电阻与载流子浓度相关性显示出相同的倾向。为了降低在钨和多晶硅之间的接触电阻，在形成N+(P)多晶硅时，离子注入如磷等的N型杂质是有效的，从而增加在主体(bulk)中平均浓度上的N+(P)多晶硅的表面载流子的浓度。
另一方面，如本发明人试验确认的那样，在P+多晶硅情况，与仅P型杂质存在的情况比，N型和P型杂质的共存造成，在钨和多晶硅之间的接触电阻显著地取决于载流子的浓度。因此，在多金属结构情况，P+多晶硅最好仅含有P型杂质，或除了P型杂质外，含有足够低的浓度的N型杂质。
因此，本发明的目的是提供一种DRAM特定的晶体管，它能够改进作为DRAM外围电路的PMOS的性能、抑制字线电阻、和减小存储单元的节场。
根据本发明，提供一种具有三或多个不同费米能级的多晶硅栅电极结构的半导体装置，其中具有最低费米能级的P型多晶硅在第一N型表面沟道MOS晶体管上，具有最高费米能级的N型多晶硅在第二N型表面沟道MOS晶体管上，具有在最高和最低费米能级之间费米能级的并且既掺杂N型又掺杂P型杂质的N型多晶硅在P沟道MOS晶体管上。
用上述结构，P沟道MOS晶体管和第二N型表面沟道MOS晶体管在外围电路中，同时第一N型表面沟道MOS晶体管在存储单元中。
此时，含有P型杂质和N型杂质的N+栅多晶硅具有的杂质浓度分布是，在多晶硅上表面上的至少N型杂质的浓度高于多晶硅中的平均浓度。
在形成含有P型和N型杂质的N+栅时，通过离子注入掺杂至少N型杂质。
在本发明中，通过使用两个掩模，分开形成三种希望的栅杂质浓度区域制造半导体装置。
此时，通过同时激活磷和硼，形成既带N型又带P型杂质的N型多晶硅。通过同时激活磷和硼，抑制硼向衬底的扩散。
根据本发明，还提供一种包括有多金属结构的栅电极的DRAM的半导体装置，其中含有P型和N型杂质的N+栅PMOS和N+栅NMOS在外围电路中，同时含仅有P型杂质的P+栅NMOS在存储单元中。
附图说明
图1是根据第一现有技术的半导体装置(MOS集成电路)的结构图；
图2是根据第二现有技术的半导体装置(MOS集成电路)的结构图；
图3示出P+栅载流子浓度与热处理之间的依赖关系；
图4示出反向的电氧化物厚度和栅的杂质浓度之间的关系；
图5示出在Vth波动和栅的杂质浓度之间的关系；
图6示出栅硅中掺杂的杂质量和接触电阻的关系；
图7示出取决于栅导电类型和衬底的导电类型结合的Vth波动；
图8示出取决于栅多晶硅中各杂质结合的PMOS的Vth波动；
图9是根据本发明实施例的半导体装置的结构图；
图10A-10E是图9示出的半导体装置的生产工艺说明图；
图11A和11B示出具有N+(P)多晶硅栅的PMOS中减少沟道中的硼用量的效果；
图12示出与硼通过栅氧化物膜渗透的概率有关的数据；和
图13A-13E是图9示出的半导体装置的另一生产工艺说明图。
具体实施方式
见图9，下面说明本发明的实施例的半导体装置(DRAM)。
在图9中示出，在栅电极中杂质的导电类型和在衬底中杂质的导电类型的结合。通过用两个掩模的离子注入向栅多晶硅引入杂质。
在具有多金属结构的栅电极的DRAM或带有DRAM的LSI10中，N+(P)栅PMOS11和N+栅NMOS12位于外围电路中。P+栅NMOS13在存储单元中。
详细地说，N+(P)PMOS11形成在n阱14中。N+栅NMOS12形成在p阱15中。P+栅NMOS形成在p阱16中。
在N+(P)栅PMOS11、N+栅NMOS12、和P+栅NMOS13上，形成多晶硅层17。在多晶硅层17上，形成垫垒金属的钨氮化物层(WN)18。在钨氮化物(WN)层18上形成钨(W)层19。在钨层(W)层19上，形成P-SiN层20。这里，垫垒金属材料不限于WN，而是可以是钼氮化物等的不同的材料。叠层结构不限于W/WN/多晶硅，而可以是Mo/MoN/多晶硅，W/WN/WSi/多晶硅，Mo/MoN/MoSi/多晶硅等。
见图10A-10E，下面说明图9示出的DRAM的生产工艺。
如图10A所示，通过低压CVD，非晶硅层21淀积在栅绝缘膜上。这里，非晶硅层21的厚度例如为100毫微米。不掺杂杂质。
接下来，除了存储单元外的p阱15上的区域中用抗蚀剂22覆盖非晶硅层21。在存储单元的p阱16上的区域和外围电路的n阱14的区域上，向非晶硅层21离子注入硼。例如，在5keV的能量和1E15cm-2的用量进行硼的离子注入。
如图10B所示，在存储单元的p阱16上的区域中用抗蚀剂23覆盖非晶硅层21。在除了存储单元外的外围电路的n阱14和p阱15上的区域中向非晶硅层21离子注入磷。例如，在10keV的能量和5E15cm-2的用量进行磷的离子注入。
在除去抗蚀剂22和23后，用NH4OH和H2O2混合的溶液清洁非晶硅层21的表面，同时形成化学氧化物。为了激活离子注入到非晶硅层21的硼和磷离子，进行退火。例如在N2气体中，在950℃进行10秒钟的退火。结果，形成多晶硅层17。
最好是，很少的量O2混入到N2中。例如O2的比例是1％。在退火时，化学氧化物的作用是抑制硼和磷的外扩散。很少量的O2防止多晶硅层17的上表面的氮化。使用H2O稀释的HF，除去多晶硅层17的上表面上形成的氧化硅膜。
如图10C所示，通过溅射在多晶硅层17上淀积钨氮化物(WN)层18和钨(W)层19。例如，WN层18的厚度是5毫微米，W层19的厚度是60毫微米。在W层19上，通过等离子体CVD淀积SiN层20。例如，SiN层20的厚度是120毫微米。
接下来，如图10D所示，使用抗蚀剂掩模(未示出)构图栅电极。在除去抗蚀剂后，向NMOS16中离子注入磷或砷。例如，在10keV和1E13cm-2的用量进行磷的离子注入。例如，在10keV和1E14cm-2的用量进行砷的离子注入。
在另一方面，向PMOS14离子注入BF2。例如，在10keV能量和1E14cm-2的用量进行BF2的离子注入。为了激活离子注入的磷、砷和BF2，进行退火。例如在N2气体中，在950℃进行10秒钟的退火。考虑到防止在栅电极的侧表面上暴露的W被氧化，最好不向N2中混入O2。
如图10E所示，形成高浓度掺杂的源极和漏极前，在栅的每个侧面上形成间隔26。要求形成间隔26的膜具有良好的覆盖。例如，间隔26包括由低压CVD形成的SiN膜，并具有30毫微米厚度。在形成源漏极后的步骤与本领域公知的DRAM的工艺相似。
根据本发明实施例，能够改进外围PMOS性能，并延长在产生小于等于1.8伏的供电电压的DRAM或包括该DRAM的LSI中的刷新周期。其结果，能够减小DRAM功率消耗。
这里，下列的原因(1)能够降低电源电压。下列的原因(2)能够延长刷新周期。通过这些效果，能够降低DRAM的功率消耗。
(1)能够将n+栅PMOS的栅多晶硅的费米能级设定得低，使得能够降低注入到沟道的p型杂质的用量。结果，降低了埋沟道的深度，使得短路特性得到改进。如果将断开电流选择为等于已知结构的晶体管的断开电流，则能够减小栅长度L，使得能够增加接通电流。
图11A和11B示出在具有N+(P)多晶硅栅的PMOS中减少到沟道的硼用量的效果。
在本发明的晶体管中，如果在栅氧化物膜附近的PMOS的栅多晶硅的费米能级降低0.1eV，则注入到n阱的硼的用量能够降低约10％。在图11A和11B示出的例子中，如果在栅氧化物膜附近的多晶硅中的供体浓度和受体浓度之间的差从7.0E19cm-3降低到2.5E17cm-3，则在栅氧化物膜附近N+栅的费米能级降低0.1eV。在离子注入磷的用量方面，这对应于从4.0E15cm-2到1.0E14cm-2的降低。向n阱注入的硼浓度降低的效果有利于减小P型埋沟道的深度。埋沟道深度的减小使得s系数降低。
见图12，为了同时进行磷和硼的扩散和活化，退火带有离子注入的磷和硼的非晶硅。此时，磷抑制硼的扩散，使得硼通过栅氧化物膜渗透的概率降低。
图8所示的晶体管的特性确认了上述现象。
具有N+(P)多晶硅栅的PMOS的阈值(Vth)波动基本等同于具有n+多晶硅栅的PMOS的Vth波动。因此，可忽略硼渗透的影响。
(2)如果在存储单元中使用p+栅NMOS，则为了增加Vth，能够降低向沟道中注入的p型杂质的浓度。其结果，能够减小在源漏极的低浓度n型杂质扩散层和衬底之间的节场。因此，能够降低作为存储单元的漏电流的主导因素的pn节漏电流。这意味着可以延长刷新周期。
在根据本发明的晶体管中，与使用n+栅NMOS相比，使用p+栅NMOS使得硼的用量降低约1E13cm-2。结果，能够明显减小在存储单元的n层和p阱之间的节场，并降低了pn节漏电流。
如图7所示，与硼渗透对n阱的影响相比，硼渗透对p阱的影响是小的。
见图13A-13E，下面说明生产图9示出的DRAM的另一工艺。
首先，见图13A，通过低压CVD在栅绝缘膜上淀积非晶硅层21。这里非晶硅层21的厚度例如是100毫微米。掺杂硼。例如，硼的浓度为1E20cm-2。
接下来，在存储单元的p阱16上的区域和外围电路的n阱14上的区域中，用抗蚀剂30覆盖非晶硅层21。将磷1离子注入到除了存储单元外的p阱15上的区域中的非结晶层21中。例如，在10keV能量和6E15cm-2的用量进行磷1的离子注入。
如图13B所示，在p阱15和16上的区域中，用抗蚀剂31覆盖非晶硅层。在外围电路n阱14上的区域中将磷2离子注入到非晶硅层21中。例如，在10keV的能量和2E15cm-2的用量进行磷2的离子注入。
下面的步骤(图13C-13E)与在图10C-10E所示的生产工艺相似，故在此不予说明。
在等于小于1.8伏供电电压的DRAM中或带有该DRAM的LSI中，根据本发明，能够改进外围PMOS的性能并延长刷新周期。其结果，能够降低DRAM的功率消耗。
虽然结合几个实施例说明了本发明，但是本领域普通技术人员能够以各种其他方式实施本发明。

Claims (8)

1.一种具有三个或多个不同费米能级的多晶硅栅电极结构的半导体装置，其特征在于：
具有最低费米能级的P型多晶硅位于第一N型表面沟道MOS晶体管上；
具有最高费米能级的第一N型多晶硅位于第二N型表面沟道MOS晶体管上，以及
具有在最高费米能级和最低费米能级之间的中间费米能级、并用N型杂质和P型杂质掺杂的第二N型多晶硅位于P沟道MOS晶体管上。
2.根据权利要求1的半导体装置，其中，
P沟道MOS晶体管和第二N型表面沟道MOS晶体管位于外围电路中，而第一N型表面沟道MOS晶体管位于存储单元中。
3.根据权利要求1的半导体装置，其中，
含有P型杂质和N型杂质的第二N型多晶硅的杂质浓度分布是：在第二N型多晶硅的上表面上的至少N型杂质的浓度高于在第二N型多晶硅中的平均浓度。
4.一种生产根据权利要求1的半导体装置的方法，其特征在于：
通过使用离子注入掺杂至少N型杂质，形成含有P型杂质和N型杂质的第二N型多晶硅。
5.一种生产根据权利要求1的半导体装置的方法，其特征在于：
通过使用两个掩模，分开形成P型多晶硅、第一N型多晶硅、和第二N型多晶硅。
6.一种生产根据权利要求1的半导体装置的方法，其特征在于：
通过同时激活磷和硼，形成用N型杂质和P型杂质掺杂的第二N型多晶硅。
7.根据权利要求6的方法，其中，
通过同时激活磷和硼，抑制硼向衬底的扩散。
8.一种包括有多金属结构的栅电极的DRAM的半导体装置，包括：
位于外围电路上的含有P型杂质和N型杂质的N+栅PMOS和N+栅NMOS，和
位于存储单元中的仅含有P型杂质的P+栅NMOS。
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