KR20140056013A - 반도체 장치 - Google Patents
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Abstract
(과제) ESD 내량이 높은 반도체 장치를 제공한다.
(해결 수단) 제 1 비아 (16) 는, 패드 (22) 로부터 ESD 보호 회로인 NMOS 트랜지스터의 드레인으로의 전기적 접속을 위한 것이다. 이 제 1 비아 (16) 는, 패드 (22) 아래에 있어서, 직사각형 링 형상인 중간층 금속막 (17) 의 1 변과, 그 1 변에 대향하는 타변에만 형성된다. 요컨대, 드레인으로의 전기적 접속을 위한 모든 제 1 비아 (16) 가, 거의 패드 (22) 의 바로 아래에 존재한다. 따라서, 패드 (22) 에 인가되는 ESD 의 서지 전류는, 모든 드레인에 균일하게 향하기 쉬워진다. 그러면, ESD 보호 회로인 NMOS 트랜지스터의 각 채널이 균일하게 동작하기 쉬워져, 반도체 장치의 ESD 내량이 높아진다.
(해결 수단) 제 1 비아 (16) 는, 패드 (22) 로부터 ESD 보호 회로인 NMOS 트랜지스터의 드레인으로의 전기적 접속을 위한 것이다. 이 제 1 비아 (16) 는, 패드 (22) 아래에 있어서, 직사각형 링 형상인 중간층 금속막 (17) 의 1 변과, 그 1 변에 대향하는 타변에만 형성된다. 요컨대, 드레인으로의 전기적 접속을 위한 모든 제 1 비아 (16) 가, 거의 패드 (22) 의 바로 아래에 존재한다. 따라서, 패드 (22) 에 인가되는 ESD 의 서지 전류는, 모든 드레인에 균일하게 향하기 쉬워진다. 그러면, ESD 보호 회로인 NMOS 트랜지스터의 각 채널이 균일하게 동작하기 쉬워져, 반도체 장치의 ESD 내량이 높아진다.
Description
본 발명은 패드 아래에 NMOS 트랜지스터를 갖는 반도체 장치에 관한 것이다.
IC 또는 반도체 칩이라고도 불리는 반도체 장치는, 다른 소자 혹은 다른 반도체 장치와 전기적으로 접속하기 위해서 외부 접속용 전극인 패드를 갖는다. 이 패드 근방에는, 통상적으로 ESD (정전기 방전) 로부터 반도체 장치의 내부 회로를 보호하는 ESD 보호 회로가 형성된다. ESD 보호 회로에는 멀티 핑거 타입의 NMOS 트랜지스터가 사용되는 경우가 많다. 이 때, 이 NMOS 트랜지스터의 게이트 전극과 소스와 백 게이트는 접지 단자에 접속되고, 드레인은 패드에 접속된다.
여기서, 멀티 핑거 타입의 NMOS 트랜지스터를 사용한 ESD 보호 회로에서는, 여러 가지 연구를 시도함으로써, 각 채널이 균일하게 동작하여 반도체 장치의 ESD 내량 (耐量) 이 높아지도록 하고 있다. 구체적으로는, 예를 들어 특허문헌 1 의 기술에 있어서는, ESD 보호 회로의 NMOS 트랜지스터의 살리사이드 금속막과 게이트 전극의 거리를 적절히 제어하고 있다. 특허문헌 2 의 기술에 있어서는, 소스의 콘택트 수를 적절히 제어하고 있다. 특허문헌 3 의 기술에 있어서는, 채널 길이의 길이를 적절히 제어하고 있다. 어느 기술이나 NMOS 트랜지스터의 레이아웃을 세밀하게 규정하는 기술이다.
그러나, ESD 의 서지 전류는 매우 크고 또한 순간적인 전류이다. 그 때문에, 그 서지 전류에 기초하여 NMOS 트랜지스터의 레이아웃을 규정하는 것은 매우 곤란하다. 반대로, ESD 내량의 NMOS 트랜지스터의 레이아웃에 대한 의존성을 정량화하는 것도 사실상 거의 불가능하다.
본 발명은, 상기 과제를 감안하여 이루어지고, 멀티 핑거 타입의 ESD 보호를 위한 NMOS 트랜지스터의 레이아웃의 치수를 규정하지 않고, ESD 내량을 높일 수 있는 반도체 장치를 제공한다.
본 발명은, 상기 과제를 해결하기 위해서, 패드 아래에 NMOS 트랜지스터를 갖는 반도체 장치로서, 소스 및 드레인의 영역을 교대로 갖고, 상기 소스와 상기 드레인 사이의 채널 상에 게이트 전극을 갖고, 상기 채널의 수는 짝수인 상기 NMOS 트랜지스터와, 상기 드레인에 대한 전기적 접속을 위한 하층 금속막과, 직사각형 링 형상이고, 상기 패드 아래에 있어서 개구부를 갖는 중간층 금속막과, 상기 하층 금속막과 상기 중간층 금속막을 전기적으로 접속하는, 상기 드레인으로의 전기적 접속을 위한 제 1 비아와, 상기 개구부와 대략 일치하는 패드 개구부에서 상기 패드를 노출시키는 상층 금속막과, 상기 패드 개구부를 갖는 보호막을 구비하고, 상기 제 1 비아는, 상기 중간층 금속막의 1 변과, 상기 1 변에 대향하는 타변에만 형성되어 있는 것을 특징으로 하는 반도체 장치를 제공한다.
제 1 비아는, 패드로부터 ESD 보호 회로인 NMOS 트랜지스터의 드레인으로의 전기적 접속을 위한 것이다. 이 제 1 비아는, 패드 아래에 있어서, 직사각형 링 형상인 중간층 금속막의 1 변과, 그 1 변에 대향하는 타변에만 형성된다. 요컨대, 드레인으로의 전기적 접속을 위한 모든 제 1 비아가, 거의 패드의 바로 아래에 대칭으로 존재한다.
따라서, 패드에 인가되는 ESD 의 서지 전류는, 모든 드레인에 균일하게 되기 쉬워진다. 그러면, ESD 보호 회로인 NMOS 트랜지스터의 각 채널이 균일하게 동작하기 쉬워져, 반도체 장치의 ESD 내량을 높일 수 있게 된다.
도 1 은, 반도체 장치의 패드 구조를 나타내는 평면도로서, (A) 는 확산 영역과 게이트 전극과 콘택트와 패드 개구부를 나타내고, (B) 는 확산 영역과 하층 금속막과 패드 개구부를 나타낸다.
도 2 는, 반도체 장치의 패드 구조를 나타내는 평면도로서, (A) 는 하층 금속막과 제 1 비아와 중간층 금속막과 패드 개구부를 나타내고, (B) 는 제 2 비아와 상층 금속막과 패드 개구부를 나타낸다.
도 3 은, 반도체 장치의 패드 아래의 ESD 보호 회로를 나타내는 회로도이다.
도 4 는, 반도체 장치의 패드 구조를 나타내는 평면도이다.
도 5 는, 반도체 장치의 패드 구조를 나타내는 평면도이다.
도 2 는, 반도체 장치의 패드 구조를 나타내는 평면도로서, (A) 는 하층 금속막과 제 1 비아와 중간층 금속막과 패드 개구부를 나타내고, (B) 는 제 2 비아와 상층 금속막과 패드 개구부를 나타낸다.
도 3 은, 반도체 장치의 패드 아래의 ESD 보호 회로를 나타내는 회로도이다.
도 4 는, 반도체 장치의 패드 구조를 나타내는 평면도이다.
도 5 는, 반도체 장치의 패드 구조를 나타내는 평면도이다.
이하, 본 발명의 제 1 실시형태에 대해서 도면을 참조하여 설명한다.
먼저, 반도체 장치의 패드 구조에 대해서 도 1 과 도 2 를 사용하여 설명한다. 도 1 은 반도체 장치의 패드 구조를 나타내는 평면도로서, (A) 는 확산 영역과 게이트 전극과 콘택트와 패드 개구부를 나타내고, (B) 는 확산 영역과 하층 금속막과 패드 개구부를 나타내고 있다. 도 2 는 도 1 과 동일한 반도체 장치의 패드 구조를 나타내는 평면도로서, (A) 는 하층 금속막과 제 1 비아와 중간층 금속막과 패드 개구부를 나타내고, (B) 는 제 2 비아와 상층 금속막과 패드 개구부를 나타내고 있다.
도 1의 (A) 에 나타내는 바와 같이, 기판 전위를 고정시키기 위한 P 형 확산 영역 (10) 과 소스 및 드레인의 N 형 확산 영역 (12) 을 형성하고, 소스 및 드레인의 N 형 확산 영역 (12) 사이에는 게이트 전극 (13) 을 형성하여, NMOS 트랜지스터 (21) 를 구성하고 있다. NMOS 트랜지스터 (21) 는 멀티 핑거 타입으로 되어 있다. 이 NMOS 트랜지스터 (21) 는, 기판 전위를 고정시키기 위한 P 형 확산 영역 (10) 에 둘러싸이고, 소스 및 드레인의 N 형 확산 영역 (12) 을 교대로 갖고, 게이트 전극 (13) 은, 도면에서는 상하단이 되는 게이트 폭 방향의 양단에서 서로 접속되어 있다. 여기서 채널의 수는 짝수이고, 게이트 길이 방향에서의 양단의 확산 영역으로서 소스가 되는 N 형 확산 영역 (12) 을 갖고 있다. 이렇게 하면, NMOS 트랜지스터 (21) 의 드레인은 항상 게이트 전극 (13) 사이에 도면 상에서 좌우에서 끼워지기 때문에 좌우 대칭의 구조가 되고, NMOS 트랜지스터 (21) 의 각 트랜지스터에 있어서, ESD 의 서지에 의한 전류가 드레인으로부터 소스로 각 드레인을 중심으로 도면 중에서 좌우 대칭으로 흐른다. NMOS 트랜지스터 (21) 의 게이트 전극 (13) 과 소스와 P 형 확산 영역 (10) 은, 접지 단자에 접속되어 접지 전압 VSS 가 인가된다. 소스 및 드레인의 N 형 확산 영역 (12) 상에는 콘택트 (14) 를 형성하고, 콘택트 (14) 를 개재하여 드레인과 하층 금속막 (15) 을 전기적으로 접속한다.
도 1의 (B) 는, 드레인에 대한 전기적 접속을 취하기 위한 하층 금속막 (15) 의 배치를 나타내고 있다. 드레인은 최종적으로 패드에 접속된다. 또, 하층 금속막 (15) 은 게이트 전극과 소스와 P 형 확산 영역 (10) 을 접지 단자에 접속하고 있다. 또한, 이 도면에 있어서, "S" 는 소스를 나타내고, "D" 는 드레인을 나타내고 있다. N 형 확산 영역 (12) 을 형성하기 위한 불순물을 주입하는 영역은 레지스트 마스크의 개구부 (11) 에 의해서 규정된다.
도 2의 (A) 에 나타내는 바와 같이, 하층 금속막 (15) 상에는, 직사각형 링 형상을 가지며, 이후에 형성될 패드 (22) 아래에 있어서 개구부를 갖는 중간층 금속막 (17) 을 배치한다. 또한, 도면에 있어서 중간층 금속막 (17) 은 투명하게 되어 있고, 아래에 있는 하층 금속막 (15) 이 보이도록 그려져 있다. 하층 금속막 (15) 과 중간층 금속막 (17) 사이에는 제 1 비아 (16) 를 배치하고 있다. 제 1 비아 (16) 는 하층 금속막 (15) 과 중간층 금속막 (17) 을 전기적으로 접속한다. 중간층 금속막 (17) 은 하층 금속막 (15) 을 개재하여 드레인에 전기적으로 접속된다. 제 1 비아 (16) 는, 중간층 금속막 (17) 의 채널 폭 방향의 1 변과, 그 1 변에 대향하는 타변에만 배치되어 있다. 제 1 비아를 이와 같이 배치함으로써, NMOS 트랜지스터를 포함하는 패드를 갖는 반도체 장치는, NMOS 트랜지스터의 채널 폭 방향의 중앙의 직선에 관해서 모든 구성 요소에서 대칭성을 가질 수 있다. 이 예에서는, 중앙의 직선은 중앙의 드레인의 중심을 통과하는 직선이 된다.
또한, 중간층 금속막 (17) 은 직사각형 링 형상이고, 패드 (22) 아래에는 중간층 금속막 (17) 이 존재하지 않기 때문에, 연속된 두꺼운 절연막이 존재하게 된다. 이렇게 하면, 외부 접속용 전극인 패드 (22) 가 와이어 본딩될 때, 와이어 본딩의 충격에 의해서, 패드 (22) 의 아랫 방향으로 응력이 발생되어도, 그 응력은 두꺼운 절연막에 의해서 흡수되어 절연막에 크랙이 잘 발생되지 않게 된다. 또, 프로빙시에, 프로브 카드의 프로브 바늘이 패드 (22) 에 접촉하고, 그 접촉에 의해서 충격이 발생되어도 절연막에 크랙이 잘 발생되지 않게 된다.
도 2의 (B) 에 나타내는 바와 같이, 중간층 금속막 (17) 상에는 제 2 비아 (18) 를 형성하고, 그 위에 패드가 되는 상층 금속막 (19) 을 배치한다. 제 2 비아 (18) 는 중간층 금속막 (17) 과 상층 금속막 (19) 을 전기적으로 접속한다. 상층 금속막 (19) 의 표면에는 중간층 금속막 (17) 의 개구부와 대략 일치하는 패드 개구부 (23) 를 갖는 보호막을 형성한다. 패드 (22) 는 패드 개구부 (23) 에서 상층 금속막 (19) 이 노출되어 있다.
이상 도 1 및 도 2 에 의해 실시형태를 나타낸 패드 아래에 ESD 보호 회로인 NMOS 트랜지스터 (21) 를 갖는 반도체 장치는, 전원 단자의 ESD 보호에 바람직하다. 입력 단자의 ESD 보호에 사용하는 경우에는, 드레인 상에 배치된 하층 금속막 (15) 끼리를 접속하고, 백 게이트 상에 형성된 하층 금속막 (15) 을 갖지 않는 부분으로부터, 하층 금속막 (15) 을 내부 회로로 인출하는 등의 방법을 취하면 된다.
다음으로, 반도체 장치의 패드 (22) 아래의 ESD 보호 회로에 의한 ESD 보호 동작에 대해서 설명한다. 도 3 은, 반도체 장치의 패드 아래의 ESD 보호 회로인 NMOS 트랜지스터 (21) 를 나타내는 회로도이다.
패드 (22) 에 정 (正) 의 서지가 인가되면, 서지 전압은 보호 회로를 구성하는 NMOS 트랜지스터 (21) 의 드레인에 인가된다. 서지 전압은 크기 때문에 드레인에서 브레이크 다운을 일으키고, 기판에 전류가 흘러들어 기판의 전위를 높인다. 이 전위의 상승이 0.6 V 를 초과하면, 드레인을 콜렉터, 기판을 베이스, 소스를 에미터로 하는 바이폴러 트랜지스터가 동작하게 되고, 서지에 의한 큰 전류를 접지 단자에 흐르게 한다. 반대로, 패드 (22) 에 부 (負) 의 서지가 인가되면, NMOS 트랜지스터 (21) 의 기생 다이오드에 걸리는 전압이 순방향으로 되고, 이 기생 다이오드를 개재하여, 서지에 의한 전류는 접지 단자와의 사이를 흐르게 된다. 이와 같이 하여 보호 회로는, 접지 단자에 서지를 유도함으로써 내부 회로에 서지를 전하지 않고, 내부 회로를 보호하고 있다.
본 발명에 있어서는, 멀티 핑거 타입의 ESD 보호를 위한 NMOS 트랜지스터의 레이아웃 치수를 규정하지 않고, 패드로부터 드레인에 이르는 각 금속층의 형상 및 비아의 배치를 대칭 (좌우 혹은 상하) 으로 함으로써, NMOS 트랜지스터의 각 채널이 균일하게 동작하기 쉬워지고, 반도체 장치의 ESD 내량을 높게 하는 것을 가능하게 하고 있다.
또한, 반도체 장치의 ESD 보호 회로인 NMOS 트랜지스터 (21) 가, 반도체 장치의 패드 (22) 아래에 존재하기 때문에, NMOS 트랜지스터 (21) 의 드레인과 패드 (22) 사이의 거리가 짧아지고, 그 만큼 기생 저항이 작아진다. 패드 (22) 로부터 NMOS 트랜지스터 (21) 의 드레인까지의 기생 저항이 작아지면, 그 만큼 서지 전류가 패드 (22) 로부터 NMOS 트랜지스터 (21) 로 흐르기 쉬워지고, 서지 전류가 패드 (22) 로부터 내부 회로로는 흐르기 어려워진다. 따라서, 내부 회로는 서지 전류로부터 더욱 보호받게 된다.
또, 전술한 바와 같이, 기생 저항이 작아지면, 그 기생 저항에 서지 전류가 흘러도 기생 저항에서의 국소적인 발열이 적어진다. 따라서, ESD 보호 회로인 NMOS 트랜지스터 (21) 에서, 국소적인 발열에 의한 ESD 내량의 저하가 잘 일어나지 않게 된다. 따라서, 내부 회로는 서지 전류로부터 더욱 보호받게 된다.
도 4 는 본 발명의 제 2 실시형태를 나타내고 있다. (A) 는 확산 영역과 게이트 전극과 콘택트와 패드 개구부를 나타내고, (B) 는 확산 영역과 하층 금속막과 패드 개구부를 나타내고 있다. 도 4의 (A) 에 나타내는 바와 같이, NMOS 트랜지스터 (21) 의 양단 및 중앙이 소스 영역인 경우에는, 소스 및 드레인 영역 근방의 기판 전위를 안정시키기 위해서, NMOS 트랜지스터 (21) 의 중심을 따라서, 소스의 N 형 확산 영역 (12) 에 인접하도록 기판 전위를 고정시키기 위한 P 형 확산 영역 (10) 을 배치하는 것이 가능하다.
도 5 는 본 발명의 제 ３ 실시형태를 나타내고 있다. (A) 는 확산 영역과 게이트 전극과 콘택트와 패드 개구부를 나타내고, (B) 는 확산 영역과 하층 금속막과 패드 개구부를 나타내고 있다. 도 1 에서는, NMOS 트랜지스터 (21) 는, 게이트 길이 방향에서의 단 (端) 의 확산 영역으로서, 소스인 N 형 확산 영역 (12) 을 갖고 있었지만, 도 5의 (A) 에 나타내는 바와 같이, 드레인인 N 형 확산 영역 (12) 을 갖고 있어도 된다.
또, 중간층 금속막 (17) 의 개구부 및 패드 개구부 (23) 는, 직사각형 형상이고, 정방형이거나 장방형이어도 된다.
또, 상기한 설명에서는, 하층 금속막 (15) 과 중간층 금속막 (17) 과 상층 금속막 (19) 의 3 층의 금속막이 사용되고 있지만, 4 층 이상의 금속막이 적절히 사용될 수도 있다. 이 때, 상층 금속막 아래의 금속막은 직사각형 링 형상이고, 패드 (22) 아래에서 개구부를 갖도록 구성할 필요가 있다.
또, NMOS 트랜지스터 (21) 의 게이트 전극 (13) 은, 상기한 설명에서는 연속되어 있으나, 도시되지 않지만 대칭성을 충족하고 있으면 적절히 절단되어도 된다. 이 절단된 게이트 전극 (13) 은 하층 금속막 (15) 에 의해서 접속되어 있다.
10 : P 형 확산 영역
12 : N 형 확산 영역
13 : 게이트 전극
14 : 콘택트
15 : 하층 금속막
16 : 제 1 비아
17 : 중간층 금속막
18 : 제 2 비아
19 : 상층 금속막
21 : NMOS 트랜지스터
22 : 패드
23 : 패드 개구부
12 : N 형 확산 영역
13 : 게이트 전극
14 : 콘택트
15 : 하층 금속막
16 : 제 1 비아
17 : 중간층 금속막
18 : 제 2 비아
19 : 상층 금속막
21 : NMOS 트랜지스터
22 : 패드
23 : 패드 개구부
Claims (4)
- 패드 아래에 NMOS 트랜지스터를 갖는 반도체 장치로서,
교대로 배치된 소스 및 드레인의 확산 영역과, 상기 소스와 상기 드레인 사이의 각 채널 상에 배치된 게이트 전극과, 상기 소스 및 드레인의 확산 영역과 상기 게이트 전극을 둘러싸고 있는 기판의 전위를 고정시키기 위한 P 형 확산 영역을 구비하고, 상기 채널의 수는 짝수인 상기 NMOS 트랜지스터와,
상기 드레인과의 전기적 접속을 취하기 위해서 상기 드레인 상에 배치된 제 1 하층 금속막과,
상기 소스와 상기 게이트 전극을 상기 P 형 확산 영역에 전기적으로 접속하기 위한 제 2 하층 금속막과,
직사각형 링 형상이고, 상기 패드 아래에 있어서 개구부를 갖는, 제 1 비아를 개재하여 상기 제 1 하층 금속막에 전기적으로 접속된 중간층 금속막과,
상기 중간층 금속막 상에 배치되고, 상기 중간층 금속막에 제 2 비아를 개재하여 전기적으로 접속된, 상기 패드를 형성하고 있는 상층 금속막과,
상기 개구부와 일치하는 패드 개구부를 갖는 보호막
을 구비하고,
상기 제 1 비아는, 상기 중간층 금속막의 1 변과 상기 1 변에 대향하는 타변에만 배치되어 있고,
상기 소스 및 드레인의 확산 영역은 상기 NMOS 트랜지스터의 채널 폭 방향의 직선에 관해서 대칭으로 배치되어 있는, 반도체 장치. - 제 1 항에 있어서,
상기 NMOS 트랜지스터는 게이트 길이 방향에서의 양단의 확산 영역으로서 상기 소스의 확산 영역을 갖는, 반도체 장치. - 제 1 항에 있어서,
상기 NMOS 트랜지스터는 게이트 길이 방향에서의 양단의 확산 영역으로서 상기 드레인의 확산 영역을 갖는, 반도체 장치. - 제 2 항에 있어서,
상기 NMOS 트랜지스터는 상기 NMOS 트랜지스터의 중심에 위치하는 상기 소스의 확산 영역에 양측이 끼워진 기판의 전위를 고정시키기 위한 P 형 확산 영역을 추가로 갖는, 반도체 장치.
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