CN111146289B - 功率器件 - Google Patents

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Abstract

一种功率器件包括：第二导电类型的漂移层，位于第一导电类型的半导体层上；第二导电类型的第一源极区域和第二导电类型的第二源极区域，在漂移层上安置为彼此分开；以及栅电极，在第一源极区域和第二源极区域之间的漂移层上，栅极绝缘层在栅电极和漂移层之间，其中栅电极包括分别与第一源极区域和第二源极区域相邻的第一栅电极和第二栅电极、以及在第一栅电极和第二栅电极之间的第三栅电极，其中第三栅电极浮置或接地。

Description

功率器件
技术领域
本发明构思的示例实施方式涉及功率器件。例如，至少一些示例实施方式涉及包括垂直双扩散金属氧化物半导体(VDMOS)晶体管的功率器件。
背景技术
功率器件可以包括容易制造并具有优异电特性的VDMOS晶体管。当设计包括VDMOS晶体管的功率器件时，为了改善驱动电流并减少(或作为选择地，最小化)驱动功耗，保持高击穿电压并减小(或作为选择地，最小化)比导通电阻和寄生电容可以是合乎需要的。
然而，击穿电压特性、比导通电阻特性和寄生电容特性具有权衡关系。因此，为了改善驱动电流并减少(或作为选择地，最小化)驱动功耗，改善(或作为选择地，优化)功率器件所要求的击穿电压特性、比导通电阻特性和寄生电容特性可以是合乎需要的。
发明内容
本发明构思的示例实施方式提供了能够通过改善(或作为选择地，优化)击穿电压特性、比导通电阻特性和寄生电容特性而改善驱动电流并减少(或作为选择地，最小化)驱动功耗的包括垂直双扩散金属氧化物半导体(VDMOS)晶体管的功率器件。
根据本发明构思的一示例实施方式，一种功率器件可以包括：第一导电类型的半导体层；第二导电类型的漂移层，在半导体层上；多个源极区域，在漂移层上，所述多个源极区域包括在漂移层上的第一源极区域和与第一源极区域分开的第二源极区域，第一源极区域和第二源极区域每个具有第二导电类型；以及多个栅电极，在第一源极区域和第二源极区域之间并且通过栅极绝缘层与漂移层分开，所述多个栅电极包括第一栅电极、第二栅电极和第三栅电极，第一栅电极与第一源极区域相邻，第二栅电极与第二源极区域相邻，第三栅电极在第一栅电极和第二栅电极之间，第三栅电极浮置或接地。
根据本发明构思的另一示例实施方式，一种功率器件可以包括：第一导电类型的半导体层；第二导电类型的掩埋层，在半导体层上，掩埋层被包括在功率器件的漏极区域中；第二导电类型的漂移层，在掩埋层上，漂移层由沟槽器件隔离层限定；漏电极，穿透沟槽器件隔离层使得漏电极连接到掩埋层；多个源极体区域，在漂移层中，所述多个源极体区域具有第一导电类型并且包括第一源极体区域和与第一源极体区域分开的第二源极体区域；多个源极区域，在所述多个源极体区域中的相应源极体区域上，所述多个源极区域具有第二导电类型并且包括分别在第一源极体区域和第二源极体区域的表面上的第一源极区域和第二源极区域；多个源电极，包括分别在第一源极区域和第二源极区域上的第一源电极和第二源电极；以及多个栅电极，在第一源极区域和第二源极区域之间并且通过栅极绝缘层与漂移层分开，所述多个栅电极包括第一栅电极、第二栅电极和第三栅电极，第一栅电极和第二栅电极分别在漂移层的第一侧和第二侧之上，第三栅电极在漂移层的中央部分之上，第三栅电极浮置或接地。
根据本发明构思的另一示例实施方式，一种功率器件可以包括：第一导电类型的半导体层；第二导电类型的掩埋层，位于半导体层上，掩埋层被包括在功率器件的漏极区域中；第二导电类型的漂移层，在掩埋层上，漂移层由沟槽器件隔离层限定；漏电极，穿透沟槽器件隔离层使得漏电极连接到掩埋层；多个源极体区域，在漂移层中，所述多个源极体区域具有第一导电类型，并且包括第一源极体区域和与第一源极体区域分开的第二源极体区域；多个源极区域，在所述多个源极体区域中的相应源极体区域上，所述多个源极区域具有第二导电类型，并且包括分别在第一源极体区域和第二源极体区域的表面上的第一源极区域和第二源极区域；多个源电极，包括分别在第一源极区域和第二源极区域上的第一源电极和第二源电极；以及多个栅电极，在第一源极区域和第二源极区域之间并且通过栅极绝缘层与漂移层分开，所述多个栅电极包括第一栅电极、第二栅电极和第三栅电极，第一栅电极和第二栅电极分别与第一源极区域和第二源极区域相邻，第三栅电极在第一栅电极和第二栅电极之间，第三栅电极包括彼此分开的多个子栅电极，所述多个子栅电极浮置或接地。
附图说明
本发明构思的示例实施方式将由以下结合附图的详细描述被更清楚地理解，附图中：
图1是根据本发明构思的一示例实施方式的功率器件的剖视图；
图2是示出图1的功率器件的根据一示例实施方式的平面布局的视图；
图3是示出图1的功率器件的根据一示例实施方式的平面布局的视图；
图4至7是用于描述图1的功率器件的栅极长度、击穿电压特性和比导通电阻特性的视图；
图8是根据本发明构思的另一示例实施方式的功率器件的剖视图；
图9是根据本发明构思的另一示例实施方式的功率器件的剖视图；
图10是根据本发明构思的另一示例实施方式的功率器件的剖视图；
图11是根据本发明构思的另一示例实施方式的功率器件的剖视图；
图12是根据本发明构思的另一示例实施方式的功率器件的剖视图；
图13是根据本发明构思的另一示例实施方式的功率器件的剖视图；以及
图14是根据本发明构思的包括功率器件的电子器件的剖视图。
具体实施方式
在下文中，本发明构思的示例实施方式将通过参照附图被详细描述。本发明构思的示例实施方式可以作为任何一种示例实施方式实现，或者可以作为一种或更多种示例实施方式的组合实现。因此，本发明构思的示例实施方式不应被解释为限于任何一种示例实施方式。
根据本发明构思的示例实施方式的功率器件可以包括控制功能和驱动器功能两者，并且可以被称为智能功率器件。功率器件可以经由例如80V至200V的高电压操作。根据本发明构思的示例实施方式的功率器件可以包括容易制造并具有优异电特性的垂直双扩散金属氧化物半导体(VDMOS)晶体管。
当设计包括VDMOS晶体管的功率器件时，驱动电流可以通过保持高击穿电压BV并减小(或者作为选择地，最小化)比导通电阻Ron,sp和寄生电容得到改善。
击穿电压特性对于功率器件的稳定性可以是重要因素。比导通电阻特性和寄生电容特性对于功率器件的例如驱动电流能力和功率效率的操作特性可以是重要因素。
击穿电压特性、比导通电阻特性和寄生电容特性具有权衡关系，因而击穿电压特性、比导通电阻特性和寄生电容特性可以经由将根据下文的示例实施方式描述的配置得到改善(或者作为选择地，优化)，以便改善驱动电流和功率效率。
在本说明书中，诸如“第一”和“第二”的表述用于区分构件，并且不用于限制构件或表示特定次序。此外，当一部件被描述为位于另一部件“上”、上方”、“下方”或“侧部”时，它表示相对位置关系，不限定以下特定情况：该部件直接接触所述另一部件或者另外的部件进一步插入在该部件和所述另一部件之间。此外，当一部件被描述为“连接到”另一部件或“与”另一部件“接触”时，该部件可以直接电连接或机械连接到所述另一部件或直接与所述另一部件接触，或者可以电连接或机械连接到所述另一部件或与所述另一部件接触并且其间插置有另外的部件。
图1是根据本发明构思的一示例实施方式的功率器件10的剖视图。
详细地，功率器件10可以是VDMOS晶体管。功率器件10可以是经由高电压操作的高电压集成器件。功率器件10可以包括第一导电类型即p导电类型的半导体层102。在详细描述中，为了便于说明，第一导电类型可以表示p导电类型，第二导电类型可以表示与第一导电类型相反的n导电类型。
半导体层102可以包括用p导电类型杂质例如硼(B)掺杂的衬底。衬底可以包括硅衬底或硅晶片。半导体层102可以是布置在衬底中的p导电类型杂质区域或p导电类型扩散区域。半导体层102可以包括外延生长在衬底上的外延层。半导体层102可以具有有源区域。该有源区域可以由沟槽器件隔离层104限定。沟槽器件隔离层104可以包括浅沟槽104t中的绝缘层。
第二导电类型即n导电类型的掩埋层103可以形成在第一导电类型的半导体层102上。掩埋层103可以是掩埋区域。掩埋层103可以是用高浓度的n型杂质掺杂的n+区域。掩埋层103可以是用n型杂质例如磷(P)以10E19/cm3至10E20/cm3的浓度掺杂的区域。掩埋层103可以通过借助于使用离子注入方法注入n型杂质而形成。掩埋层103可以被包括在漏极区域中。
掩埋层103可以连接到漏电极120，漏电极120被填充在通过蚀刻沟槽器件隔离层104形成的深沟槽120t中。换言之，漏电极120可以被填充在穿透沟槽器件隔离层104的深沟槽120t中并连接到掩埋层103。漏电极120可以包括金属层。漏电极120可以连接到漏极端子D(124)。漏电极120可以电连接到掩埋层103。
第二导电类型即n导电类型的外延层106可以形成在掩埋层103上。外延层106可以包括外延生长在掩埋层103上的外延层。外延层106可以是用n型杂质例如P以10E15/cm3的浓度掺杂的区域。
第二导电类型即n导电类型的漂移层108可以位于外延层106上。漂移层108可以由沟槽器件隔离层104限定在半导体层102上。漂移层108可以形成在外延层106上。漂移层108可以是用n型杂质掺杂的n型杂质区域。漂移层108可以是用n型杂质例如P以10E17/cm3的浓度掺杂的区域。漂移层108可以通过借助于使用离子注入方法注入n型杂质而形成。外延层106和漂移层108可以被广义地称为总体漂移层。
第一导电类型即p导电类型的第一源极体区域112a和第二源极体区域112b可以在漂移层108的上部安置为彼此分开。第一源极体区域112a和第二源极体区域112b可以是用p型杂质例如B以大于10E17/cm3且小于10E18/cm3的浓度掺杂的区域。第一源极体区域112a和第二源极体区域112b可以通过借助于使用离子注入方法注入p型杂质而形成。
第一导电类型的阱区域110可以位于沟槽器件隔离层104下方的第一源极体区域112a下方。载流子例如电子可以由于阱区域110而良好地移动经过漂移层108。阱区域110可以是用p型杂质例如B以10E16/cm3的浓度掺杂的区域。阱区域110可以通过借助于使用离子注入方法注入p型杂质而形成。
第二导电类型的第一源极区域114a和第二源极区域114b可以分别位于第一源极体区域112a和第二源极体区域112b的表面上。第一源极体区域112a和第二源极体区域112b可以分别围绕第一源极区域114a和第二源极区域114b的底部。第一源极区域114a和第二源极区域114b可以是n+杂质区域。第一源极区域114a和第二源极区域114b可以是用诸如P的n型杂质以10E19/cm3至10E20/cm3的浓度掺杂的区域。第一源极区域114a和第二源极区域114b可以通过借助于使用离子注入方法注入n型杂质而形成。
第一导电类型的第一源极体接触区域116a和第二源极体接触区域116b可以分别在第一源极体区域112a和第二源极体区域112b中安置为与第一源极区域114a和第二源极区域114b相邻。第一源极体接触区域116a和第二源极体接触区域116b可以是p+杂质区域。第一源极体接触区域116a和第二源极体接触区域116b可以是用p型杂质例如B以10E19/cm3至10E20/cm3的浓度掺杂的区域。第一源极体接触区域116a和第二源极体接触区域116b可以通过借助于使用离子注入方法注入p型杂质而形成。
第一源电极122a可以形成在第一源极体接触区域116a和第一源极区域114a上。第一源极端子S(126a)可以连接到第一源电极122a。第一源极端子S(126a)可以共同连接到第一源极体接触区域116a和第一源极区域114a。
第二源电极122b可以形成在第二源极体接触区域116b和第二源极区域114b上。第二源极端子S(126b)可以连接到第二源电极122b。第二源极端子S(126b)可以共同连接到第二源极体接触区域116b和第二源极区域114b。
栅电极118a、118b和118c可以布置在第一源极区域114a和第二源极区域114b之间的漂移层108上方，并且栅极绝缘层117a、117b和117c在栅电极118a、118b和118c与漂移层108之间。栅极绝缘层117a、117b和117c可以具有相同的厚度TK1。栅电极118a、118b和118c可以在漂移层108上方形成为彼此分开。栅电极118a、118b和118c可以包括分别与第一源极区域114a和第二源极区域114b相邻的第一栅电极118a和第二栅电极118b、以及形成在第一栅电极118a和第二栅电极118b之间的第三栅电极118c。
第一栅电极118a可以连接到第一栅极端子G(128a)。第二栅电极118b可以连接到第二栅极端子G(128b)。第三栅电极118c可以是通过连接到浮置线140而浮置的浮置电极。在器件操作方面，第一至第三栅电极118a、118b和118c的栅极长度Lg可以是第一源极区域114a的一端和第二源极区域114b的一端之间的距离。
第二导电类型的第一杂质区域130a和第二杂质区域130b可以形成在第一栅电极118a和第三栅电极118c之间以及第二栅电极118b和第三栅电极118c之间的漂移层108的上表面上，具有比漂移层108的杂质浓度高的杂质浓度。
第一杂质区域130a和第二杂质区域130b可以是n0杂质区域。第一杂质区域130a和第二杂质区域130b可以是用诸如P的n型杂质以10E18/cm3的浓度掺杂的区域。第一杂质区域130a和第二杂质区域130b可以通过借助于使用离子注入方法注入n型杂质而形成。
第一源极体区域112a的与第一源极区域114a相邻的上部可以被定义为第一沟道区域132a。在第一栅电极118a下方，第一沟道区域132a可以在第一源极体区域112a中形成为与第一源极区域114a相邻。
第二源极体区域112b的与第二源极区域114b相邻的上部可以被定义为第二沟道区域132b。在第二栅电极118b下方，第二沟道区域132b可以在第二源极体区域112b中形成为与第二源极区域114b相邻。第一沟道区域132a和第二沟道区域132b可以形成总体沟道区域。总体沟道区域的长度可以被确定为第一沟道区域132a的长度与第二沟道区域132b的长度之和。
在第一沟道区域132a和第一杂质区域130a之间在第一栅电极118a下方的漂移层108可以被定义为第一漂移区域134a。第一漂移区域134a可以是在垂直方向(Z方向)上重叠第一栅电极118a的区域。
在第二沟道区域132b和第二杂质区域130b之间在第二栅电极118b下方的漂移层108可以被定义为第二漂移区域134b。第二漂移区域134b可以是在垂直方向上重叠第二栅电极118b的区域。第一漂移区域134a和第二漂移区域134b可以是这样的区域：载流子例如电子在器件操作期间较多地移动经过该区域。
在第一杂质区域130a和第二杂质区域130b之间在第三栅电极118c下方的漂移层108可以被定义为第三漂移区域134c。第三漂移区域134c可以是在垂直方向(Z方向)上重叠第三栅电极118c的区域。第三漂移区域134c可以是这样的区域：载流子例如电子在器件操作期间较少地移动经过该区域或根本不移动经过该区域，因为第三栅电极118c被浮置。
当例如0V的地电压被施加到第一源极端子S(126a)和第二源极端子S(126b)并且正栅极电压(+Vg)及正漏极电压(+Vd)分别被施加到第一栅极端子G(128a)和第二栅极端子G(128b)及漏极端子D(124)时，功率器件10导通。当功率器件10导通时，反型层可以在第一沟道区域132a和第二沟道区域132b中形成。载流子例如电子可以从第一源极区域114a和第二源极区域114b经过反型层和漂移层108移动到包括在漏极区域中的掩埋层103。因此，电流可以从漏极端子D(124)流动到第一源极端子S(126a)和第二源极端子S(126b)。
上述功率器件10可以具有如下所述的各种效果。
首先，功率器件10具有这样的结构：填充在穿透沟槽器件隔离层104的深沟槽120t中的漏电极120连接到掩埋层103即漏极区域。基于该结构特征，本发明构思的示例实施方式可以在双极CMOS-DMOS(BCD)工艺中容易地实现。BCD工艺可以是这样的工艺：双极晶体管、CMOS(互补金属氧化物半导体)晶体管和DMOS(双扩散金属氧化物半导体，或作为选择地，VDMOS(垂直双扩散金属氧化物半导体))晶体管被实现在相同的衬底上。
第二，通过调节外延层106的垂直厚度(Z方向上的厚度)而不增大半导体层102上的外延层106的水平面积(X-Y平面的面积)，功率器件10可以获得所需的击穿电压。换言之，当外延层106具有大的厚度时，功率器件10可以将击穿电压调节为高电压(例如80-200V)而不受集成度影响。
第三，功率器件10可以将栅电极分成多个栅电极，即第一至第三栅电极118a、118b和118c，从而可以减小第一至第三栅电极118a、118b和118c与漂移层108在X-Y平面上彼此重叠的面积。在这种情况下，功率器件10可以减小漏电极120与第一至第三栅电极118a、118b和118c之间的寄生电容Cdg、漏电极120与第一源电极122a和第二源电极122b之间的寄生电容Cds、以及漂移层108的比导通电阻。因此，通过改善在垂直方向(Z方向)上移动经过漂移层108的载流子例如电子的流动，功率器件10可以改善驱动电流。
第四，功率器件10可以具有第二导电类型的第一杂质区域130a和第二杂质区域130b，该第一杂质区域130a和第二杂质区域130b以比漂移层108的浓度大的浓度形成在第一栅电极118a和第三栅电极118c之间以及第二栅电极118b和第三栅电极118c之间的漂移层108的上表面上。在这种情况下，漂移层108的比导通电阻可以被减小以改善驱动电流。而且，第一源极区域114a和第一杂质区域130a之间的水平电场(X方向上的电场)及第二源极区域114b和第二杂质区域130b之间的水平电场(-X方向上的电场)可以被增大，以改善在垂直方向(Z方向)上移动经过第一漂移区域134a和第二漂移区域134b的载流子例如电子的流动，从而改善驱动电流。
图2是示出图1的功率器件10的根据一示例实施方式的平面布局的视图。
详细地，图2是图1的功率器件10的一些部件的平面布局。功率器件10可以包括第一源极体区域112a和第二源极体区域112b、第一至第三栅电极118a、118b和118c、以及包含第一杂质区域130a和第二杂质区域130b的杂质区域130。第一源极体区域112a和第二源极体区域112b、第一至第三栅电极118a、118b和118c、以及包含第一杂质区域130a和第二杂质区域130b的杂质区域130可以在X方向上重复地布置。
第一源极体区域112a可以沿Y方向布置成具有条形形状的图案。第一源极体接触区域116a和第一源极区域114a可以在第一源极体区域112a中彼此接触地布置。第一源极体接触区域116a和第一源极区域114a可以沿Y方向布置成具有条形形状的图案。
当从俯视图看时，第一栅电极118a可以邻接第一源极区域114a布置。第一栅电极118a可以沿Y方向布置成具有条形形状的图案。第三栅电极118c可以布置为在X方向上与第一栅电极118a分开。第三栅电极118c可以沿Y方向布置成具有条形形状的图案。
第一杂质区域130a可以布置在第一栅电极118a和第三栅电极118c之间。第二栅电极118b可以布置为在X方向上与第三栅电极118c分开。第二栅电极118b可以沿Y方向布置成具有条形形状的图案。第二杂质区域130b可以布置在第三栅电极118c和第二栅电极118b之间。
当从俯视图看时，第二源极体区域112b中的第二源极区域114b可以邻接第二栅电极118b布置。第二源极体区域112b可以沿Y方向布置成具有条形形状的图案。第二源极区域114b和第二源极体接触区域116b可以在第二源极体区域112b中彼此接触布置。第二源极区域114b和第二源极体接触区域116b可以沿Y方向布置成具有条形形状的图案。
图3是示出图1的功率器件10的根据一示例实施方式的平面布局的视图。
详细地，图3是图1的功率器件10的一些部件的平面布局。除了功率器件10的部件形成为具有圆形形状的图案之外，图3的平面布局可以与图2的平面布局相同。
功率器件10可以包括第一源极体区域112a和第二源极体区域112b、第一至第三栅电极118a、118b和118c、以及包含第一杂质区域130a和第二杂质区域130b的杂质区域130。第一源极体区域112a和第二源极体区域112b、第一至第三栅电极118a、118b和118c、以及包含第一杂质区域130a和第二杂质区域130b的杂质区域130可以在X方向和Y方向上重复地布置。
第一源极体区域112a可以布置成具有圆形形状的图案。第一源极体接触区域116a和第一源极区域114a可以在第一源极体区域112a中彼此接触布置。第一源极体接触区域116a和第一源极区域114a可以布置成具有圆形形状的图案。
当从俯视图看时，第一栅电极118a可以布置为邻接第一源极区域114a的外侧。第一栅电极118a可以布置成具有圆形形状的图案。第三栅电极118c可以布置为与第一栅电极118a的外侧分开。第三栅电极118c可以布置成具有圆形形状的图案。
第一杂质区域130a可以布置在第一栅电极118a和第三栅电极118c之间。第二栅电极118b可以布置为与第三栅电极118c的外侧分开。第二栅电极118b可以布置成具有圆形形状的图案。第二杂质区域130b可以布置在第三栅电极118c和第二栅电极118b之间。
当从俯视图看时，第二源极体区域112b中的第二源极区域114b可以布置为邻接第二栅电极118b的外侧。第二源极体区域112b可以布置成具有圆形形状的图案。第二源极区域114b和第二源极体接触区域116b可以在第二源极体区域112b中布置为彼此接触。第二源极区域114b和第二源极体接触区域116b可以布置成具有圆形形状的图案。
在以上图3中，每个部件形成为具有圆形形状的图案。然而，示例实施方式不限于此。例如，每个部件可以形成为具有多边形形状例如六边形形状的图案。
图4至7是用于描述图1的功率器件10的栅极长度、击穿电压特性和比导通电阻特性的视图。
详细地，图4是功率器件10的剖视图。在图4中，同样的附图标记指图1中同样的元件。在图4中，将不描述或者将简要描述与图1的方面相同的方面。当功率器件10导通时，如箭头所指，来自第一源极区域114a和第二源极区域114b的载流子例如电子可以经过漂移层108移动到包括在漏极区域中的掩埋层103。已经移动到掩埋层103的载流子可以经过漏电极120移动到漏极端子D(124)。因此，电流可以从漏极端子D(124)流动到第一源极端子S(126a)和第二源极端子S(126b)。
图5是示出基于功率器件10的栅极长度Lg的击穿电压BV的曲线图。如图5所示，功率器件10的击穿电压BV可以分为结击穿电压Junction BV和结电场击穿电压JFET BV。
结击穿电压Junction BV可以是第一源极体区域112a和第二源极体区域112b与漂移层108之间的击穿电压。结电场击穿电压JFET BV可以是第一源极体区域112a与第二源极体区域112b之间的击穿电压。
如图5所示，当第一源极体区域112a和第二源极体区域112b以及漂移层108的杂质掺杂浓度被确定时，结击穿电压Junction BV可以具有基于栅极长度Lg的恒定值。结电场击穿电压JFET BV可以随着栅极长度Lg增加而减小。因此，功率器件10的击穿电压BV可以在最佳点OP处具有最佳栅极长度Lg。
图6是用于描述基于功率器件10的栅极长度Lg的在漏电极120与第一至第三栅电极118a、118b和118c之间的寄生电容Cdg的曲线图。寄生电容Cdg可以随着栅极长度Lg增加而增大。附图标记a1表示图4的栅电极一体形成而非分开形成的比较示例，附图标记p1表示本发明构思的示例实施方式的如图4所示栅电极被分成第一至第三栅电极118a、118b和118c的情况。
如图6所示，在图5中预先确定的栅极长度Lg的最佳点OP处的其中栅电极被分成第一至第三栅电极118a、118b和118c的情况p1相比于在栅极长度Lg的最佳点OP处的其中栅电极不被分成第一至第三栅电极118a、118b和118c的情况a1具有在漏电极120与第一至第三栅电极118a、118b和118c之间的更低的寄生电容Cdg。
图7是用于描述基于功率器件10的栅极长度Lg的比导通电阻Ron,sp的曲线图。比导通电阻Ron,sp可以随着栅极长度Lg增加而减小。附图标记a2表示栅电极一体形成而非分开形成的比较示例，附图标记p2表示如图4所示栅电极被分成第一至第三栅电极118a、118b和118c的情况。
如图7所示，示出了在图5中预先确定的栅极长度Lg的最佳点OP处的其中栅电极被分成第一至第三栅电极118a、118b和118c的情况p2相比于在栅极长度Lg的最佳点OP处的其中栅电极不被分成第一至第三栅电极118a、118b和118c的情况a2具有更低的比导通电阻Ron,sp。因此，功率器件10可以改善在垂直方向(Z方向)上移动经过漂移层108的载流子例如电子的流动，从而改善驱动电流。
图8是用于描述根据本发明构思的另一示例实施方式的功率器件20的剖视图。
详细地，除了功率器件20中不形成第一杂质区域130a和第二杂质区域130b之外，功率器件20可以与图1的功率器件10相同。在图8中，同样的附图标记指图1中同样的元件。在图8中，将不描述或者将简要描述与图1的方面相同的方面。
功率器件20可以具有这样的结构：填充在穿透沟槽器件隔离层104的深沟槽120t中的漏电极120连接到掩埋层103即漏极区域，因而可以在BCD工艺中容易地实现。而且，通过调节半导体层102上的外延层106的垂直厚度(Z方向上的厚度)而不增大外延层106的水平面积(X-Y平面的面积)，功率器件20可以获得所需的击穿电压。
此外，功率器件20可以将栅电极分成多个栅电极，例如第一至第三栅电极118a、118b和118c，因而可以减小漏电极120与第一至第三栅电极118a、118b和118c之间的寄生电容Cdg、漏电极120与第一源电极122a和第二源电极122b之间的寄生电容Cds、以及漂移层108的比导通电阻。因此，功率器件20可以改善在垂直方向(Z方向)上移动经过漂移层108的载流子例如电子的流动，从而改善驱动电流。
图9是用于描述根据本发明构思的另一示例实施方式的功率器件30的剖视图。
详细地，除了功率器件30包括包含子栅电极118d1至118d5的第三栅电极118c-1并且功率器件30不包括第一杂质区域130a和第二杂质区域130b之外，功率器件30可以与图1的功率器件10相同。在图9中，同样的附图标记指图1中同样的元件。在图9中，将不描述或者将简要描述与图1的方面相同的方面。
功率器件30可以将栅电极分成多个栅电极，例如第一至第三栅电极118a、118b和118c-1，因而可以减小漏电极120与第一至第三栅电极118a、118b和118c-1之间的寄生电容Cdg、漏电极120与第一源电极122a和第二源电极122b之间的寄生电容Cds、以及漂移层108的比导通电阻。
在功率器件30中，第三栅电极118c-1可以包括彼此分开的子栅电极118d1至118d5，并且子栅电极118d1至118d5可以浮置。因此，可以进一步减小漏电极120与第一至第三栅电极118a、118b和118c-1之间的寄生电容Cdg、漏电极120与第一源电极122a和第二源电极122b之间的寄生电容Cds、以及漂移层108的比导通电阻。
此外，功率器件30可以调节第一源极区域114a和第二源极区域114b之间的水平电场(X方向上的电场)，以调节在垂直方向(Z方向)上移动经过漂移层108的载流子例如电子的流动，从而调节驱动电流。
图10是根据本发明构思的另一示例实施方式的功率器件40的剖视图。
详细地，除了功率器件40包括包含子栅电极118d1至118d5的第三栅电极118c-1并且功率器件40包括第三杂质区域136代替第一杂质区域130a和第二杂质区域130b之外，功率器件40可以与图1的功率器件10相同。
除了功率器件40包括第三杂质区域136之外，功率器件40可以与图9的功率器件30相同。在图10中，同样的附图标记指图1和9中同样的元件。在图10中，将不描述或者将简要描述与图1和9的方面相同的方面。
功率器件40可以将栅电极分成多个栅电极，例如第一至第三栅电极118a、118b和118c-1，因而可以减小漏电极120与第一至第三栅电极118a、118b和118c-1之间的寄生电容Cdg、漏电极120与第一源电极122a和第二源电极122b之间的寄生电容Cds、以及漂移层108的比导通电阻。
在功率器件40中，第三栅电极118c-1可以包括彼此分开的子栅电极118d1至118d5，并且子栅电极118d1至118d5可以浮置。因此，功率器件40可以将漏电极120与第一至第三栅电极118a、118b和118c-1之间的寄生电容Cdg、漏电极120与第一源电极122a和第二源电极122b之间的寄生电容Cds、以及漂移层108的比导通电阻调节为低的。
此外，在功率器件40中，第二导电类型的第三杂质区域136可以以比漂移层108高的浓度形成在第三栅电极118c-1下方的漂移层108的上表面上。第三杂质区域136可以是n0杂质区域。
第三杂质区域136可以是用n型杂质例如P以10E18/cm3的浓度掺杂的区域。第三杂质区域136可以通过借助于使用离子注入方法注入n型杂质而形成。功率器件40可以通过包括第三杂质区域136而减小漂移层108的比导通电阻，从而改善驱动电流。
图11是根据本发明构思的另一示例实施方式的功率器件50的剖视图。
详细地，除了功率器件50包括包含子栅电极118d1至118d5的第三栅电极118c-1并且功率器件50不包括第一杂质区域130a和第二杂质区域130b之外，功率器件50可以与图1的功率器件10相同。
除了在功率器件50中在子栅电极118d1至118d5中央处的子栅电极118d3连接到地线142而接地之外，功率器件50可以与图9的功率器件30相同。在图11中，同样的附图标记指图1和9中同样的元件。在图11中，将不描述或者将简要描述与图1和9的方面相同的方面。
功率器件50可以将栅电极分成多个栅电极，例如第一至第三栅电极118a、118b和118c-1，因而可以减小漏电极120与栅电极118a、118b和118c-1之间的寄生电容Cdg、漏电极120与第一源电极122a和第二源电极122b之间的寄生电容Cds、以及漂移层108的比导通电阻。
在功率器件50中，第三栅电极118c-1可以包括彼此分开的子栅电极118d1至118d5，并且在子栅电极118d1至118d5中央处的子栅电极118d3可以连接到地线142而接地，其它子栅电极118d1、118d2、118d4和118d5可以连接到浮置线140而浮置。
因此，功率器件50可以调节第一源极区域114a和第二源极区域114b之间的水平电场(X方向上的电场)，以调节在垂直方向(Z方向)上移动经过漂移层108的载流子例如电子的流动，从而调节驱动电流。
图12是根据本发明构思的另一示例实施方式的功率器件60的剖视图。
详细地，除了在功率器件60中第三栅极绝缘层138的厚度TK2大于第一栅极绝缘层117a和第二栅极绝缘层117b的厚度TK1、第三栅电极118c-2连接到地线142而接地、并且功率器件60不包括第一杂质区域130a和第二杂质区域130b之外，功率器件60可以与图1的功率器件10相同。在图12中，同样的附图标记指图1中同样的元件。在图12中，将不描述或者将简要描述与图1的方面相同的方面。
功率器件60可以将栅电极分成多个栅电极，例如第一至第三栅电极118a、118b和118c-2，因而可以减小漏电极120与第一至第三栅电极118a、118b和118c-2之间的寄生电容Cdg、漏电极120与第一源电极122a和第二源电极122b之间的寄生电容Cds、以及漂移层108的比导通电阻。
此外，第三栅极绝缘层138的厚度TK2可以大于第一栅极绝缘层117a和第二栅极绝缘层117b的厚度TK1，并且第三栅电极118c-2可以形成为具有更小的厚度，以进一步减小漏电极120与第一至第三栅电极118a、118b和118c-2之间的寄生电容Cdg，从而可以改善驱动电流。
图13是根据本发明构思的另一示例实施方式的功率器件70的剖视图。
详细地，除了在功率器件70中第三栅极绝缘层138的厚度TK2大于第一栅极绝缘层117a和第二栅极绝缘层117b的厚度TK1、第三栅电极118c-2接地、并且功率器件70包括第四杂质区域144代替第一杂质区域130a和第二杂质区域130b之外，功率器件70可以与图1的功率器件10相同。除了功率器件70包括第四杂质区域144之外，功率器件70可以与图12的功率器件60相同。在图13中，同样的附图标记指图1和12中同样的元件。在图13中，将不描述或者将简要描述与图1和12的方面相同的方面。
功率器件70可以将栅电极分成多个栅电极，例如第一至第三栅电极118a、118b和118c-2，因而可以减小漏电极120与第一至第三栅电极118a、118b和118c-2之间的寄生电容Cdg、漏电极120与第一源电极122a和第二源电极122b之间的寄生电容Cds、以及漂移层108的比导通电阻。
在功率器件70中，第三栅极绝缘层138可以具有大的厚度TK2，并且第三栅电极118c-2可以具有更小的厚度，以进一步减小漏电极120与第一至第三栅电极118a、118b和118c-2之间的寄生电容Cdg，从而可以改善驱动电流。
此外，功率器件70可以包括在第三栅电极118c-2下方的漂移层108的上表面上的第二导电类型的第四杂质区域144，第四杂质区域144以比漂移层108高的浓度形成。第四杂质区域144可以是n0杂质区域。
第四杂质区域144可以是用n型杂质例如P以10E18/cm3的浓度掺杂的区域。第四杂质区域144可以通过借助于使用离子注入方法注入n型杂质而形成。功率器件70可以通过包括第四杂质区域144而减小漂移层108的比导通电阻，从而改善驱动电流。
图14是根据本发明构思的包括功率器件220的电子器件200的框图。
详细地，电子器件200可以包括逻辑器件210和功率器件220。电子器件200可以是集成到衬底上的集成电路器件。逻辑器件210可以包括双极晶体管和CMOS晶体管。逻辑器件210可以包括低电压晶体管。
功率器件220可以包括根据实施方式的功率器件10至70。功率器件220可以包括VDMOS晶体管。功率器件220可以包括高电压晶体管。
双极晶体管可以包括高速逻辑电路和模拟电路。CMOS晶体管可以包括数字逻辑电路。VDMOS晶体管可以包括输出驱动电路。
虽然已经参照本发明构思的一些示例实施方式具体显示并描述了本发明构思的示例实施方式，但是将理解，可以在其中进行形式和细节上的各种改变而不背离所附权利要求的精神和范围。
本申请要求享有2018年11月1日在韩国知识产权局提交的韩国专利申请第10-2018-0133134号的权益，其公开通过引用全文合并于此。

Claims (19)

1.一种功率器件，包括：
第一导电类型的半导体层；
第二导电类型的漂移层，在所述半导体层上；
多个源极区域，在所述漂移层上，所述多个源极区域包括在所述漂移层上的第一源极区域和与所述第一源极区域分开的第二源极区域，所述第一源极区域和所述第二源极区域每个具有所述第二导电类型；
掩埋层，在所述漂移层下方使得所述掩埋层在漏极区域中，所述掩埋层具有所述第二导电类型；以及
多个栅电极，在所述第一源极区域和所述第二源极区域之间并且通过栅极绝缘层与所述漂移层分开，所述多个栅电极包括第一栅电极、第二栅电极和第三栅电极，所述第一栅电极与所述第一源极区域相邻，所述第二栅电极与所述第二源极区域相邻，所述第三栅电极在所述第一栅电极和所述第二栅电极之间，所述第三栅电极浮置或接地。
2.根据权利要求1所述的功率器件，其中所述功率器件还包括：
杂质区域，在所述多个栅电极中的至少两个栅电极之间的所述漂移层的上表面上，所述杂质区域和所述漂移层每个具有所述第二导电类型，使得所述杂质区域具有比所述漂移层高的杂质浓度。
3.根据权利要求1所述的功率器件，还包括：
多个源极体区域，在所述漂移层中，所述多个源极体区域具有所述第一导电类型并且包括第一源极体区域和第二源极体区域，所述第一源极体区域和所述第二源极体区域分别围绕所述第一源极区域和所述第二源极区域的底部。
4.根据权利要求3所述的功率器件，还包括：
第一沟道区域，在所述第一源极体区域中，使得所述第一沟道区域在所述第一栅电极下方并且与所述第一源极区域相邻；以及
第二沟道区域，在所述第二源极体区域中，使得所述第二沟道区域在所述第二栅电极下方并且与所述第二源极区域相邻。
5.根据权利要求3所述的功率器件，还包括：
多个源极体接触区域，所述多个源极体接触区域具有所述第一导电类型并且包括第一源极体接触区域和第二源极体接触区域，所述第一源极体区域中的所述第一源极体接触区域与所述第一源极区域相邻，所述第二源极体区域中的所述第二源极体接触区域与所述第二源极区域相邻。
6.根据权利要求1所述的功率器件，还包括：
沟槽器件隔离层，限定所述漂移层；以及
漏电极，穿透所述沟槽器件隔离层使得所述漏电极电连接到所述掩埋层。
7.根据权利要求1所述的功率器件，其中所述第三栅电极包括：
彼此分开的多个子栅电极，所述多个子栅电极每个被浮置或接地。
8.根据权利要求7所述的功率器件，还包括：
杂质区域，在所述多个子栅电极下方的所述漂移层的上表面上，所述杂质区域和所述漂移层每个具有所述第二导电类型，使得所述杂质区域具有比所述漂移层高的杂质浓度。
9.根据权利要求1所述的功率器件，其中所述栅极绝缘层包括：
在所述第一栅电极下方的第一栅极绝缘层；
在所述第二栅电极下方的第二栅极绝缘层；以及
在所述第三栅电极下方的第三栅极绝缘层，其中
所述第三栅极绝缘层的厚度大于所述第一栅极绝缘层的厚度并且大于所述第二栅极绝缘层的厚度。
10.根据权利要求9所述的功率器件，还包括：
杂质区域，在所述第三栅极绝缘层下方的所述漂移层的上表面上，所述杂质区域和所述漂移层每个具有所述第二导电类型，使得所述杂质区域具有比所述漂移层高的杂质浓度。
11.根据权利要求1所述的功率器件，其中
所述第一栅电极和所述第二栅电极分别在所述漂移层的第一侧和第二侧之上，以及
所述第三栅电极在所述漂移层的中央部分之上。
12.根据权利要求1所述的功率器件，其中所述第一栅电极、所述第三栅电极和所述第二栅电极以条形或圆形形状按序布置。
13.一种功率器件，包括：
第一导电类型的半导体层；
第二导电类型的掩埋层，在所述半导体层上，所述掩埋层被包括在所述功率器件的漏极区域中；
所述第二导电类型的漂移层，在所述掩埋层上，所述漂移层由沟槽器件隔离层限定；
漏电极，穿透所述沟槽器件隔离层使得所述漏电极连接到所述掩埋层；
多个源极体区域，在所述漂移层中，所述多个源极体区域具有所述第一导电类型，并且包括第一源极体区域和与所述第一源极体区域分开的第二源极体区域；
多个源极区域，在所述多个源极体区域中的相应源极体区域上，所述多个源极区域具有所述第二导电类型，并且包括分别在所述第一源极体区域和所述第二源极体区域的表面上的第一源极区域和第二源极区域；
多个源电极，包括分别在所述第一源极区域和所述第二源极区域上的第一源电极和第二源电极；以及
多个栅电极，在所述第一源极区域和所述第二源极区域之间并且通过栅极绝缘层与所述漂移层分开，所述多个栅电极包括第一栅电极、第二栅电极和第三栅电极，所述第一栅电极和所述第二栅电极分别在所述漂移层的第一侧和第二侧之上，所述第三栅电极在所述漂移层的中央部分之上，所述第三栅电极浮置或接地。
14.根据权利要求13所述的功率器件，还包括：
杂质区域，在所述多个栅电极中的至少两个栅电极之间的所述漂移层的上表面上，所述杂质区域和所述漂移层每个具有所述第二导电类型，使得所述杂质区域具有比所述漂移层高的杂质浓度。
15.根据权利要求13所述的功率器件，还包括：
多个源极体接触区域，所述多个源极体接触区域具有所述第一导电类型，并且包括第一源极体接触区域和第二源极体接触区域，所述第一源极体区域中的所述第一源极体接触区域与所述第一源极区域相邻使得所述第一源极体接触区域连接到所述第一源电极，所述第二源极体区域中的所述第二源极体接触区域与所述第二源极区域相邻使得所述第二源极体接触区域连接到所述第二源电极。
16.根据权利要求13所述的功率器件，还包括：
第一沟道区域，在所述第一源极体区域中使得所述第一沟道区域在所述第一栅电极下方并且与所述第一源极区域相邻；以及
第二沟道区域，在所述第二源极体区域中使得所述第二沟道区域在所述第二栅电极下方并且与所述第二源极区域相邻。
17.根据权利要求13所述的功率器件，其中所述栅极绝缘层包括：
在所述第一栅电极下方的第一栅极绝缘层；
在所述第二栅电极下方的第二栅极绝缘层；以及
在所述第三栅电极下方的第三栅极绝缘层，其中
所述第三栅极绝缘层的厚度大于所述第一栅极绝缘层的厚度并且大于所述第二栅极绝缘层的厚度。
18.一种功率器件，包括：
第一导电类型的半导体层；
第二导电类型的掩埋层，位于所述半导体层上，所述掩埋层被包括在所述功率器件的漏极区域中；
所述第二导电类型的漂移层，在所述掩埋层上，所述漂移层由沟槽器件隔离层限定；
漏电极，穿透所述沟槽器件隔离层使得所述漏电极连接到所述掩埋层；
多个源极体区域，在所述漂移层中，所述多个源极体区域具有所述第一导电类型，并且包括第一源极体区域和与所述第一源极体区域分开的第二源极体区域；
多个源极区域，在所述多个源极体区域中的相应源极体区域上，所述多个源极区域具有所述第二导电类型，并且包括分别在所述第一源极体区域和所述第二源极体区域的表面上的第一源极区域和第二源极区域；
多个源电极，包括分别在所述第一源极区域和所述第二源极区域上的第一源电极和第二源电极；以及
多个栅电极，在所述第一源极区域和所述第二源极区域之间并且通过栅极绝缘层与所述漂移层分开，所述多个栅电极包括第一栅电极、第二栅电极和第三栅电极，所述第一栅电极和所述第二栅电极分别与所述第一源极区域和所述第二源极区域相邻，所述第三栅电极在所述第一栅电极和所述第二栅电极之间，所述第三栅电极包括彼此分开的多个子栅电极，所述多个子栅电极浮置或接地。
19.根据权利要求18所述的功率器件，还包括：
杂质区域，在所述多个子栅电极下方的所述漂移层上，所述杂质区域和所述漂移层每个具有所述第二导电类型使得所述杂质区域具有比所述漂移层高的杂质浓度。
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