CN111697058A - 半导体器件 - Google Patents

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Abstract

公开了一种半导体器件，在衬底上设置有外延层，在外延层上表面设置有漂移区、源端掺杂区和漏端掺杂区，栅极结构在源端掺杂区至漏端掺杂区之间形成沟道区，其中，漂移区中还设置有掺杂类型与漂移区掺杂类型相反的至少两层注入层，注入层深度大于漏端掺杂区，每层注入层均包括多个小岛结构的注入区，且相邻注入层的多个小岛结构的注入区相互交错。本发明的半导体器件形成三维的降低表面电场结构，提升了降低表面电场的效果，提升了半导体器件的击穿电压，降低了比导通电阻。

Description

半导体器件
技术领域
本发明涉及半导体技术领域，特别涉及一种半导体器件。
背景技术
LDMOS(Lateral double-diffused MOS transistors，横向双扩散金属氧化物半导体)器件是一种良好的半导体，满足了高耐压，实现了功率控制等方面的要求。为了提升功率LDMOS的电学特性，通常需要提升其击穿电压(BV)，并降低其比导通电阻。常见的技术有超结技术，降低表面电场(Reduced SURface Field，降低表面电场)技术，槽栅技术。
其中，传统利用降低表面电场原理的器件结构通常会在漂移区内部或表面注入P型区，以辅助耗尽漂移区，提升器件的击穿电压，降低比导通电阻。该传统降低表面电场器件通常只有P型区的上表面和下表面会参与辅助耗尽漂移区，辅助耗尽效果弱。
发明内容
鉴于上述问题，本发明的目的在于提供一种半导体器件，从而提高降低表面电场的效果，提升半导体器件的电学特性。
根据本发明的一方面，提供一种半导体器件，其特征在于，包括：
衬底；
外延层，位于所述衬底上；
漂移区，设置在所述外延层上表面；
源端掺杂区，位于所述外延层的上表面；
漏端掺杂区，设置在所述漂移区的上表面；
栅极结构，设置在所述外延层上；
其中，所述漂移区中漏端掺杂区以下位置处还包括至少两层注入层，所述至少两层注入层的掺杂类型与所述漂移区的掺杂类型相反，且每层所述至少两层注入层包括多个小岛结构的注入区，所述至少两层注入层的相邻层之间的多个小岛结构的注入区位置相互错开。
可选地，所述至少两层注入层的每一层的多个小岛结构的注入区为均匀分布。
可选地，所述至少两层注入层的每一层的多个小岛结构的注入区在所述半导体器件的横截面上由源端掺杂区至漏端掺杂区的密度渐变。
可选地，所述至少两层注入层中深度深的注入层的小岛结构的注入区的密度大于或小于深度浅的注入层的小岛结构的注入区的密度。
可选地，所述源端掺杂区包括连续的掺杂类型相反的第一掺杂区和第二掺杂区，所述第二掺杂区较所述第一掺杂区靠近所述漏端掺杂区，所述第二掺杂区的掺杂类型与所述漏端掺杂区的掺杂类型相同。
可选地，所述栅极结构包括连续的第一段和第二段，所述第一段延伸至所述第二掺杂区，所述第二段至少延伸至所述漂移区，所述第二段的厚度大于所述第一段的厚度。
可选地，还包括：
阱区，位于所述外延层上表面，与所述漂移区无交叠，
所述源端掺杂区位于所述阱区上表面。
可选地，所述阱区包括两个，分别位于所述漂移区的两端；
所述源端掺杂区和所述栅极结构与两个所述阱区相匹配。
可选地，所述至少两层注入层的每一层的多个小岛结构的注入区为圆片状。
可选地，所述至少两层注入层的每一层的多个小岛结构的注入区为方片状。
本发明提供的半导体器件在衬底上设置有外延层，在外延层上表面设置有漂移区源端掺杂区和漏端掺杂区，栅极结构在源端掺杂区至漏端掺杂区之间形成沟道区，其中，漂移区中还设置有掺杂类型与漂移区掺杂类型相反的至少两层注入层，注入层深度大于漏端掺杂区，每层注入层均包括多个小岛结构的注入区，且相邻注入层的多个小岛结构的注入区相互交错，形成三维的降低表面电场结构，提升了降低表面电场的效果，提升了半导体器件的击穿电压，降低了比导通电阻。
注入区的分布可为均匀分布或密度渐变分布，可根据半导体器件的源漏区分布进行调整，可以适应性调节降低表面电场结构的结构分布，以保障降低表面电场效果。
栅极结构中位于漂移区中的部分厚度大，可以提高器件的表面击穿电压。
注入层的小岛结构的形状可以为方片形或圆片形，以适应不同结构的半导体器件，适应性优化获得较好的降低表面电场效果。
附图说明
通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚，在附图中：
图1示出了根据本发明实施例的半导体器件的结构示意图；
图2示出了根据图1所示的半导体器件的沿AA’截面的结构示意图。
具体实施方式
以下将参照附图更详细地描述本发明的各种实施例。在各个附图中，相同的元件采用相同或类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。
下面结合附图和实施例，对本发明的具体实施方式作进一步详细描述。
图1示出了根据本发明实施例的半导体器件的结构示意图。如图所示，本发明实施例的半导体器件100在P衬底110上包括N外延层120，N外延层120上表面中间位置包括N漂移区140，N外延层120上表面两端位置包括两个P阱区130。
两个P阱区130上表面均包括构成源端S的P掺杂区131和N掺杂区132，P掺杂区131和N掺杂区132彼此接触连接，且N掺杂区132较P掺杂区131靠近N漂移区140。在本实施例中，两个P阱区130位于N外延层120上表面且与N漂移区140无接触，还可以将P阱区设置在N漂移区140上表面，或者N外延层120为P衬底110，而无需再设置外延层，以P衬底为阱区等。
N漂移区140上表面中部位置包括N掺杂区141，该N掺杂区141构成半导体器件100的漏端D。
两个栅极结构150设置在半导体器件100的体区上表面，两个栅极结构150的第一端分别连接至两个N掺杂区132靠近N漂移区140的一端，第二端分别延伸至与其连接的N掺杂区132相匹配的N漂移区140中，形成两个源端S至漂移区的两个沟道区。两个栅极结构150均包括下层的栅氧化层151和上层的多晶硅层152。
其中，栅氧化层151包括厚度不同的第一段和第二段，第一段的厚度小于第二段的厚度，第一段和第二段的连接处位于N外延层120中，第一段向对应的P阱区130中的N掺杂区131延伸，第二段向N漂移区140中的N掺杂区141方向延伸。第一段厚度小，有利于开启P阱区130中的沟道区，第二段厚度大，有利于防止相应区域表面击穿，提高器件的击穿电压。多晶硅层152与下层的栅氧化层151共形为台阶结构，且对该台阶结构多晶硅层152的两个台阶面均引出栅极导线，以保障栅极的整体供电。
在本实施例的半导体器件100的附图图1中，源端S的P掺杂区131和N掺杂区132、漏端D的N掺杂区141和栅极结构150上还设置有未画出的相应电极层，相应电极层匹配连接构成半导体器件100的源、漏、栅极。
在本发明实施例的半导体器件100中，N漂移区140中深层位置包括P型注入区142和P型注入区143，P型注入区142和P型注入区143为双层结构，且各自包括多个小岛结构，在N漂移区140中形成具有三维耗尽效果的降低表面电场结构，增强了降低表面电场的效果，降低半导体器件100的比导通电阻，提升了击穿电压。
其中，P型注入区142和P型注入区143的小岛结构在垂直方向上彼此错开，即P型注入区142和P型注入区143的版图无交叠。可以进一步提升降低表面电场结构的三维辅助耗尽漂移区效果，提升半导体器件100的击穿电压，降低比导通电阻。
本发明实施例的半导体器件100的栅极结构150中的栅氧化层151设置在漂移区140的上面，还可以将栅氧化层151设置在漂移区140中的浅层部分，其与P型注入区142和P型注入区143可以构成额外的多重降低表面电场效果，进一步提高降低表面电场的效果，同时，还可以增加栅氧化层151的厚度，使其部分向漂移区140的深层延伸，也可形成栅氧化层位于漂移区140中的浅层部分的结构，优化降低表面电场效果，厚的栅氧化层还可以再提高栅极的击穿电压。
图2示出了根据图1所示的半导体器件的沿AA’截面的结构示意图。如图所示，在该AA’截面上，从两侧向中心依次包括P阱区130、N外延层120和N漂移区140，其中该截面AA’上的降低表面电场结构为P型注入区142，P型注入区142的小岛结构在N漂移区140中平面展开排列，可以均匀分布，或者分布密度由外侧向中心依次增加或减小，以形成适应场区的电场密度的降低表面电场结构，提高降低表面电场效果。
结合图1和图2，P型注入区142和P型注入区143的小岛结构可以为方片状，或者说为立方体型；还可以是圆片状，或者说为圆柱体型，由于厚度不高，以片状为描述说辞；或者是其他形状，例如片状的五角星形。其中以相邻两层P型注入区的版图错开且无交叠为较优选择。其中，圆片状对应的电场为水平面上全方向均匀的，降低表面电场效果再三维空间中的均匀性好，而方片状对应的电场再水平面上方向指向性好，可调整降低表面电场的作用方向，对应于源区或漏区较集中的半导体器件的降低表面电场效果好。
在本发明实施例的半导体器件的附图中，降低表面电场结构为两层的P型注入区142和P型注入区143，在纵截面上，P型注入区142的数量为4个，P型注入区143的数量为5个，即P型注入区142和P型注入区143的密度不同，两者注入区的密度相互之间为大于或小于，且彼此交错分布；在横截面上，P型注入区142为3行4列的均匀分布，但具体实施不限于本实施例，本发明的半导体器件的在于降低表面电场结构的多层结构，且各层之间的P型注入区的小岛结构相互错开，以形成降低表面电场的多维耗尽效果，优化耗尽效果，充分发挥降低表面电场的效果，能够显著提升半导体器件100的电学特性。
本实施例的半导体器件100包括两个源端S，但本发明的实施不限于该结构，还可以是仅包括以漏端D的N掺杂区141为界的左半边或右半边，其中，保持降低表面电场结构的P型注入区142和P型注入区143位于相应半边的N漂移区140中也可以构成普通的LDMOS结构，并实现本发明的三维耗尽的降低表面电场结构设计。
上述本发明实施例的半导体器件以N型LDMOS为例进行解释说明本发明，对P型LDMOS也可实现。还可以用于其他半导体器件而不限于LDMOS，主要在于在漂移区中设置多层降低表面电场结构，各层降低表面电场结构包括多个小岛结构的注入区，注入区掺杂类型与漂移区相反，相邻层的小岛结构相互错开，构成三维辅助耗尽漂移区。
本发明的半导体器件在漂移区中设置多层降低表面电场结构，各层降低表面电场结构包括多个小岛结构的注入区，且相邻层的降低表面电场结构的小岛结构相互错开，各小岛结构的注入区的上下左右前后表面均参与辅助耗尽漂移区，达到三维耗尽效果，其辅助耗尽效果强，可以提高降低表面电场效果，显著提升半导体器件的击穿电压，降低比导通电阻。
依照本发明的实施例如上文所述，这些实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地利用本发明以及在本发明基础上的修改使用。本发明仅受权利要求书及其全部范围和等效物的限制。

Claims (10)

1.一种半导体器件，其特征在于，包括：
衬底；
外延层，位于所述衬底上；
漂移区，设置在所述外延层上表面；
源端掺杂区，位于所述外延层的上表面；
漏端掺杂区，设置在所述漂移区的上表面；
栅极结构，设置在所述外延层上；
其中，所述漂移区中漏端掺杂区以下位置处还包括至少两层注入层，所述至少两层注入层的掺杂类型与所述漂移区的掺杂类型相反，且每层所述至少两层注入层包括多个小岛结构的注入区，所述至少两层注入层的相邻层之间的多个小岛结构的注入区位置相互错开。
2.根据权利要求1所述的半导体器件，其特征在于，
所述至少两层注入层的每一层的多个小岛结构的注入区为均匀分布。
3.根据权利要求1所述的半导体器件，其特征在于，
所述至少两层注入层的每一层的多个小岛结构的注入区在所述半导体器件的横截面上由源端掺杂区至漏端掺杂区的密度渐变。
4.根据权利要求1所述的半导体器件，其特征在于，
所述至少两层注入层中深度深的注入层的小岛结构的注入区的密度大于或小于深度浅的注入层的小岛结构的注入区的密度。
5.根据权利要求1所述的半导体器件，其特征在于，
所述源端掺杂区包括连续的掺杂类型相反的第一掺杂区和第二掺杂区，所述第二掺杂区较所述第一掺杂区靠近所述漏端掺杂区，所述第二掺杂区的掺杂类型与所述漏端掺杂区的掺杂类型相同。
6.根据权利要求5所述的半导体器件，其特征在于，
所述栅极结构包括连续的第一段和第二段，所述第一段延伸至所述第二掺杂区，所述第二段至少延伸至所述漂移区，所述第二段的厚度大于所述第一段的厚度。
7.根据权利要求1至6任一项所述的半导体器件，其特征在于，还包括：
阱区，位于所述外延层上表面，与所述漂移区无交叠，
所述源端掺杂区位于所述阱区上表面。
8.根据权利要求7所述的半导体器件，其特征在于，
所述阱区包括两个，分别位于所述漂移区的两端；
所述源端掺杂区和所述栅极结构与两个所述阱区相匹配。
9.根据权利要求1所述的半导体器件，其特征在于，
所述至少两层注入层的每一层的多个小岛结构的注入区为圆片状。
10.根据权利要求1所述的半导体器件，其特征在于，
所述至少两层注入层的每一层的多个小岛结构的注入区为方片状。
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CN114220848A (zh) * 2022-02-22 2022-03-22 浙江大学 一种快速开通的浮岛器件及其制造方法
CN114220848B (zh) * 2022-02-22 2022-05-10 浙江大学 一种快速开通的浮岛器件及其制造方法

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