JPH10500257A - ヘテロ接合エネルギー傾斜構造 - Google Patents

ヘテロ接合エネルギー傾斜構造

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Abstract

(57)【要約】 (InGa)As:ｐ層14からInP:φ層20へ伝導電子を効率的に移動するために，スムースで単調なポテンシャルエネルギーの傾斜が，ｐ型(InGa)Asと非ドープInPとのヘテロ接合において確立された。このポテンシャルエネルギー傾斜は，ヘテロ接合に挿入された，組成傾斜のｐ型半導体合金層16及びｎ型InPビルトインフィールド層18によって与えられる。組成傾斜の半導体合金層は，(InGa)AsとInPのヘテロ接合の伝導帯の不連続性を空間的に分布させ，ｎ型InPビルトインフィールド層は，外部バイアス無しを含む広範囲の外部印加バイアスにわたって伝導帯からポテンシャル障壁を除去する。そのように確立されたスムースで単調なポテンシャルエネルギー傾斜は，(InGa)Asのｐ層からバンドギャップの広いInPコレクタ層へのドリフトにより，多くの電子デバイスの出力電流に寄与するところの伝導電子の効果的な移動を促進する。このポテンシャルエネルギー傾斜構造の利用は，(InGa)As:ｐ型アブソーバ層からInP:φ電子移動層への光電子の効率的な移動が利用されるところの移動電子光カソードデバイスにより説明される。

Description

【発明の詳細な説明】 ヘテロ接合エネルギー傾斜構造発明の背景 １．発明の技術分野 本願は，(InGa)Asのｐ層から電子を放出させるべくInP:φコレクタを使用する (InGa)As-InPヘテロ接合デバイスに関し，特に，(InGa)Asのｐ層からInP:φ層へ の伝導電子のドリフトを達成するためにヘテロ接合においてスムースかつ単調な ポテンシャルエネルギー傾斜を有するヘテロ接合デバイスに関する。 ２．従来技術の説明 従来，ｐ型(InGa)Asからｎ型InPへの電子の有効な移動は，伝導帯の不連続性 を滑らかにする傾斜層(grading layers)を使用したヘテロ接合バイポーラトラン ジスタのコレクタ接合において達成されてきた。これらのデバイスは，接合での 伝導帯障壁を除去するのに必要な電場を与えるため に，不純物高ドープｐ型(InGa)Asベース及びｎ型InPコレクタのビルトインフィ ールドまたは高ドープベース-コレクタ接合の外部逆バイアスに頼っている。こ れらのデバイスはヘテロ接合の伝導帯においてスムースかつ単調な変化をもたら すが，それらは非常に大きな電場をサポートする不純物ｐ-ｎヘテロ接合に対す る使用に限定されている。例えば，ベース-コレクタの容量を減少させるのに所 望される場合に，この接合内へ真性層を組み込むことにより，接合における電場 は減少し，伝導電子に対しポテンシャル障壁が形成される。 (InGa)As光電検出器に対するそのような傾斜構造の応用は報告されていない。 従来のp-i-n(InGa)As-InPヘテロ接合は，低ドープの(InGa)Asアブソーバ層及び 不純物のｎ型とｐ型のInPコンタクト層を利用して，伝導帯と価電子帯の不連続 性に伴う問題を回避する。この方法は不連続バンドで生成された電子をトラップ する厚いInP:φ層の使用を妨げ，フォトダイオードの効果を著しく低下させる。 厚い真性領域の挿入は接合容量を減少さ せるのに必要であり，フォトダイオードの周波数応答を改善する。従来のフォト ダイオードは，接合容量を減少させるために(InGa)Asアブソーバ領域の空乏層に 頼っている。この方法は残留する背景ドーピングのためアブソーバ層を空乏化す るのに大きな印加電圧を使用しなければならず，その結果，狭いバンドギャップ の空乏領域内で生成された熱電子により大きな暗電流が生じてしまう。発明の開示 したがって，本発明の目的は，不純物(InGa)Asｐ層からInP:φコレクタ層へ電 子を移動させる効果的手段を与えることである。 また，本発明の他の目的は，空乏化されたInP:φ層を使用することにより，ｐ 層(InGa)AsからInP層への伝導電子の有効な移動を大きく妨げることなく又は空 乏化された狭いバンドギャップ層に伴う熱電子を増大させることなく，ｐ層(InG a)As-ｎ層InP及びｐ層(InGa)As-ｐ層InPのヘテロ接合の容量を減少させることで ある。 さらに，本発明の他の目的は，外部バイアスの 印加無しでｐ層(InGa)Asからｎ層InPへ伝導電子を有効に移動させる，(InGa)As: ｐ-InP:φ-InP:ｎ構造を与えることである。 さらにまた，本発明の他の目的は，小さい外部バイアスの印加により，ｐ層(I nGa)Asからｐ層InPへ伝導電子を有効に移動させる，(InGa)As:ｐ-InP:φ-InP:ｐ 構造を与えることである。 端的に，これら及び他の目的は，半導体合金傾斜層及びｎ型InPビルトインフ ィールド層を(InGa)As:ｐ層とInP:φ層のヘテロ結合の間に挿入することにより 達成される。ｐ型半導体合金層は，接合の(InGa)As:ｐ層の結晶質に始まり，成 長するが，そこでは合金の電子親和度が(InGa)As:ｐ層の電子親和度からInP:φ 層の電子親和度へ徐々に変化するように合金の組成が制御されている。この層に 適切な半導体合金の例として，InxGa1-yAs1-yPy及び(AlsGa1-s)1-tIntAsがあり ，ここでx及びyまたはs及びtは合金の成分細分(constituent fractions)であっ て適正な電子親和度の変化を与えるよう変化する。これら四元合金にお ける２つの合金細分変数は，他の成長制約条件に一致するよう与えられる付加的 な自由度とともに，電子親和度の所望の変化を与える。そのような付加的な制約 の例として，格子定数が傾斜層の成長を通じて一定に維持されるというような要 求がある。合金傾斜層の成長の後に，ｎ型InP層がビルトインフィールドを与え るよう成長し，次に非ドープInPコレクタ層が成長する。ｐ型合金傾斜層及びｎ 型InPビルトインフィールド層内のドーパント濃度，これらの層の厚さ，及び合 金傾斜層内の位置による組成変化のプロファイルはすべて，最終デバイス動作に 使用される外部印加バイアスの影響下で，伝導帯エネルギーが(InGa)As:ｐ層か らInP:φ層へ徐々に減少することを示すように選択される。一般的に，このこと は，半導体合金傾斜層とｎ型InPビルトインフィールド層の両方が，外部印加バ イアス無しで(InGa)As:ｐ層からInP:φ層への伝導帯エネルギーの傾斜下降によ り，完全に空乏化されることを要求する。最終的なデバイス設計により指定され るような付加的な層がInP:φ層上に成長することもできる。 反対に，本発明はInP:φ層から始めて，層のデポジションの順番及び合金傾斜層 の合金成分プロファイルの順番を逆転することにより実行することも可能である 。 合金傾斜層の組成変化及び半導体合金層とｎ型InPビルトインフィールド層内 のイオン化ドーパントから生じる固定電荷により生成された(InGa)As:ｐ層からI nP:φ層への伝導帯エネルギーのスムースかつ単調な下降は，(InGa)As:ｐ層から InP:φ層への電子のドリフトを引き起こす電気化学フィールドの存在の証しであ る。構造体のこの領域に出くわした(InGa)As:ｐ層伝導電子は，この領域内での ポテンシャル障壁によるトラップまたは再結合による伝導電子の損失を最小限に しながら，このフィールドのための割り込み層を横切って通過する。この方法で 伝導電子は，バンドギャップの狭い不純物(InGa)As:ｐ層から，熱生成電流へ大 きく寄与することなく接合容量を減少させるべく使用されるバンドギャップの広 い真性InP:φ層コレクタへ効果的に移動する。(InGa)As:ｐ層からの電子の注出 は，不純物層のバルクから の伝導電子の流れを付加的に補助する(InGa)As:ｐ層内の拡散電流を与える。(In Ga)As層のバルクを通じた光吸収により導入され，またはヘテロ接合のバイポー ラトランジスタの場合のように順方向バイアスの印加により埋め込み接合におい て導入される伝導電子は，拡散電流の影響の下でヘテロ接合へ方向づけられ，ド リフト電流の影響下でヘテロ接合を通過する。 本発明の利用は主に(InGa)As/InPにおける電子の効果的移動に関するが，本発 明の最も一般的な形式は非常にさまざまな半導体ヘテロ接合に応用可能である。 本発明は，バンドギャップが狭く電子親和度が大きいｐ型半導体からバンドギャ ップが広く電子親和度が小さい非ドープ若しくはｎ型半導体への電子の効果的な 移動が所望されるところのあらゆるヘテロ接合に対し応用可能である。本発明の 実行に必要なものは，２つの半導体材料に対し電子親和度の一致をもたらす徐々 に傾斜する合金若しくは仮想合金がヘテロ接合において成長することのみである 。本発明に適するヘテロ接合の例として，GaAs/(AlGa)As及びGaAs/(InGa)P が含まれる。図面の簡単な説明 本発明の更なる目的及び利点並びに傾斜ポテンシャルエネルギーの発生及び作 用は以下の図面に関連した説明により明らかにされる。 図１は，本発明の略示断面図である。 図２は，外部印加バイアスがゼロの状態で傾斜領域内の位置に対する合金組成 の二次的依存性を有する，本発明の実行における伝導帯のエネルギーレベル図で ある。 図３は，二次及び区分的線形合金組成傾斜プロファイルである。 図４は，外部印加バイアスがゼロの状態で傾斜領域内の位置に対する合金組成 の区分的線形依存性を有する，本発明の実行における伝導帯の平衡エネルギーレ ベル図である。 図５は，本発明を組み込んだp-i-nフォトダイオードの略断面図である。 図６は，外部印加バイアスがゼロの状態での図５のp-i-nフォトダイオードの エネルギーレベル図 である。 図７は，本発明を組み込む移動電子フォトカソード構造体の略断面図である。 図８は，外部印加バイアス2.1ボルトの状態における図７の移動フォトカソー ドのエネルギーレベル図である。好適実施例の説明 図１を参照して，ｐ型(InGa)As層14と非ドープInP層20の間の接合に挿入され た半導体合金傾斜層16及びｎ型InPビルトインフィールド層18を含む本発明の略 断面図が示されている。この構造体の傾斜層は半導体合金から成り，該半導体合 金の組成はその電子親和度が，ひとつの組成に関して，InPのような広いバンド ギャップの材料の電子親和度と等しく，また他の組成に関して，(InGa)Asのよう な狭いバンドギャップ材料の電子親和度と等しくなるように，成長工程またはデ バイス設計により課される他のあらゆる制限条件に従って調節され得る。好適実 施例の議論のために，本願において厳密には要求されないが，その ような制限条件として，格子をInPに一致させるよう維持することを仮定する。I nxGa1-yAs1-yPy及び(AlsGa1-s)1-tIntAs合金系は両者とも本発明に適している。 InxGa1-yAs1-yPy系において，もしIII族及びＶ族の組成がx=0.532+0.468yの関係 ならば格子をInPに一致させるよう維持するという制限条件は満たされ，合金の 電子親和度はy=1に関してInPの電子親和度と等しく，y=0に関して格子が一致す るIn0.532Ga0.468Asの電子親和度と一致する。この材料系は本発明の最も単純な 概念化をもたらすが，それは，Ｖ族の組成範囲0≦y≦1にわたって格子の一致し た傾斜を維持することが困難である点及び合金内へのドーパントの取り込みが合 金組成によって極端に変化する点において，現在の技術的限界から損害を被って いる。(AlsGa1-s)1-tIntAs合金系において，InPへの格子の一致は，アルミニウ ム及びガリウムの相対的組成と独立にインジウム細分0.532に関してほぼ維持さ れている。格子が一致する合金の電子親和度は，組成s=0に関してIn0.532Ga0.46 8 Asの電子親和度と等し く，組成s=0.44に関してInPの電子親和度と等しい。InPに一致する電子親和度に 対する組成のこの値は，格子が一致する(InAl)AsとInPの間の0.16eV価電子帯オ フセット，(InAl)Asと(InGa)Asの間の0.50eV伝導帯オフセット，及びこの合金系 におけるアルミニウム細分sに対するバンドギャップエネルギーの線形依存性に より決定される。InPに一致する電子親和度を与えるような組成s=0.44の同定の 正確さと無関係に，この合金は，いくつかの格子が一致する組成に関して，InP に一致する電子親和度を有することは明白である。この合金系は本発明に適する 組成範囲全体にわたって簡単に成長し，妥当な成長条件の下にこの組成範囲にわ たって均一なドーパントの取り込みを示す。格子が一致する合金組成s=0.44に対 するバンドギャップエネルギーは，InP:φ層に対し0.28cVの価電子帯の不連続を 残して，1.07eVである。この価電子帯の不連続性は本発明の機能には影響しない 。 半導体傾斜層16を実現する付加的な方法は，所望の徐々に変化する電子親和度 を有する仮想合金 (virtual alloy)を生成するべく，層厚が空間的に変化する超格子を使用するこ とである。例えば，ｐ層(InGa)As井戸及びｐ層InP障壁から成る超格子が，所望 の電子親和度変化を実現するために，層厚を徐々に変化させることにより使用さ れる。そのような(InGa)As:ｐ層付近の超格子は，電子親和度がほぼ(InGa)As層 に一致する仮想合金を与えるべく，比較的厚い井戸と薄い障壁から成る。傾斜領 域の終端付近の超格子は，InPにほぼ一致する電子親和度を与えるべく，比較的 薄い井戸と厚い障壁から成る。中間領域において当該超格子の井戸及び障壁の層 厚は，本発明に適する所望の電子親和度プロファイルを有する仮想合金を与える べく変化する。 伝導帯の不連続性を空間的に分布させる能力は，本願発明の一つの要求である 。他の要求は，傾斜層のすべての位置において，静電ポテンシャルのようなビル トインまたは外部バイアスの印加によって，化学ポテンシャルに打ち勝つ静電ポ テンシャルエネルギーを与える能力である。このようにして，(InGa)As:ｐ層か らInP:φ層へ通過する 伝導電子に対する電気化学ポテンシャルが徐々に減少する。本願の好適実施例に おいて，ｎ層InPビルトインフィールド層の平衡空乏層により適当な静電ポテン シャルが与えられ，その結果(InGa)AsからInPへの電子のドリフトに対する伝導 帯障壁を除去するための外部バイアスが不要になる。この実施例は，傾斜層の厚 さが，全デバイス構造中のｎ型InPビルトインフィールド層及び付加的層により 生成されたｐ型層内の空乏層の深さと等しいかまたはそれ以下であること，及び ｎ型InPビルトインフィールド層がバイアス印加無しの状態で完全に空乏化して いることを要求する。例えば，濃度2×1017cm-3の単一アクセプタが傾斜層内で 使用され，濃度5×1017cm-3の単一ドナーがｎ型InPビルトインフィールド層内で 使用された場合，空乏層の深さはほぼ傾斜層へ550Å及びビルトインフィールド 層へ220Åである。これらの条件の下では，550Åに等しいかそれ以下の厚さの傾 斜層及び220Åの厚さのビルトインフィールド層が適切である。そのような接合 は 0.87Vのビルトインポテンシャルを与え，その内0.40Vが傾斜領域を横切って降下 する。この正味0.40eVの静電ポテンシャルエネルギーの降下は，傾斜領域内で増 加する0.22eVの化学ポテンシャルエネルギーに打ち勝つのに十分以上である。 傾斜層内のすべての点の伝導帯において，静電ポテンシャルエネルギーが化学 ポテンシャルエネルギーの寄与に打ち勝つことを保証するために，位置に対する 傾斜領域組成のプロファイルが適切でなければならない。典型的な空乏層近似に おいて，静電ポテンシャルは位置の二次の関数で変化する。 ここでqは電子電荷，Naはアクセプタ濃度及びεpは傾斜層の比誘電率（両者は定 数であると仮定），xpは傾斜内の空乏層深さ，及びxは-xp≦x≦0の傾斜内の位置 である。値αは空乏層による傾斜領域を横切る静電ポテンシャルエネルギー降 下に等しく，上記設例ではそれは0.40cVの値を有する。もし化学ポテンシャルエ ネルギーは同一の関数形に従うが，静電ポテンシャルエネルギーより値が小さい 場合には，電気化学ポテンシャルエネルギーは(InGa)AsからInPへ向かって徐々 に減少を示し，そのことが本願の重要な点である。 従って，以下の組成プロファイルを有する(AlGaIn)As傾斜 または以下のプロファイルを有する(InGa)(AsP)傾斜は， 伝導電子に対して以下の電気化学ポテンシャルを与え， ここでβは傾斜領域を横切る正味化学ポテンシャルエネルギーの差（(InGa)Asと InPの間の伝導帯エネルギーの不連続性または電子親和度の差に相当）であり， 格子が一致する合金に関して0.22eVに等しい。この傾斜条件のもとでの傾斜領域 内の伝導電子に対する電気化学エネルギーは以下のように表され， これは伝導帯エネルギーが所望されるように徐々に減少することを示す。この様 子は，上記ドーパント濃度及び二次の合金組成プロファイルを有する図１の構造 に関する伝導帯エネルギーを示す図２において示される。この図において，(InG a)As層はx＜-550Åの領域に存在し，合金傾斜層は-550Å＜x＜0の領域に存在し ，空乏化したInP:ｎ層は0＜x＜220Åの領域に存在し，非ドープInP:φ層はx＞22 0Åの領域に存在する。このバンド図は，外部バイアスの無い場合であり，(InGa )Asからx=0のヘテロ接合へ向かう伝導電子に対する 0.18eVのポテンシャルエネルギー降下及びヘテロ接合の端からx=220Åでのビル トインフィールド層の終端へ向かう伝導電子に対する付加的な0.18eVのポテンシ ャルエネルギー降下を示している。前者の0.18eVポテンシャルエネルギー降下は 単純に上記正味の電気化学ポテンシャルエネルギー降下α-βである。 二次の成分傾斜は本願発明の傾斜合金領域に対して十分であるが，それらは構 造体の成長中に満足する必要はなくかつ自明でもない。伝導電子に対する電気化 学ポテンシャルに所望のスムースかつ単調な降下を与えるような他の多くの適当 な傾斜プロファイルが容易に想像される。そのような他の組成プロファイルの一 例として，以下に定義されるような区分線形プロファイルがある。 線形傾斜； 傾斜。 ここで，(InGa)(AsP)傾斜に対しy'=y，(AlGaIn)As傾斜に対しy'=s/0.44である。 このプロファイルは二次傾斜のプロファイルに沿って図３のグラフに示されてい る。区分線形プロファイルは二次プロファイルに単純に近似できる。区分線形に よる合金組成傾斜を利用する本発明に関する伝導帯エネルギー計算値が図４に示 されている。このエネルギーバンド図は，位置に対する組成変化の割合の変更に 伴う２〜３のキンク(kink)を有するスムースかつ単調なポテンシャルエネルギー 降下を示すが，ポテンシャル障壁は示していない。 本発明の他のアプローチは，InP:ｎ層を使用する代わりにビルトインフィール ド層として機能する傾斜領域の最終部分を使用することである。このアプローチ において，図１の傾斜層16は部分的ｐ型傾斜合金から成り，図１のビルトインフ ィールド層18はｎ型ドープされた残りの傾斜合金から 成る。このアプローチの利点は，一部の静電ポテンシャル降下を化学ポテンシャ ル一定の領域内に有するのではなく，すべての静電ポテンシャル降下を化学ポテ ンシャルの増加している領域内に維持することである。 本願発明をp-i-nフォトダイオード構造体及び移動電子フォトカソード構造体 に応用したものが，図５及び図７にそれぞれ略断面図で示されている。図５には ，背面コンタクト10，InPのｐ型基板12，(InGa)Asアブソーバ層14，半導体合金 傾斜層16，ビルトインフィールド層18，InP:φ層ドリフト領域20，InP:ｎ＋コン タクト層22，及び表面オーミックコンタクト金属24が示されている。この構造体 の表面層に入射する光は(InGa)Asアブソーバ層14において光電子を生成し，それ はデバイスの光電流に寄与するべくInP:φドリフト層を通過しなければならない 。本発明は，ポテンシャル障壁及び捕獲不連続性を除去することにより，アブソ ーバ層からドリフト層への光電子の効率的な移動をもたらす。そのようなひとつ のデバイス設計のバンド図が図６に示され，そこには，伝導 エネルギー帯，価電子エネルギー帯，及び平衡状態でのデバイスに対する平均の 電気化学ポテンシャルが示されている。この図において，InPのｐ型基板はx＜-2 μｍに配置され，ｐ型(InGa)Asアブソーバは-2μｍ＜x＜0の範囲にあり，合金傾 斜層及びビルトインフィールド層はx=0付近にあり，InP:φドリフト層は0＜x＜5 μｍの範囲にあり，及びInP:ｎ＋コンタクト層はx≧5μｍの範囲にある。図６の 伝導帯から，キャリアがアブソーバ層からドリフト層へドリフトする際のポテン シャル障壁が存在しないのがわかる。このデバイスは，厚いドリフト領域による 低容量及びアブソーバ層の不純物の性質による低暗電流によって，従来の(InGa) Asのp-i-n光電検出器に比べ，非常に高速な動作を示す。 図７の移動電子フォトカソード構造体は，ガラス窓30，InPのｐ型基板32，基 板オーミックコンタクト34，アブソーバ層14，半導体傾斜層16，ビルトインフィ ールド層18，InP:φ層ドリフト領域20，ハイ-フィールドInP:ｐ層44，ショット キー障壁金属蒸着46，及びセシウム／酸化セシウム活性 化層48から成る。このデバイスにおいて，ガラス窓30上に入射した光は(InGa)As アブソーバ層内に光電子を生成し，それらはInP:φドリフト層へ移動しかつハイ -フィールドInP:ｐ層内で加熱されて，その結果フォトカソードから放出され集 合デバイス電流に寄与する。このデバイスは，高電場の表面領域を作成しかつp- n-i-p構造により平衡状態で存在する電子へのポテンシャル障壁を取り除くため に，基板オーミックコンタクトに対しショットキー障壁コンタクトに印加される 電圧が2V以上となる外部印加電圧を要求する。2Vの印加バイアスの下でのこのデ バイスに対するエネルギーバンド図が図８に与えられる。この図において，InP のｐ型基板はx＜-1μｍの領域にあり，アブソーバ層は-1μｍ＜x＜0の領域内に あり，合金傾斜層及びビルトインフィールド層はx=0付近にあり，ドリフト層が0 ＜x＜0.5μｍの範囲内にあり，InPのｐ型ハイ-フィールド層は0.5μｍ＜x＜0.65 μｍの範囲にあり，ショットキー障壁はx＞0.65μｍの領域にある。この図の伝 導帯より，アブソーバ層からドリフト層へドリフトする光電子 に対するポテンシャル障壁の除去は明白である。 電子集合効果を高めるべく，(InGa)As層からInP:φ層へ移動する伝導電子に対 し，傾斜するポテンシャルエネルギーを与えることによって，本発明の目的が達 成されたことは，当業者に明白である。本発明によれば，バンドギャップの狭い 不純物(InGa)Asアブソーバ層及び空乏化されたバンドギャップの広いInP:φ層の 使用が，空乏化された挟バンドギャップ材料からの熱生成電子を減少させかつヘ テロ接合の総体容量を減少させて，接合の応答時間を改善する。最も一般的な形 式において，本発明はバンドギャップの狭くかつ電子親和度が大きな半導体から ，バンドギャップが広く電子親和度が小さい半導体へ電子を効率的に移動させる ために使用される。
【手続補正書】特許法第１８４条の８ 【提出日】１９９６年７月１６日 【補正内容】 請求の範囲 １．半導体ヘテロ接合構造体であって， ｐ型電子ソース層と， 前記電子ソース層の上にある空乏化されたｐ型半導体層と， 前記空乏化されたｐ型半導体層の上に形成された空乏化されたｎ型半導体ビル トインフィールド層であって，前記空乏化されたｐ型半導体層は前記電子ソース 層と当該ビルトインフィールド層の間に配置され，前記空乏化されたｐ型半導体 層は前記電子ソース層と接触する表面において実質的に一致する電子親和度を有 しかつ当該ビルトインフィールド層と接触する表面において実質的に一致する電 子親和度を有する，ところの空乏化されたｎ型半導体ビルトインフィールド層と ， 前記ビルトインフィールド層上に形成された非ドープ電子コレクタ層であって ，該非ドープ電子コレクタ層は前記電子ソース層より大きなバンドギャップ及び より小さな電子親和度を有し，前記ビルトインフィールド層は当該コレクタ層と 接触 する表面において実質的に一致する電子親和度を有する，ところの非ドープ電子 コレクタ層と， (a)前記電子ソース層と接触する前記空乏化されたｐ型半導体層の前記表面と ， (b)当該コレクタ層と接触する前記ビルトインフィールド層の前記表面と， の間で電子親和度の違いを達成するべく組成が変化する少なくとも傾斜したセグ メントと， から成る構造体。 ２．III-Ｖ族半導体ヘテロ接合構造体であって， 電子の光生成または拡散移動による伝導電子のｐ型(InGa)As電子ソース層と， 前記(InGa)As層の上に形成された，空乏化されたｐ型III-Ｖ族半導体傾斜層と ， 前記半導体傾斜層の上に形成された，空乏化されたｎ型InPビルトインフィー ルド層と， 前記ビルトインフィールド層の上に形成された非ドープInP:φ電子コレクタ層 と， から成る構造体。 ３．p-i-nフォトダイオードであって， InP:ｐ型基板と， 前記基板に対しオーミック接触を形成する背面コンタクトパッドと， 前記基板上に形成されたｐ型(InGa)Asアブソーバ層と， 前記(InGa)As層の上に形成された，空乏化されたｐ型III-Ｖ族半導体傾斜層と ， 前記半導体傾斜層の上に形成された，空乏化されたｎ型InPビルトインフィー ルド層と， 前記ビルトインフィールド層の上に形成された，非ドープInP電子コレクタ層 と， 前記非ドープコレクタ層の上に形成されたｎ型InP層と， 前記ｎ型InP層への露出した表面オーミックコンタクトと， から成るフォトダイオード。 ４．移動電子フォトカソードであって， InP:ｐ型基板と， 前記基板上に形成されたｐ型(InGa)Asアブソー バ層と， 前記基板または前記アブソーバ層に対しオーミック接触を形成するコンタクト パッドと， 前記(InGa)As層の上に形成された，空乏化されたｐ型III-Ｖ族半導体傾斜層と ， 前記半導体傾斜層の上に形成された，空乏化されたｎ型InPビルトインフィー ルド層と， 前記ビルトインフィールド層上に形成された，非ドープInP電子コレクタ層と ， 前記非ドープInP層の上の最上面ショットキー障壁と， から成るフォトカソード。 ５．請求項１に記載のヘテロ接合構造体であって，前記セグメントは前記ｎ型ビ ルトインフィールド層内にある， ところの構造体。 ６．請求項３に記載のフォトダイオード構造体であって，前記セグメントは前記 ｎ型ビルトインフィールド層内にある， ところの構造体。 ７．請求項４に記載のフォトカソード構造体であって，前記セグメントは前記ｎ 型ビルトインフィールド層内にある， ところの構造体。 ８．請求項１に記載のヘテロ接合構造体であって，前記セグメントは前記空乏化 されたｐ型半導体層内にあり，また前記セグメントは仮想合金傾斜を与えるため の傾斜した層厚を有する超格子構造により実現される， ところの構造体。 ９．請求項３に記載のフォトダイオード構造体であって，前記セグメントは前記 空乏化されたｐ型半導体層内にあり，また前記セグメントは仮想合金傾斜を与え るための傾斜した層厚を有する超格子構造により実現される， ところの構造体。 １０．請求項４に記載のフォトカソード構造体であって，前記セグメントは前記 空乏化されたｐ型半導体層内にあり，また前記セグメントは仮想合金傾斜を与え るための傾斜した層厚を有する超格子構造により実現される， ところの構造体。 １１．請求項２に記載のヘテロ接合構造体であって，前記(InGa)As電子ソース層 が(AlGaIn)As層と置換される， ところの構造体。 １２．請求項３に記載のフォトダイオード構造体であって，前記(InGa)Asアブソ ーバ層が(AlGaIn)Asアブソーバ層と置換される， ところの構造体。 １３．請求項４に記載のフォトカソード構造体であって，前記(InGa)Asアブソー バ層が(AlGaIn)Asアブソーバ層と置換される， ところの構造体。 １４．請求項４に記載のフォトカソード構造体であって，ｐ型InPフィールド層 が非ドープInPコレクタ層とショットキー障壁の間に挿入される， ところの構造体。 １５．請求項２に記載のヘテロ接合構造体であって，前記(InGa)As電子ソース層 が(InGa)(AsP)層と置換される， ところの構造体。 １６．請求項３に記載のフォトダイオード構造体であって，前記(InGa)Asアブソ ーバ層が(InGa)(AsP)アブソーバ層と置換される， ところの構造体。 １７．請求項４に記載のフォトダイオード構造体であって，前記(InGa)Asアブソ ーバ層が(InGa)(AsP)アブソーバ層と置換される， ところの構造体。 １８．請求項１に記載の半導体ヘテロ接合構造体であって，前記セグメントは前 記空乏化されたｐ型半導体層及び前記空乏化されたｎ型半導体ビルトインフィー ルド層を横切って伸張する， ところの構造体。 １９．請求項１に記載の半導体ヘテロ接合構造体であって，前記セグメントは完 全に前記空乏化されたｐ型半導体層内にある， ところの構造体。 ２０．請求項１に記載の半導体ヘテロ接合構造体であって，前記セグメントは完 全に前記ビルトインフィールド層内にある， ところの構造体。 ２１．請求項１９に記載の半導体ヘテロ接合構造体であって，前記セグメントは 前記空乏化されたｐ型半導体層を横切って伸張する， ところの構造体。 【手続補正書】 【提出日】１９９７年６月５日 【補正内容】 請求の範囲 １．半導体ヘテロ接合構造体であって， ｐ型電子ソース層と， 前記電子ソース層の上にある空乏化されたｐ型半導体層と， 前記空乏化されたｐ型半導体層の上に形成された空乏化されたｎ型半導体ビル トインフィールド層であって，前記空乏化されたｐ型半導体層は前記電子ソース 層と当該ビルトインフィールド層の間に配置され，前記空乏化されたｐ型半導体 層は前記電子ソース層と接触する表面において実質的に一致する電子親和度を有 しかつ当該ビルトインフィールド層と接触する表面において実質的に一致する電 子親和度を有する，ところの空乏化されたｎ型半導体ビルトインフィールド層と ， 前記ビルトインフィールド層上に形成された非ドープ電子コレクタ層であって ，該非ドープ電子コレクタ層は前記電子ソース層より大きなバンドギャップ及び より小さな電子親和度を有し，前記ビルトインフィールド層は当該コレクタ層と 接触 する表面において実質的に一致する電子親和度を有する，ところの非ドープ電子 コレクタ層と， (a)前記電子ソース層と接触する前記空乏化されたｐ型半導体層の前記表面と ， (b)当該コレクタ層と接触する前記ビルトインフィールド層の前記表面と， の間で電子親和度の違いを達成するべく組成が変化する少なくとも傾斜したセグ メントと， から成る構造体。 ２．III-Ｖ族半導体ヘテロ接合構造体であって， 電子の光生成または拡散移動による伝導電子のｐ型(InGa)As電子ソース層と， 前記(InGa)As層の上に形成された，空乏化されたｐ型III-Ｖ族半導体傾斜層と ， 前記半導体傾斜層の上に形成された，空乏化されたｎ型InPビルトインフィー ルド層と， 前記ビルトインフィールド層の上に形成された非ドープInP:φ電子コレクタ層 と， から成る構造体。 ３．p-i-nフォトダイオードであって， InP:ｐ型基板と， 前記基板に対しオーミック接触を形成する背面コンタクトパッドと， 前記基板上に形成されたｐ型(InGa)Asアブソーバ層と， 前記(InGa)As層の上に形成された，空乏化されたｐ型III-Ｖ族半導体傾斜層と ， 前記半導体傾斜層の上に形成された，空乏化されたｎ型InPビルトインフィー ルド層と， 前記ビルトインフィールド層の上に形成された，非ドープInP電子コレクタ層 と， 前記非ドープコレクタ層の上に形成されたｎ型InP層と， 前記ｎ型InP層への露出した表面オーミックコンタクトと， から成るフォトダイオード。 ４．移動電子フォトカソードであって， InP:ｐ型基板と， 前記基板上に形成されたｐ型(InGa)Asアブソー バ層と， 前記基板または前記アブソーバ層に対しオーミック接触を形成するコンタクト パッドと， 前記(InGa)As層の上に形成された，空乏化されたｐ型III-Ｖ族半導体傾斜層と ， 前記半導体傾斜層の上に形成された，空乏化されたｎ型InPビルトインフィー ルド層と， 前記ビルトインフィールド層上に形成された，非ドープInP電子コレクタ層と ， 前記非ドープInP層の上の最上面ショットキー障壁と， から成るフォトカソード。 ５．請求項１に記載のヘテロ接合構造体であって，前記セグメントは前記ｎ型ビ ルトインフィールド層内にある， ところの構造体。 ６．請求項３に記載のフォトダイオード構造体であって，前記傾斜層のセグメン トは前記ｎ型ビルトインフィールド層内にある， ところの構造体。 ７．請求項４に記載のフォトカソード構造体であって，前記傾斜層のセグメント は前記ｎ型ビルトインフィールド層内にある， ところの構造体。 ８．請求項１に記載のヘテロ接合構造体であって，前記セグメントは前記空乏化 されたｐ型半導体層内にあり，また前記セグメントは仮想合金傾斜を与えるため の傾斜した層厚を有する超格子構造により実現される， ところの構造体。 ９．請求項３に記載のフォトダイオード構造体であって，前記傾斜層は前記空乏 化されたｐ型半導体層内にあり，また前記傾斜層は仮想合金傾斜を与えるための 傾斜した層厚を有する超格子構造により実現される， ところの構造体。 １０．請求項４に記載のフォトカソード構造体であって，前記傾斜層は前記空乏 化されたｐ型半導体層内にあり，また前記傾斜層は仮想合金傾斜を与えるための 傾斜した層厚を有する超格子構造により実現される， ところの構造体。 １１．請求項２に記載のヘテロ接合構造体であって，前記(InGa)As電子ソース層 が(AlGaIn)As層と置換される， ところの構造体。 １２．請求項３に記載のフォトダイオード構造体であって，前記(InGa)Asアブソ ーバ層が(AlGaIn)Asアブソーバ層と置換される， ところの構造体。 １３．請求項４に記載のフォトカソード構造体であって，前記(InGa)Asアブソー バ層が(AlGaIn)Asアブソーバ層と置換される， ところの構造体。 １４．請求項４に記載のフォトカソード構造体であって，ｐ型InPフィールド層 が非ドープInPコレクタ層とショットキー障壁の間に挿入される， ところの構造体。 １５．請求項２に記載のヘテロ接合構造体であって，前記(InGa)As電子ソース層 が(InGa)(AsP)層と置換される， ところの構造体。 １６．請求項３に記載のフォトダイオード構造体であって，前記(InGa)Asアブソ ーバ層が(InGa)(AsP)アブソーバ層と置換される， ところの構造体。 １７．請求項４に記載のフォトダイオード構造体であって，前記(InGa)Asアブソ ーバ層が(InGa)(AsP)アブソーバ層と置換される， ところの構造体。 １８．請求項１に記載の半導体ヘテロ接合構造体であって，前記セグメントは前 記空乏化されたｐ型半導体層及び前記空乏化されたｎ型半導体ビルトインフィー ルド層を横切って伸張する， ところの構造体。 １９．請求項１に記載の半導体ヘテロ接合構造体であって，前記セグメントは完 全に前記空乏化されたｐ型半導体層内にある， ところの構造体。 ２０．請求項１に記載の半導体ヘテロ接合構造体であって，前記セグメントは完 全に前記ビルトインフィールド層内にある， ところの構造体。 ２１．請求項１９に記載の半導体ヘテロ接合構造体であって，前記セグメントは 前記空乏化されたｐ型半導体層を横切って伸張する， ところの構造体。

Claims (1)

  1. 【特許請求の範囲】 １．半導体ヘテロ接合構造体であって， ｐ型でバンドギャップが狭く，電子親和度が大きい，過剰な伝導電子を有する 電子ソース層と， 空乏化されたｐ型の半導体傾斜層であって，最初の組成において前記ｐ型層に 一致する電子親和度をもたらし，最後の組成において次の層に一致する電子親和 度をもたらす半導体傾斜層と， 空乏化されたｎ型でバンドギャップが広く，電子親和度が小さい，前記半導体 傾斜層の上に形成された半導体ビルトインフィールド層と， 非ドープでバンドギャップが広く，電子親和度が小さい，前記ビルトインフィ ールド層の上に形成された電子コレクタ層と， から成る構造体。 ２．III-Ｖ族半導体ヘテロ接合構造体であって， 電子の光生成または拡散移動による過剰伝導電子を有するｐ型(InGa)As電子ソ ース層と， 前記(InGa)As層上に形成された，空乏化された ｐ型III-Ｖ族半導体傾斜層と， 前記半導体傾斜層上に形成された，空乏化されたｎ型InPビルトインフィール ド層と， 前記ビルトインフィールド層上に形成された非ドープInP:φ電子コレクタ層と ， から成る構造体。 ３．p-i-nフォトダイオードであって， InP:ｐ型基板と， 前記基板に対しオーミック接触を形成する背面コンタクトパッドと， 前記基板上に形成されたｐ型(InGa)Asアブソーバ層と， 前記(InGa)As層上に形成された，空乏化されたｐ型III-Ｖ族半導体傾斜層と， 前記半導体傾斜層上に形成された，空乏化されたｎ型InPビルトインフィール ド層と， 前記ビルトインフィールド層上に形成された，非ドープInP電子コレクタ層と ， 前記非ドープコレクタ層上に形成されたｎ型InP層と， 前記ｎ型InP層への表面オーミックコンタクトと， から成るフォトダイオード。 ４．移動電子フォトカソードであって， InP:ｐ型基板と， 前記基板上に形成されたｐ型(InGa)Asアブソーバ層と， 前記基板または前記アブソーバ層に対しオーミック接触を形成するコンタクト パッドと， 前記(InGa)As層上に形成された，空乏化されたｐ型III-Ｖ族半導体傾斜層と， 前記半導体傾斜層上に形成された，空乏化されたｎ型InPビルトインフィール ド層と， 前記ビルトインフィールド層上に形成された，非ドープInP電子コレクタ層と ， 前記非ドープInP層上の表面ショットキー障壁と， から成るフォトカソード。 ５．請求項１に記載のヘテロ接合構造体であっ て，空乏化されたｐ型半導体傾斜層が短縮され，ｎ型ビルトインフィールド層が ｎ型半導体傾斜層に取り替えられる， ところの構造体。 ６．請求項３に記載のフォトダイオード構造体であって，空乏化されたｐ型半導 体傾斜層が短縮され，ｎ型ビルトインフィールド層がｎ型半導体傾斜層に取り替 えられる， ところの構造体。 ７．請求項４に記載のフォトカソード構造体であって，空乏化されたｐ型半導体 傾斜層が短縮され，ｎ型ビルトインフィールド層がｎ型半導体傾斜層に取り替え られる， ところの構造体。 ８．請求項１に記載のヘテロ接合構造体であって，空乏化されたｐ型半導体傾斜 層は，仮想合金傾斜を与えるための傾斜した層厚を有する超格子構造により実現 される， ところの構造体。 ９．請求項３に記載のフォトダイオード構造体であって，空乏化されたｐ型半導 体傾斜層は，仮想合金傾斜を与えるための傾斜した層厚を有する超格子構造によ り実現される， ところの構造体。 １０．請求項４に記載のフォトカソード構造体であって，空乏化されたｐ型半導 体傾斜層は，仮想合金傾斜を与えるための傾斜した層厚を有する超格子構造によ り実現される， ところの構造体。 １１．請求項２に記載のヘテロ接合構造体であって，(InGa)As電子ソース層が(I nGa)(AsP)または(AlGaIn)As層に取り替えられる， ところの構造体。 １２．請求項３に記載のフォトダイオード構造体であって，(InGa)Asアブソーバ 層が(InGa)(AsP)ま たは(AlGaIn)Asアブソーバ層に取り替えられる， ところの構造体。 １３．請求項４に記載のフォトカソード構造体であって，(InGa)Asアブソーバ層 が(InGa)(AsP)または(AlGaIn)Asアブソーバ層に取り替えられる， ところの構造体。 １４．請求項４に記載のフォトカソード構造体であって，ｐ型InPハイ-フィール ド層が非ドープInPコレクタ層とショットキー障壁の間に挿入される， ところの構造体。 １５．請求項１に記載のヘテロ接合構造体であって，半導体材料はIII-Ｖ族材料 である， ところの構造体。
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