JPH0260168A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0260168A JPH0260168A JP21185988A JP21185988A JPH0260168A JP H0260168 A JPH0260168 A JP H0260168A JP 21185988 A JP21185988 A JP 21185988A JP 21185988 A JP21185988 A JP 21185988A JP H0260168 A JPH0260168 A JP H0260168A
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- gate
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- photoresist
- polysilicon
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Links
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関し、特に絶縁ゲート電界効果ト
ランジスタに関する。
ランジスタに関する。
従来の絶縁ゲート電界効果トランジスタ、特にPチャン
ネルのMO3型FETと称されるものは、自動車などの
高電位側でのスイッチングが必要なところで使われてい
る。通常MO8FETではゲートとして多結晶シリコン
(ポリシリコン)が使われているがスイッチング時間を
短縮するために、ポリシリコンに不純物を導入してシー
ト抵抗を下げることが行われている。この不純物として
ポリシリコンでのつきぬけの少ないリンがNチャンネル
、Pチャンネルにかかわらず用いられていた(第3図)
。
ネルのMO3型FETと称されるものは、自動車などの
高電位側でのスイッチングが必要なところで使われてい
る。通常MO8FETではゲートとして多結晶シリコン
(ポリシリコン)が使われているがスイッチング時間を
短縮するために、ポリシリコンに不純物を導入してシー
ト抵抗を下げることが行われている。この不純物として
ポリシリコンでのつきぬけの少ないリンがNチャンネル
、Pチャンネルにかかわらず用いられていた(第3図)
。
ここでポリシリコンの導電型はスレッショルド電圧に大
きく影響し、ポリシリコンがN型の場合、フェルミ準位
が真性フェルミ準位より上にあり、チャンネル部N型の
ためフェルミ準位が真性フェルミ準位より高く、強く反
転するためには、より大きい負の電圧が必要となる。
きく影響し、ポリシリコンがN型の場合、フェルミ準位
が真性フェルミ準位より上にあり、チャンネル部N型の
ためフェルミ準位が真性フェルミ準位より高く、強く反
転するためには、より大きい負の電圧が必要となる。
上述した従来のPチャンネルMO3FET)!、ゲート
ポリシリコンがN型となっているためNチャンネルMO
8FETに比べて、スレッショルド電圧が高く低Ron
化しにくいという欠点がある。
ポリシリコンがN型となっているためNチャンネルMO
8FETに比べて、スレッショルド電圧が高く低Ron
化しにくいという欠点がある。
本発明のPチャンネルMO8FETは、P型ゲート電極
を有している。ゲート電極として例えばP型の多結晶シ
リコンを用いることにより、ゲート電極のフェルミ準位
は真性フェルミ準位よりも下になり、容易に反転するよ
うになる。従ってPチャンネルMO8FETの閾値電圧
を下げることができる。
を有している。ゲート電極として例えばP型の多結晶シ
リコンを用いることにより、ゲート電極のフェルミ準位
は真性フェルミ準位よりも下になり、容易に反転するよ
うになる。従ってPチャンネルMO8FETの閾値電圧
を下げることができる。
次に本発明について図面を参照して説明する。
第1図は本発明の一実施例の縦断面図である。
P型基板(サブストレート)1にP−型の層をエピタキ
シャル成長させドレイン2とする。これに酸化膜をマス
クとしてN−ウェル3を形成する。
シャル成長させドレイン2とする。これに酸化膜をマス
クとしてN−ウェル3を形成する。
マスク用酸化膜を除いた後、ゲート酸化膜4を400〜
600人形成し、ゲート電極となるゲートポリシリコン
5を5000人成長させる。この上にフォトレジストに
よるマスクをつけてゲートポリシリコンを所定の形状に
したのち、表面を軽く酸化して、リンを10141/c
TA程度イオン注入する(第1図(a))。
600人形成し、ゲート電極となるゲートポリシリコン
5を5000人成長させる。この上にフォトレジストに
よるマスクをつけてゲートポリシリコンを所定の形状に
したのち、表面を軽く酸化して、リンを10141/c
TA程度イオン注入する(第1図(a))。
ベース6を押し込んだ後、バックゲート部をフォトレジ
スト7でマスクしてポロンを10’J/ cl程度イオ
ン注入することにより、ポロンでリンが補償されゲート
ポリシリコン5はP型となる。
スト7でマスクしてポロンを10’J/ cl程度イオ
ン注入することにより、ポロンでリンが補償されゲート
ポリシリコン5はP型となる。
その後フォトレジストアを除きソース8を押し込んで活
性化する(第1図(b))。居間絶縁膜としてPSG9
を5000人成長させ、コンタクト用の窓10をあけた
後Au配線11をして完成する(第1図(C))。
性化する(第1図(b))。居間絶縁膜としてPSG9
を5000人成長させ、コンタクト用の窓10をあけた
後Au配線11をして完成する(第1図(C))。
このときポロンはゲートポリシリコンをつきぬけ易くチ
ャンネル部の濃度に影響を与えるため以下のような工夫
をする。1つはゲート酸化膜4を形成後に高温でN2処
理を行いポロンつき抜は防止膜として窒化膜4′を利用
することである。さらにソースイオン注入後の熱処理を
950℃以下に低温化してポロンの移動を少なくする。
ャンネル部の濃度に影響を与えるため以下のような工夫
をする。1つはゲート酸化膜4を形成後に高温でN2処
理を行いポロンつき抜は防止膜として窒化膜4′を利用
することである。さらにソースイオン注入後の熱処理を
950℃以下に低温化してポロンの移動を少なくする。
このようにして得られたPチャンネルMO3FETは従
来に比べてスレッショルド電圧は3/4に、オン抵抗は
2/3以下とすることができる。
来に比べてスレッショルド電圧は3/4に、オン抵抗は
2/3以下とすることができる。
本発明は従来に比べて、チャンネル部の濃度が高くても
充分スレッショルド電圧を低くできることを意味してお
り、パンチスルーを防止しながらチャンネル幅を短くす
ることができ、セルサイズの縮小化が図れる。これは直
接Ronlyr−スイッチング特性の改善につながる。
充分スレッショルド電圧を低くできることを意味してお
り、パンチスルーを防止しながらチャンネル幅を短くす
ることができ、セルサイズの縮小化が図れる。これは直
接Ronlyr−スイッチング特性の改善につながる。
第2図は本発明の他の実施例の縦断面図である。
前述した実施例の第1図(b)までは同じであるが、ベ
ース6のイオン注入量を多めにしてベース6の深部の濃
度を上げる。その後さらにポロンなどのP型不純物を導
入してベース6の浅部の濃度を補償して6′ とする。
ース6のイオン注入量を多めにしてベース6の深部の濃
度を上げる。その後さらにポロンなどのP型不純物を導
入してベース6の浅部の濃度を補償して6′ とする。
この実施例ではチャンネル部の濃度が均一になりパンチ
スルーを防止しながらさらに短チャンネルとすることが
できる。
スルーを防止しながらさらに短チャンネルとすることが
できる。
以上説明したように本発明はPチャンネルMO3FET
のゲートポリシリコンをP型とすることにより、スレッ
ショルド電圧を下げRonを低くし、ly、、1、スイ
ッチングなどの特性を改善できる効果がある。さらに、
ゲート電極と、ゲート酸化膜との間に窒化膜を設けてい
るから、ゲート電極に導入されるP型不純物のつぎ抜け
を防止できる。
のゲートポリシリコンをP型とすることにより、スレッ
ショルド電圧を下げRonを低くし、ly、、1、スイ
ッチングなどの特性を改善できる効果がある。さらに、
ゲート電極と、ゲート酸化膜との間に窒化膜を設けてい
るから、ゲート電極に導入されるP型不純物のつぎ抜け
を防止できる。
第1図は本発明の一実施例の工程順に示した縦断面図、
第2図は本発明の他の実施例の途中工程の縦断面図、第
3図は従来の縦断面図である。 1・・・・・・P+型ドレインサブストレート、2・・
・・・・P−型ドレインエピタキシャル居、3・・・・
・・P−型ウェル領域、4・・・・・・ゲート酸化膜、
4′・・・・・・ゲート酸化膜、5・・・・・・P型ポ
リシリコンゲート、5′・・・・・・N型ポリシリコン
ゲート、6・・・・・・N型ベース領域、6′・・・・
・・N型ベース補償領域、7・・・・・・バックゲート
マスク用フォトレジスト、8・・・・・・P+型ソース
領域、9・・・・・・層間絶縁膜、10・・・・・・ソ
ースコンタクト窓、11・・・・・・ソース電極AA。 代理人 弁理士 内 原 晋
第2図は本発明の他の実施例の途中工程の縦断面図、第
3図は従来の縦断面図である。 1・・・・・・P+型ドレインサブストレート、2・・
・・・・P−型ドレインエピタキシャル居、3・・・・
・・P−型ウェル領域、4・・・・・・ゲート酸化膜、
4′・・・・・・ゲート酸化膜、5・・・・・・P型ポ
リシリコンゲート、5′・・・・・・N型ポリシリコン
ゲート、6・・・・・・N型ベース領域、6′・・・・
・・N型ベース補償領域、7・・・・・・バックゲート
マスク用フォトレジスト、8・・・・・・P+型ソース
領域、9・・・・・・層間絶縁膜、10・・・・・・ソ
ースコンタクト窓、11・・・・・・ソース電極AA。 代理人 弁理士 内 原 晋
Claims (1)
- ゲート酸化膜と、該ゲート酸化膜上に形成された窒化
膜と、該窒化膜上に形成されたP型のゲート電極とを有
するPチャンネル型絶縁ゲート電界効果トランジスタを
含むことを特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21185988A JPH0260168A (ja) | 1988-08-25 | 1988-08-25 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21185988A JPH0260168A (ja) | 1988-08-25 | 1988-08-25 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0260168A true JPH0260168A (ja) | 1990-02-28 |
Family
ID=16612783
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP21185988A Pending JPH0260168A (ja) | 1988-08-25 | 1988-08-25 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0260168A (ja) |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS54101680A (en) * | 1978-01-27 | 1979-08-10 | Sony Corp | Semiconductor device |
JPS58114452A (ja) * | 1981-12-28 | 1983-07-07 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
JPS62291179A (ja) * | 1986-06-11 | 1987-12-17 | Nec Corp | 二重拡散mosfet |
-
1988
- 1988-08-25 JP JP21185988A patent/JPH0260168A/ja active Pending
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS54101680A (en) * | 1978-01-27 | 1979-08-10 | Sony Corp | Semiconductor device |
JPS58114452A (ja) * | 1981-12-28 | 1983-07-07 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
JPS62291179A (ja) * | 1986-06-11 | 1987-12-17 | Nec Corp | 二重拡散mosfet |
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