JPH0582791A - 電力用ｍｏｓｆｅｔおよびその製造方法 - Google Patents
電力用ｍｏｓｆｅｔおよびその製造方法Info
- Publication number
- JPH0582791A JPH0582791A JP3242195A JP24219591A JPH0582791A JP H0582791 A JPH0582791 A JP H0582791A JP 3242195 A JP3242195 A JP 3242195A JP 24219591 A JP24219591 A JP 24219591A JP H0582791 A JPH0582791 A JP H0582791A
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Abstract
(57)【要約】
【目的】高抵抗層をエピタキシャル層とするときに、ド
レイン層となる基板を研削してドレイン層の抵抗を下げ
ると、表面に生じた高不純物濃度層が除去されてしま
い、ドレイン電極のオーミック接触が得られず、接触抵
抗が増大する問題を解決する。 【構成】研削後のドレイン層の表面からイオン注入して
同導電型の高不純物濃度表面層を形成することにより良
好なオーミック接触が得られるようにし、接触抵抗を低
減する。
レイン層となる基板を研削してドレイン層の抵抗を下げ
ると、表面に生じた高不純物濃度層が除去されてしま
い、ドレイン電極のオーミック接触が得られず、接触抵
抗が増大する問題を解決する。 【構成】研削後のドレイン層の表面からイオン注入して
同導電型の高不純物濃度表面層を形成することにより良
好なオーミック接触が得られるようにし、接触抵抗を低
減する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体基板の両主面に
被着する電極間に流れる電流を一方の主面上に設けられ
たＭＯＳ構造により制御する電力用ＭＯＳＦＥＴおよび
その製造方法に関する。
被着する電極間に流れる電流を一方の主面上に設けられ
たＭＯＳ構造により制御する電力用ＭＯＳＦＥＴおよび
その製造方法に関する。
【０００２】
【従来の技術】電力用ＭＯＳＦＥＴは、電圧駆動できる
高速スイッチング素子としてスイッチング電源用電力用
素子の主流を占めている。図２は従来の電力用ＭＯＳＦ
ＥＴの断面構造を示すもので通常次に示すような工程で
製造される。先ず、ｎ+ ドレイン層２とｎ- 高抵抗層１
からなる半導体基板のｎ- 層１の表面に高不純物濃度の
ｐ+ 拡散層３を形成する。次いで同じく高抵抗層１の表
面にゲート絶縁膜41を介してゲート電極５を形成した後
フォトリソグラフィによってゲート電極５に窓開けを行
う。この窓開けしたゲート電極５をマスクとしてＰ型ベ
ース層６の拡散を行う。このあと、ゲート電極５をふた
だひマスクの一部として用いてｎ+ ソース層７を形成
し、表面を絶縁膜42で覆い、窓開けを行ってｐ+ 層３お
よびｎ+ 層７に接触するソース電極11を、また裏面側で
ｎ+ 層２に接触するドレイン電極12を形成する。このよ
うにして製造される半導体素子は、ゲート電極５にソー
ス電極11に対して正の電圧を印加するとゲート絶縁膜41
直下のｐ形ベース層６の表面にチャネル８が形成され、
ソース層７から電子がチャネル８を通って高抵抗層１と
低抵抗層２からなるドレイン層へと注入されることによ
って導通状態となり、またゲート電極５をソース電極11
と同電位または負にバイアスすることによって阻止状態
となるスイッチング素子としてのはたらきを持つ。
高速スイッチング素子としてスイッチング電源用電力用
素子の主流を占めている。図２は従来の電力用ＭＯＳＦ
ＥＴの断面構造を示すもので通常次に示すような工程で
製造される。先ず、ｎ+ ドレイン層２とｎ- 高抵抗層１
からなる半導体基板のｎ- 層１の表面に高不純物濃度の
ｐ+ 拡散層３を形成する。次いで同じく高抵抗層１の表
面にゲート絶縁膜41を介してゲート電極５を形成した後
フォトリソグラフィによってゲート電極５に窓開けを行
う。この窓開けしたゲート電極５をマスクとしてＰ型ベ
ース層６の拡散を行う。このあと、ゲート電極５をふた
だひマスクの一部として用いてｎ+ ソース層７を形成
し、表面を絶縁膜42で覆い、窓開けを行ってｐ+ 層３お
よびｎ+ 層７に接触するソース電極11を、また裏面側で
ｎ+ 層２に接触するドレイン電極12を形成する。このよ
うにして製造される半導体素子は、ゲート電極５にソー
ス電極11に対して正の電圧を印加するとゲート絶縁膜41
直下のｐ形ベース層６の表面にチャネル８が形成され、
ソース層７から電子がチャネル８を通って高抵抗層１と
低抵抗層２からなるドレイン層へと注入されることによ
って導通状態となり、またゲート電極５をソース電極11
と同電位または負にバイアスすることによって阻止状態
となるスイッチング素子としてのはたらきを持つ。
【０００３】
【発明が解決しようとする課題】このような電力用ＭＯ
ＳＦＥＴの製造に用いる半導体基板は、Sb、As、Ｐなど
のＶ族元素を約１×1019cm-3の濃度にドーピングしたｎ
+ 基板２の上にエピタキシャル法によって150 μｍ以下
の厚さのｎ- 高抵抗層１を成長させたものである。この
際ｎ+ 基板の不純物濃度を高くすると、その上に形成さ
れるエピタキシャル層１の結晶性がくずれ、転位などの
結晶欠陥が増加するため、ドレイン層２の濃度は上記以
上に高くできない。ｎ+ ドレイン層２に要求される事と
しては、TiやＶなどのドレイン電極12を接触させた場合
に良好なオーミック接触が得られることである。通常の
製造プロセスでは、ｎ+ ドレイン層２表面にソース層７
やゲート電極５等の形成過程において同時に高不純物濃
度層が自然に形成されるため、最終工程において形成さ
れるドレイン電極12との接触は比較的良好に行われる。
ところが、ｎ+ ドレイン層２の電気抵抗および熱抵抗を
下げるために、ドレイン電極を形成する前に通常400 〜
700 μｍ程度の厚さである半導体基板が200 〜300 μｍ
程度の厚さになるまでドレイン層を研削すると、プロセ
ス中に生じた高不純物濃度層が除去され、ドレイン層２
表面の不純物濃度は、元々の基板の不純物濃度である約
１×1019cm-3程度となるため、このままドレイン電極12
を形成するとうまくオーミック接触がとれず、接触抵抗
による損失が増大するという問題が発生してきた。
ＳＦＥＴの製造に用いる半導体基板は、Sb、As、Ｐなど
のＶ族元素を約１×1019cm-3の濃度にドーピングしたｎ
+ 基板２の上にエピタキシャル法によって150 μｍ以下
の厚さのｎ- 高抵抗層１を成長させたものである。この
際ｎ+ 基板の不純物濃度を高くすると、その上に形成さ
れるエピタキシャル層１の結晶性がくずれ、転位などの
結晶欠陥が増加するため、ドレイン層２の濃度は上記以
上に高くできない。ｎ+ ドレイン層２に要求される事と
しては、TiやＶなどのドレイン電極12を接触させた場合
に良好なオーミック接触が得られることである。通常の
製造プロセスでは、ｎ+ ドレイン層２表面にソース層７
やゲート電極５等の形成過程において同時に高不純物濃
度層が自然に形成されるため、最終工程において形成さ
れるドレイン電極12との接触は比較的良好に行われる。
ところが、ｎ+ ドレイン層２の電気抵抗および熱抵抗を
下げるために、ドレイン電極を形成する前に通常400 〜
700 μｍ程度の厚さである半導体基板が200 〜300 μｍ
程度の厚さになるまでドレイン層を研削すると、プロセ
ス中に生じた高不純物濃度層が除去され、ドレイン層２
表面の不純物濃度は、元々の基板の不純物濃度である約
１×1019cm-3程度となるため、このままドレイン電極12
を形成するとうまくオーミック接触がとれず、接触抵抗
による損失が増大するという問題が発生してきた。
【０００４】本発明の目的は、上述の問題を解決してド
レイン電極が良好なオーミック接触をする低損失の電力
用ＭＯＳＦＥＴおよびその製造方法を提供することにあ
る。
レイン電極が良好なオーミック接触をする低損失の電力
用ＭＯＳＦＥＴおよびその製造方法を提供することにあ
る。
【０００５】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明は、第一導電型の第一領域と、その第一領
域の一側の表面層内に選択的に形成された第二導電型の
第二領域と、その第二領域の表面層内に第一領域との間
にチャネル形成領域をはさんで形成された高不純物濃度
の第一導電型の第三領域と、第一領域の他側に隣接する
高不純物濃度の第一導電型の第四領域とを有する半導体
基体の表面上に、チャネル形成領域とゲート絶縁膜を介
して対向するゲート電極と、第二領域および第三領域に
共通に接触するソース電極と、第四領域に接触するドレ
イン電極とを備えた電力用ＭＯＳＦＥＴにおいて、第四
領域のドレイン電極と接触する表面層が第四領域より高
不純物濃度の第一導電型の第五領域であるものとする。
そして，第二領域のソース電極の接触する部分が第二領
域より高不純物濃度の第二導電型の第六領域であること
も有効である。また、そのような電力用ＭＯＳＦＥＴの
製造方法は、第二導電型の半導体基板の上に積層された
第一導電型の第一領域の反基板側の表面からの不純物導
入により少なくとも第一導電型の第三領域を形成し、次
いで前記半導体基板の表面からの所定の厚さの部分だけ
を除去して第四領域を形成したのち、除去されたあとの
表面からの不純物導入により第五領域を形成するものと
する。そして、不純物導入はイオン注入で行うことが効
果的である。
めに、本発明は、第一導電型の第一領域と、その第一領
域の一側の表面層内に選択的に形成された第二導電型の
第二領域と、その第二領域の表面層内に第一領域との間
にチャネル形成領域をはさんで形成された高不純物濃度
の第一導電型の第三領域と、第一領域の他側に隣接する
高不純物濃度の第一導電型の第四領域とを有する半導体
基体の表面上に、チャネル形成領域とゲート絶縁膜を介
して対向するゲート電極と、第二領域および第三領域に
共通に接触するソース電極と、第四領域に接触するドレ
イン電極とを備えた電力用ＭＯＳＦＥＴにおいて、第四
領域のドレイン電極と接触する表面層が第四領域より高
不純物濃度の第一導電型の第五領域であるものとする。
そして，第二領域のソース電極の接触する部分が第二領
域より高不純物濃度の第二導電型の第六領域であること
も有効である。また、そのような電力用ＭＯＳＦＥＴの
製造方法は、第二導電型の半導体基板の上に積層された
第一導電型の第一領域の反基板側の表面からの不純物導
入により少なくとも第一導電型の第三領域を形成し、次
いで前記半導体基板の表面からの所定の厚さの部分だけ
を除去して第四領域を形成したのち、除去されたあとの
表面からの不純物導入により第五領域を形成するものと
する。そして、不純物導入はイオン注入で行うことが効
果的である。
【０００６】
【作用】所望の厚さまで薄くした半導体基板からなる第
四領域の表面層により高不純物濃度の第一導電型の第五
領域を形成することにより、ドレイン層となる第四およ
び第五領域とドレイン電極との間のオーミック接触が実
現する。
四領域の表面層により高不純物濃度の第一導電型の第五
領域を形成することにより、ドレイン層となる第四およ
び第五領域とドレイン電極との間のオーミック接触が実
現する。
【０００７】
【実施例】図１は本発明の一実施例の電力用ＭＯＳＦＥ
Ｔを示し、図２と共通の部分には同一の符号が付されて
いる。図２と異なる点は、ドレイン電極12とｎ+ ドレイ
ン層２の間に厚さ数百Å〜5000Åの高不純物濃度のｎ++
層９が形成されていることである。このｎ++層９は、ソ
ース電極11の形成が終わった最終工程に近い工程で研削
した面へのイオン注入により形成する。ｎ++層９の形成
に熱拡散法を用いてもよいが、ｎ++層９の形成は最終工
程に近い工程で行う方が効果的で、Al−Si合金などでソ
ース電極11を形成したあとでは拡散時間の長い熱拡散法
を行うことは実際には困難である。イオン注入の不純物
源はAs、Sb、Ｐのいずれでも良いが、注入したときの投
影飛程分散が大きく、表面濃度が高くなるＰが最も効果
的である。加速エネルギーは30〜180 keＶの範囲で選
び、特に低エネルギーの30〜50keＶが良好である。また
注入ドーズ量としては表面濃度が１×1019cm-3以上とな
る条件が必要で、加速エネルギー50keＶの場合にはAsで
1.５×1015cm-2以上、望ましくは６×10cm-2以上で行
う。最後にドレイン電極12を形成する。しかし、さらに
オーミック接触を十分にするには、電極形成後420 ℃で
１時間程度の熱処理を行うのが望ましい。このようにし
て製造した電力用ＭＯＳＦＥＴの正方向のダイオード特
性は、従来５Ａ電流時に800mV 〜１Ｖ程度に分布してい
たのに対し、800 〜850mV程度となり、電極接触抵抗の
減少と共にそのばらつきも減少したことを示す。この結
果、不良率の低減が達せられた。
Ｔを示し、図２と共通の部分には同一の符号が付されて
いる。図２と異なる点は、ドレイン電極12とｎ+ ドレイ
ン層２の間に厚さ数百Å〜5000Åの高不純物濃度のｎ++
層９が形成されていることである。このｎ++層９は、ソ
ース電極11の形成が終わった最終工程に近い工程で研削
した面へのイオン注入により形成する。ｎ++層９の形成
に熱拡散法を用いてもよいが、ｎ++層９の形成は最終工
程に近い工程で行う方が効果的で、Al−Si合金などでソ
ース電極11を形成したあとでは拡散時間の長い熱拡散法
を行うことは実際には困難である。イオン注入の不純物
源はAs、Sb、Ｐのいずれでも良いが、注入したときの投
影飛程分散が大きく、表面濃度が高くなるＰが最も効果
的である。加速エネルギーは30〜180 keＶの範囲で選
び、特に低エネルギーの30〜50keＶが良好である。また
注入ドーズ量としては表面濃度が１×1019cm-3以上とな
る条件が必要で、加速エネルギー50keＶの場合にはAsで
1.５×1015cm-2以上、望ましくは６×10cm-2以上で行
う。最後にドレイン電極12を形成する。しかし、さらに
オーミック接触を十分にするには、電極形成後420 ℃で
１時間程度の熱処理を行うのが望ましい。このようにし
て製造した電力用ＭＯＳＦＥＴの正方向のダイオード特
性は、従来５Ａ電流時に800mV 〜１Ｖ程度に分布してい
たのに対し、800 〜850mV程度となり、電極接触抵抗の
減少と共にそのばらつきも減少したことを示す。この結
果、不良率の低減が達せられた。
【０００８】以上はｎチャネルＭＯＳＦＥＴについて述
べたが、ｐチャネルＭＯＳＦＥＴにおいてもｐ型ドレイ
ン層の表面層にｐ++層を形成することにより同様に実施
できる。
べたが、ｐチャネルＭＯＳＦＥＴにおいてもｐ型ドレイ
ン層の表面層にｐ++層を形成することにより同様に実施
できる。
【０００９】
【発明の効果】本発明によれば、ドレイン電極と接触す
るドレイン層の表面層をより高不純物濃度層にすること
により、表面研削工程を施したあとでもドレイン層とド
レイン電極の間に良好なオーミック接触が得られ、接触
抵抗の少ない低損失の電力用ＭＯＳＦＥＴを得ることが
できた。
るドレイン層の表面層をより高不純物濃度層にすること
により、表面研削工程を施したあとでもドレイン層とド
レイン電極の間に良好なオーミック接触が得られ、接触
抵抗の少ない低損失の電力用ＭＯＳＦＥＴを得ることが
できた。
【図１】本発明の一実施例の電力用ＭＯＳＦＥＴの断面
図
図
【図２】従来の電力用ＭＯＳＦＥＴの断面図
１ 高抵抗層 ２ ｎ+ ドレイン層 ３ ｐ+ 拡散層 ５ ゲート電極 ６ ベース層 ７ ソース層 ８ チャネル形成領域 ９ ｎ++ドレイン層 １１ ソース電極 １２ ドレイン電極
Claims (4)
- 【請求項１】第一導電型の第一領域と、その第一領域の
一側の表面層内に選択的に形成された第二導電型の第二
領域と、その第二領域の表面層内に第一領域との間にチ
ャネル形成領域をはさんで形成された高不純物濃度の第
一導電型の第三領域と、第一領域の他側に隣接する高不
純物濃度の第四領域とを有する半導体基体の表面上に、
チャネル形成領域とゲート絶縁膜を介して対向するゲー
ト電極と、第二領域および第三領域に共通に接触するソ
ース電極と、第四領域に接触するドレイン電極を備えた
ものにおいて、第四領域のドレイン電極と接触する表面
層が第四領域より高不純物濃度の第一導電型の第五領域
であることを特徴とする電力用ＭＯＳＦＥＴ。 - 【請求項２】第二領域のソース電極の接触する部分が第
二領域より高不純物濃度の第二導電型の第六領域である
請求項１記載の電力用ＭＯＳＦＥＴ。 - 【請求項３】第二導電型の半導体基板の上に積層された
第一導電型の第一領域の反基板側の表面からの不純物導
入により少なくとも第一導電型の第三領域を形成し、次
いで前記半導体基板の表面から所定の厚さの部分だけを
除去して第四領域を形成したのち、除去されたあとの表
面からの不純物導入により第五領域を形成することを特
徴とする請求項１あるいは２記載の電力用ＭＯＳＦＥＴ
の製造方法。 - 【請求項４】不純物導入をイオン注入で行う請求項３記
載の電力用ＭＯＳＦＥＴの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3242195A JPH0582791A (ja) | 1991-09-24 | 1991-09-24 | 電力用ｍｏｓｆｅｔおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3242195A JPH0582791A (ja) | 1991-09-24 | 1991-09-24 | 電力用ｍｏｓｆｅｔおよびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0582791A true JPH0582791A (ja) | 1993-04-02 |
Family
ID=17085700
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3242195A Pending JPH0582791A (ja) | 1991-09-24 | 1991-09-24 | 電力用ｍｏｓｆｅｔおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0582791A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001156299A (ja) * | 1999-11-26 | 2001-06-08 | Fuji Electric Co Ltd | 半導体装置及びその製造方法 |
| US6351009B1 (en) * | 1999-03-01 | 2002-02-26 | Fairchild Semiconductor Corporation | MOS-gated device having a buried gate and process for forming same |
| US6610572B1 (en) | 1999-11-26 | 2003-08-26 | Fuji Electric Co., Ltd. | Semiconductor device and method for manufacturing the same |
| JP2005191247A (ja) * | 2003-12-25 | 2005-07-14 | Nec Electronics Corp | 半導体基板及びそれを用いた半導体装置 |
-
1991
- 1991-09-24 JP JP3242195A patent/JPH0582791A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6351009B1 (en) * | 1999-03-01 | 2002-02-26 | Fairchild Semiconductor Corporation | MOS-gated device having a buried gate and process for forming same |
| US6916712B2 (en) | 1999-03-01 | 2005-07-12 | Fairchild Semiconductor Corporation | MOS-gated device having a buried gate and process for forming same |
| US7388254B2 (en) | 1999-03-01 | 2008-06-17 | Fairchild Semiconductor Corporation | MOS-gated device having a buried gate and process for forming same |
| JP2001156299A (ja) * | 1999-11-26 | 2001-06-08 | Fuji Electric Co Ltd | 半導体装置及びその製造方法 |
| US6610572B1 (en) | 1999-11-26 | 2003-08-26 | Fuji Electric Co., Ltd. | Semiconductor device and method for manufacturing the same |
| US6759301B2 (en) | 1999-11-26 | 2004-07-06 | Fuji Electric Co., Ltd. | Semiconductor device and method for manufacturing the same |
| US6762097B2 (en) | 1999-11-26 | 2004-07-13 | Fuji Electric Co., Ltd. | Semiconductor device and method for manufacturing the same |
| JP2005191247A (ja) * | 2003-12-25 | 2005-07-14 | Nec Electronics Corp | 半導体基板及びそれを用いた半導体装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
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| LAPS | Cancellation because of no payment of annual fees |