KR20190024698A - 멀티블레이드 및 피가공물의 가공 방법 - Google Patents

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KR20190024698A
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병득 장
영석 김
다카히로 이시이
마키 사카이
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가부시기가이샤 디스코
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Abstract

(과제) 개개의 칩으로 분할함과 동시에, 칩 측면에 경사 또는 단차를 부여하는 것.
(해결 수단) 패키지 기판을 분할하면서 반도체 패키지를 원하는 형상으로 가공하는 멀티블레이드 (40) 가, 패키지 기판을 개개의 반도체 패키지로 분할하는 복수의 절삭 블레이드 (44) 와, 이웃하는 2 개의 절삭 블레이드 사이에 형성된 스페이서 (43) 를 구비하고, 절삭 블레이드와 스페이서가 동일 회전 축심을 갖도록 구성되어 있다. 스페이서의 외면은 반도체 패키지의 전사 형상으로 형성됨과 함께 지립층으로 덮여 있고, 복수의 절삭 블레이드로 패키지 기판이 절입됨과 동시에, 스페이서의 외면으로 패키지 기판의 상면이 연삭된다.

Description

멀티블레이드 및 피가공물의 가공 방법{MULTIBLADE AND METHOD FOR PROCESSING A WORKPIECE}
본 발명은, 멀티블레이드 및 피가공물의 가공 방법에 관한 것이다.
디바이스 제조 스텝에 있어서는, 웨이퍼나 반도체 패키지 기판 등의 각종 기판을, 스트리트를 따라 절삭 블레이드로 절단함으로써 개개의 디바이스 칩이 형성된다. 이와 같은 가공 방법으로는, 2 종류의 블레이드를 사용하여 기판에 대해 단계적으로 절입 깊이를 증가시키는 스텝 컷이 알려져 있다. 스텝 컷에서는, 폭이 넓은 스트레이트 블레이드 또는 V 블레이드로 기판의 스트리트를 따라 1 단째의 얕은 홈이 형성되고, 폭이 좁은 스트레이트 블레이드로 얕은 홈의 바닥면이 깊게 절입되어 기판이 완전 절단된다 (예를 들어, 특허문헌 1 참조).
일본 공개특허공보 2015-018965호
그런데, 기판의 종류에 따라서는, 분할 후의 칩에 경사나 단차 등의 여러 가지 형상을 부여자고자 하는 요망이 있다. 특허문헌 1 에 기재된 스텝 컷을 채용함으로써, 칩에 여러 가지 형상을 부여하는 것이 가능하지만, 2 종류의 블레이드를 사용하여 단계적으로 기판을 절삭해야 하여, 작업 공정수가 증가함과 함께 작업 시간이 길어진다는 문제가 있었다.
따라서, 본 발명의 목적은, 개개의 칩으로 분할함과 동시에, 칩 측면에 경사 또는 단차를 부여할 수 있는 멀티블레이드 및 그 멀티블레이드를 사용한 피가공물의 가공 방법을 제공하는 것이다.
본 발명의 일 측면에 의하면, 피가공물을 분할하면서 원하는 형상으로 가공하는 멀티블레이드로서, 회전 구동되는 샤프트와, 그 샤프트에 장착된 피가공물을 개개의 칩으로 분할하는 복수의 절삭 블레이드와, 인접하는 2 개의 절삭 블레이드의 사이에서 상기 샤프트에 장착된 스페이서를 구비하고, 그 절삭 블레이드 사이로부터 노출된 그 스페이서 외면은 그 칩의 외주에 원하는 형상을 형성하는 전사 형상으로 형성되고, 또한, 지립층으로 덮여 있는 멀티블레이드가 제공된다.
이 구성에 의하면, 멀티블레이드에는 복수의 절삭 블레이드가 형성되어 있기 때문에, 복수의 절삭 블레이드로 복수의 분할 예정 라인을 따라 피가공물이 동시에 절입되어 개편화된다. 또, 2 개의 절삭 블레이드 사이의 스페이서의 외면이 지립층으로 덮여 있기 때문에, 스페이서의 외면으로 피가공물이 연삭되어 칩의 외면에 스페이서의 외면 형상이 전사된다. 이와 같이, 분할 예정 라인을 따라 피가공물이 분할됨과 함께, 분할과 동시에 칩의 외면에 여러 가지 형상이 부여되므로, 작업 공정수를 저감시킴과 함께 작업 시간을 대폭으로 단축할 수 있다.
본 발명의 다른 측면에 의하면, 청구항 1 에 기재된 멀티블레이드를 사용하여, 표면에 교차하는 복수의 분할 예정 라인이 형성된 피가공물을 그 분할 예정 라인을 따라 분할하면서 분할 후의 칩을 원하는 형상으로 가공을 실시하는 가공 방법으로서, 그 피가공물의 이면을 유지 지그 또는 유지 테이프로 유지하는 유지 스텝과, 그 유지 스텝을 실시한 후에, 그 멀티블레이드의 그 절삭 블레이드로 그 분할 예정 라인을 따라 그 유지 테이프 도중까지 또는 그 유지 지그 내까지 절입하여, 피가공물을 개개의 칩으로 분할하는 분할 스텝을 구비하고, 그 분할 스텝에 있어서, 개개의 칩으로 분할할 때에, 그 스페이서 외면의 그 지립층에 의해 각 칩 상면 및/또는 측면에 원하는 형상이 형성되는 가공 방법이 제공된다.
바람직하게는, 그 피가공물은, 배선 기재 상의 반도체 부품을 수지층으로 봉지한 패키지 기판이고, 그 칩은, 패키지 기판을 분할한 반도체 패키지이며, 그 멀티블레이드의 그 스페이서는, 그 절삭 블레이드에 접하는 단부 (端部) 에 경사면 또는 단차부가 형성되어 있고, 그 분할 스텝에 있어서, 그 스페이서 외면의 그 경사면 또는 그 단차부에 의해 각 반도체 패키지가 상면측보다 하면측이 커지도록 패키지 측면에 경사 또는 단차가 형성되어 있다. 바람직하게는, 가공 방법은, 복수의 그 반도체 패키지의 그 상면 및 경사면에 실드층을 형성하는 실드층 형성 스텝을 추가로 구비하고 있다.
본 발명에 의하면, 복수의 절삭 블레이드 사이의 스페이서의 외면을 지립층으로 덮음으로써, 개개의 칩으로 분할함과 동시에 칩의 외면에 여러 가지 형상을 부여할 수 있다.
도 1 은, 본 실시형태의 반도체 패키지의 단면 모식도이다.
도 2 는, 비교예의 반도체 패키지의 제조 방법을 나타내는 단면 모식도이다.
도 3 은, 본 실시형태의 멀티블레이드의 분해 사시도이다.
도 4 는, 본 실시형태의 멀티블레이드의 단면 모식도이다.
도 5 는, 본 실시형태의 반도체 패키지의 제조 방법을 나타내는 단면 모식도이다.
도 6 은, 본 실시형태의 반도체 패키지의 제조 방법을 나타내는 단면 모식도이다.
도 7 은, 시험체에 형성한 실드층의 두께를 나타내는 단면도이다.
도 8 은, 시험체의 측면의 경사각과 실드층의 두께의 관계를 나타내는 도면이다.
도 9 는, 분할 스텝의 변형예를 나타내는 단면 모식도이다.
도 10 은, 분할 스텝의 다른 변형예를 나타내는 단면 모식도이다.
도 11 은, 반도체 패키지의 변형예를 나타내는 단면 모식도이다.
도 12 는, 반도체 패키지의 다른 변형예를 나타내는 단면 모식도이다.
도 13 은, 기판의 변형예를 나타내는 단면도이다.
이하, 첨부 도면을 참조하여, 본 실시형태의 가공 방법에 대해 설명한다. 또한, 이하의 설명에서는, 기판으로서 패키지 기판을 예시하여 설명하지만, 기판의 종류는 패키지 기판에 한정되는 것은 아니다. 도 1 은, 본 실시형태의 반도체 패키지의 단면 모식도이다. 도 2 는, 비교예의 반도체 패키지의 제조 방법을 나타내는 단면 모식도이다. 또한, 이하의 실시형태는 어디까지나 일례를 나타내는 것이고, 각 스텝 사이에 다른 스텝을 구비해도 되고, 스텝의 순서를 적절히 바꿔 넣어도 된다.
도 1 에 나타내는 바와 같이, 반도체 패키지 (10) 는, 이른바 Electro-Magnetic Interference (EMI) 에서 차단을 필요로 하는 모든 패키지의 반도체 장치이고, 외면의 실드층 (16) 에 의해 주위에 대한 전자 노이즈의 누설을 억제하도록 구성되어 있다. 실드층 (16) 의 내측에서는, 배선 기판 (인터포저 기판) (11) 의 상면에 실장된 반도체 칩 (반도체 부품) (12) 이 수지층 (봉지제) (13) 으로 봉지되고, 배선 기판 (11) 의 하면에 범프 (14) 가 배치 형성되어 있다. 배선 기판 (11) 에는, 반도체 칩 (12) 에 접속되는 전극이나 그라운드 라인 (17) 을 포함하는 각종 배선이 형성되어 있다.
반도체 칩 (12) 은, 반도체 기판 상의 디바이스마다 반도체 웨이퍼를 개편화하여 형성되고, 배선 기판 (11) 의 소정의 위치에 마운트되어 있다. 또, 패키지 측면 (칩 측면) (23) 에는 패키지 상면 (칩 상면) (22) 으로부터 하방을 향해 외측으로 넓어지는 것과 같은 경사면 (25) 이 형성되어 있고, 이 경사면 (25) 에 대해 스퍼터법 등에 의해 상방으로부터 실드층 (16) 이 형성되어 있다. 일반적인 반도체 패키지의 연직인 패키지 측면과는 달리, 패키지 측면 (23) 의 경사면 (25) 이 실드층 (16) 의 형성 방향에 대해 비스듬하게 교차하고 있으므로, 경사면 (25) 에 실드층 (16) 이 형성되기 쉽게 되어 있다.
그런데 통상적으로는, 도 2A 의 비교예에 나타내는 바와 같이, 배선 기판 (11) 상의 반도체 칩 (12) 을 수지층 (13) 으로 봉지한 패키지 기판 (15) 을, 선단이 V 자 형상의 절삭 블레이드 (이하, V 블레이드라고 칭한다) (111) 를 사용하여 풀 컷함으로써 반도체 패키지의 패키지 측면이 경사된다. 그러나, 배선 기판 (11) 에는 여러 가지 배선 (메탈) 이 포함되어 있기 때문에, 배선 기판 (11) 의 절삭시에 V 블레이드 (111) 의 소모가 격렬하여, V 블레이드 (111) 선단의 V 자 형상이 무너지기 쉽다. 따라서, 패키지 기판 (15) 에 대한 절입 깊이에 편차가 발생함과 함께 V 블레이드 (111) 의 수명이 짧아진다.
또, 도 2B 의 비교예에 나타내는 바와 같이, V 블레이드 (111) 와 통상적인 절삭 블레이드 (이하, 스트레이트 블레이드라고 칭한다) (112) 를 사용한 스텝 컷으로 패키지 기판 (15) 을 분할하는 구성을 생각할 수 있다. 즉, V 블레이드 (111) 로 수지층 (13) 을 하프 컷하여 경사를 부여하고, 계속해서 스트레이트 블레이드 (112) 로 배선 기판 (11) 을 풀 컷하여 개개의 반도체 패키지 (10) 로 분할한다. 이로써, V 블레이드 (111) 에 의한 배선 기판 (11) 에 대한 절입을 억제하여, V 블레이드 (111) 선단의 V 자 형상의 소모를 감소시킬 수 있다. 그러나, 2 단계로 절삭해야만 하여, 작업 공정수 및 작업 시간이 증가하여 생산성이 악화된다.
그래서, 본 실시형태에서는, 복수의 절삭 블레이드 (44) 와 지립이 형성된 스페이서 (43) 로 이루어지는 멀티블레이드 (40) (도 3 참조) 를 사용하여, 패키지 기판 (15) (도 6A 참조) 을 가공하고 있다. 스페이서 (43) 외면의 경사면 (46) 으로 패키지 기판 (15) 이 절입됨으로써 경사가 부여되고, 복수의 절삭 블레이드 (44) 로 패키지 기판 (15) 이 분할 예정 라인을 따라 절입됨으로써, 패키지 기판 (15) 이 개개의 반도체 패키지 (10) 로 분할된다. 따라서, 패키지 측면 (23) (도 6A 참조) 에 경사를 부여하면서 패키지 기판 (15) 을 분할할 수 있어, 작업 공정수 및 작업 시간을 줄여 생산성이 향상되고 있다.
도 3 및 도 4 를 참조하여, 본 실시형태의 멀티블레이드에 대해 설명한다. 도 3 은, 본 실시형태의 멀티블레이드의 분해 사시도이다. 도 4 는, 본 실시형태의 멀티블레이드의 단면 모식도이다.
도 3 및 도 4 에 나타내는 바와 같이, 멀티블레이드 (40) 는, 스핀들 (도시 생략) 에 나열되는 샤프트 (41) 에, 복수 (본 실시형태에서는 3 개) 의 스페이서 (43) 와 1 쌍의 절삭 블레이드 (44) 가 교대로 삽입되어, 각각 샤프트 (41) 에 고정되어 조립된다. 복수의 스페이서 (43) 는 통상으로 형성되어 있고, 각 스페이서 (43) 의 외면은 지립층 (45) 으로 덮여 있다. 또, 각 스페이서 (43) 의 외면은, 반도체 패키지 (10) 의 외주에 원하는 형상을 형성하는 것과 같은 전사 형상으로 형성되어 있다. 본 실시형태에서는, 전사 형상으로서 각 스페이서 (43) 의 절삭 블레이드 (44) 와 접하는 단부에 경사면 (46) 이 형성되고, 절삭 블레이드 (44) 에 가까워짐에 따라 스페이서 직경이 커지고 있다.
양단의 스페이서 (43) 는 절삭 블레이드 (44) 에 접하는 한쪽편의 단부에 경사면 (46) 이 형성되고, 중앙의 스페이서 (43) 는 절삭 블레이드 (44) 에 접하는 양측의 단부에 경사면 (46) 이 형성되어 있다. 중앙의 스페이서 (43) 는, 1 쌍의 절삭 블레이드 (44) 를 각각 분할 예정 라인에 위치 결정하도록 1 쌍의 절삭 블레이드 (44) 를 이간시키고 있다. 1 쌍의 절삭 블레이드 (44) 는, 다이아몬드 지립 등을 본드제로 굳힌 얇은 원환 형상으로 성형되어 있다. 절삭 블레이드 (44) 의 종류는 특별히 한정되지 않지만, 레진 블레이드, 메탈 블레이드, 전기 주조 블레이드 등의 금속 컷용의 스트레이트 블레이드가 사용되는 것이 바람직하다.
스페이서 (43) 로부터 돌출된 샤프트 (41) 의 선단 부분에는 수나사 (42) 가 형성되어 있고, 이 수나사 (42) 에 고정 너트 (48) 를 체결함으로써 샤프트 (41) 에 대해 복수의 스페이서 (43) 및 1 쌍의 절삭 블레이드 (44) 가 고정된다. 이 때, 스페이서 (43) 의 경사진 단부가 마운트용의 플랜지로서 기능하여, 스페이서 (43) 의 단부에 의해 절삭 블레이드 (44) 가 양측으로부터 사이에 끼워짐으로써 고정된다. 이와 같이 하여, 복수의 스페이서 (43) 및 1 쌍의 절삭 블레이드 (44) 가 동일 회전 축심을 갖도록 구성되어 있다. 또, 멀티블레이드 (40) 는 분해 가능하기 때문에, 일부의 스페이서 (43) 및 절삭 블레이드 (44) 를 교환하는 것이 가능하게 되어 있다.
다음으로, 도 5 및 도 6 을 참조하여, 멀티블레이드를 사용한 반도체 패키지의 제조 방법에 대해 설명한다. 또한, 도 5A 는 마운트 스텝, 도 5B 는 기판 제조 스텝, 도 5C 는 유지 스텝의 각각 일례를 나타내는 단면 모식도이다. 또, 도 6A 는 분할 스텝, 도 6B 및 도 6C 는 실드층 형성 스텝의 각각 일례를 나타내는 단면 모식도이다.
도 5A 에 나타내는 바와 같이, 먼저 마운트 스텝이 실시된다. 마운트 스텝에서는, 배선 기판 (11) 의 표면이 교차하는 분할 예정 라인으로 격자상으로 구획되어 있고, 구획된 복수의 영역에 복수의 반도체 칩 (12) 이 마운트된다. 배선 기판 (11) 내에는 그라운드 라인 (17) 등의 배선이 형성되고, 배선 기판 (11) 의 하면에는 범프 (14) 가 배치 형성되어 있다. 이 경우, 반도체 칩 (12) 의 상면의 전극에 와이어 (19) 의 일단이 접속되고, 배선 기판 (11) 의 표면의 전극 (18) 에 와이어 (19) 의 타단이 접속된다. 또한, 와이어 본딩에 한정하지 않고, 반도체 칩 (12) 의 하면의 전극을 배선 기판 (11) 의 표면의 전극에 직접 접속하는 플립 칩 본딩이 실시되어도 된다.
도 5B 에 나타내는 바와 같이, 마운트 스텝이 실시된 후에 기판 제조 스텝이 실시된다. 기판 제조 스텝에서는, 복수의 반도체 칩 (12) 이 마운트된 배선 기판 (11) 의 표면측에 봉지제 (24) 가 공급되고, 각 반도체 칩 (12) 이 봉지제 (24) 로 봉지되어 패키지 기판 (15) (도 5C 참조) 이 제조된다. 이 경우, 반도체 칩 (12) 이 실장된 배선 기판 (11) 의 하면이 유지 지그 (도시 생략) 에 유지되어 있고, 배선 기판 (11) 의 상면을 덮도록 프레임형 (31) 이 배치되어 있다. 프레임형 (31) 의 상벽에는 주입구 (注入口) (32) 가 개구되어 있고, 주입구 (32) 의 상방에는 봉지제 (24) 의 공급 노즐 (33) 이 위치 결정되어 있다.
그리고, 공급 노즐 (33) 로부터 주입구 (32) 를 통해서 배선 기판 (11) 의 상면에 봉지제 (24) 가 공급되어 반도체 칩 (12) 이 봉지된다. 이 상태로, 봉지제 (24) 가 가열 또는 건조됨으로써 경화되어, 배선 기판 (11) 의 상면에 수지층 (13) (도 5C 참조) 을 형성한 패키지 기판 (15) 이 제조된다. 또한, 봉지제 (24) 에는, 경화성을 갖는 것이 사용되고, 예를 들어, 에폭시 수지, 실리콘 수지, 우레탄 수지, 불포화 폴리에스테르 수지, 아크릴우레탄 수지, 또는 폴리이미드 수지 등에서 선택할 수 있다. 또, 봉지제 (24) 는 액상에 한정되지 않고, 시트상, 파우더상의 수지를 사용할 수도 있다. 이와 같이 하여, 배선 기판 (11) 상의 복수의 반도체 칩 (12) 이 일괄로 봉지된다. 또한, 패키지 기판 (15) 이 미리 준비되어 있는 경우에는, 마운트 스텝, 기판 제조 스텝을 생략해도 된다.
도 5C 에 나타내는 바와 같이, 기판 제조 스텝이 실시된 후에 유지 스텝이 실시된다. 유지 스텝에서는, 링 프레임 (도시 생략) 의 중앙을 막도록 유지 테이프 (35) 가 첩착되어, 이 유지 테이프 (35) 와 패키지 기판 (15) 의 이면이 유지된다. 이 경우, 패키지 기판 (15) 의 범프 (14) 가 유지 테이프 (35) 의 점착층에 비집고 들어가, 유지 테이프 (35) 를 개재하여 패키지 기판 (15) 이 링 프레임에 양호하게 지지된다. 또한, 유지 스텝에서는, 상면에서 볼 때 원 형상의 링 프레임이 사용되어도 되고, 상면에서 볼 때 사각형상의 링 프레임이 사용되어도 된다.
도 6A 에 나타내는 바와 같이, 유지 스텝이 실시된 후에 분할 스텝이 실시된다. 분할 스텝에서는, 반도체 패키지 (10) 의 외면 형상에 대응한 멀티블레이드 (40) 가 스핀들에 장착된다. 멀티블레이드 (40) 에는, 분할 예정 라인에 대응하여 1 쌍의 절삭 블레이드 (44) 가 형성되어 있고, 1 쌍의 절삭 블레이드 (44) 의 기단측은 1 쌍의 스페이서 (43) 의 경사진 단부 사이에 끼워져 있다. 스페이서 (43) 의 외면에는 다이아몬드 등의 지립이 전착되어, 스페이서 (43) 의 외면을 덮도록 지립층 (45) 이 형성되어 있다. 이 스페이서 (43) 의 외면에 의해, 패키지 기판 (15) 의 수지층 (13) 을 연삭하는 연삭면이 형성되어 있다.
이와 같이, 멀티블레이드 (40) 의 블레이드 부분은, 절삭 블레이드 (44) 와 스페이서 (43) 의 경사진 단부로 구성되고, 기단으로부터 돌출 방향을 향하여 폭이 좁아지도록 경사지고, 돌출 방향의 도중에서 선단까지는 일정 폭으로 형성되어 있다. 즉, 블레이드 부분의 측면의 기단측은 경사면 (46) 이 되어 있고, 블레이드 부분의 측면의 선단측은 연직면 (47) 이 되어 있다. 또, 스페이서 (43) 의 외면으로부터의 절삭 블레이드 (44) 의 돌출량은, 절삭 블레이드 (44) 로 유지 테이프 (35) 도중까지 절입했을 때에, 절삭 블레이드 (44) 에 의해 개편화된 반도체 패키지 (10) 가 스페이서 (43) 의 외면으로 소정 두께로 박화되는 크기로 설정되어 있다.
패키지 기판 (15) 의 배선 기판 (11) 측이 유지 테이프 (35) 를 개재하여 척 테이블 (도시 생략) 에 유지되면, 멀티블레이드 (40) 의 절삭 블레이드 (44) 가 패키지 기판 (15) 의 분할 예정 라인에 위치 맞춤되어 패키지 기판 (15) 의 외측에서 유지 테이프 (35) 의 두께 방향 도중의 깊이까지 내려진다. 그리고, 멀티블레이드 (40) 에 대해 패키지 기판 (15) 이 수평 방향으로 가공 이송됨으로써, 멀티블레이드 (40) 의 절삭 블레이드 (44) 로 분할 예정 라인을 따라 유지 테이프 (35) 도중까지 절입되어, 패키지 기판 (15) 이 개개의 반도체 패키지 (10) 로 분할된다.
이 때, 절삭 블레이드 (44) 에 의해 패키지 기판 (15) 이 분할되고, 스페이서 (43) 의 지립층 (45) 에 의해 패키지 기판 (15) 의 수지층 (13) 이 연삭된다. 따라서, 패키지 기판 (15) 이 개개의 반도체 패키지 (10) 로 개편화됨과 함께, 각 반도체 패키지 (10) 가 소정 두께로 박화된다. 또, 스페이서 (43) 의 단부가 경사면 (46) 으로 되어 있기 때문에, 반도체 패키지 (10) 가 상면측보다 하면측이 커지도록, 패키지 측면 (23) 에 경사가 부여되어 있다. 이와 같이, 스텝 컷을 실시하지 않고, 패키지 측면 (23) 에 경사를 부여하면서 패키지 기판 (15) 이 분할된다.
도 6B 에 나타내는 바와 같이, 분할 스텝이 실시된 후에 실드층 형성 스텝이 실시된다. 실드층 형성 스텝에서는, 수지층 (13) 의 상방으로부터 도전성 재료로 패키지 상면 (수지층 상면) (22) 및 패키지 측면 (23) 에 실드층 (16) 이 형성된다. 이 경우, 각 반도체 패키지 (10) 가 유지 테이프 (35) 를 개재하여 유지 지그 (도시 생략) 에 유지된다. 그리고, 소정의 형성 조건에서 반도체 패키지 (10) 에 대해 상방으로부터 스퍼터 등에 의해 도전성 재료가 성막되어, 패키지 상면 (22) 및 패키지 측면 (23) 에 원하는 두께로 실드층 (16) 이 형성된다.
이 때, 패키지 측면 (23) 의 경사면 (25) 이 패키지 상면 (22) 으로부터 하방을 향해 외측으로 넓어지고 있고, 경사면 (25) 이 실드층 (16) 의 형성 방향 (연직 방향) 에 대해 비스듬하게 교차하고 있다. 따라서, 반도체 패키지 (10) 에 실드층 (16) 을 형성할 때에, 패키지 상면 (22) 뿐만 아니라 패키지 측면 (23) 의 경사면 (25) 에도, 충분한 실드 효과를 발휘할 수 있는 두께로 실드층 (16) 이 형성된다. 또한, 패키지 측면 (23) 의 연직면 (26) 이나 패키지 간의 홈 바닥 (27) 에도 실드층 (16) 이 형성되기 때문에, 반도체 패키지 (10) 의 픽업시에 반도체 패키지 (10) 의 하부에 실드층 (16) 에서 버가 발생하는 경우가 있다.
이 경우, 패키지간의 애스펙트비 (종횡비) 를 조정함으로써, 반도체 패키지 (10) 에 대한 버의 발생을 억제하는 것이 가능하다. 도 6C 에 나타내는 바와 같이, 패키지간의 애스펙트비는, 패키지 측면 (23) 의 경사면 (25) 의 하단으로부터 유지 테이프 (35) 에 절입한 홈 바닥 (27) 까지의 깊이를 Y ㎜, 패키지 측면 (23) 의 연직면 (26) 의 대향 간격을 X ㎜ 로 했을 때에 Y/X 로 나타내어진다. 패키지 측면 (23) 의 연직면 (26) 의 하측이나 패키지간의 홈 바닥 (27) 은 애스펙트비의 영향을 받기 쉽고, 패키지간의 애스펙트비가 높아짐에 수반하여 실드층 (16) 이 얇게 형성된다.
따라서, 실드층 (16) 의 성막 조건에 더하여, 멀티블레이드 (40) 의 절삭 블레이드 (44) (도 6A 참조) 가 폭 치수 및 돌출량이 원하는 애스펙트비가 되도록 설정됨으로써, 패키지간의 홈 바닥 (27) 의 실드층 (16) 의 두께가 저감된다. 이로써, 애스펙트비의 영향을 받기 어려운 패키지 측면 (23) 의 경사면 (25) 에는 실드층 (16) 이 적당한 두께로 형성되고, 애스펙트비의 영향을 받기 쉬운 연직면 (26) 의 하측이나 홈 바닥 (27) 에는 실드층 (16) 이 얇게 형성된다. 따라서, 반도체 패키지 (10) 의 상측에서는 실드층 (16) 과 전자 노이즈의 누설이 억제되고, 반도체 패키지 (10) 의 하측에서는 실드층 (16) 을 얇게 하여 버의 발생이 억제된다.
또, 배선 기판 (11) 의 그라운드 라인 (17) 은, 패키지 측면 (23) 의 경사면 (25) 의 하측에서 외부에 노출되어 있다. 경사면 (25) 의 하측에는 적당한 두께로 실드층 (16) 이 형성되고, 실드층 (16) 이 그라운드 라인 (17) 에 접속되기 때문에, 반도체 패키지 (10) 에서 발생한 전자 노이즈가 그라운드 라인 (17) 을 통해서 반도체 패키지 (10) 밖으로 빠져나간다. 또한, 패키지 측면 (23) 의 연직면 (26) 의 하측에서는 실드층 (16) 이 얇아지지만, 배선 기판 (11) 의 다수의 배선(도시 생략) 에 의해 전자 노이즈가 컷되어 있다. 따라서, 반도체 패키지 (10) 의 주위의 전자 부품에 대한 전자 노이즈의 누설이 전체적으로 방지된다. 또, 배선 기판 (11) 의 그라운드 라인 (17) 은, 실드층 (16) 에 접속되어 있으면 되고, 패키지 측면 (23) 의 연직면 (26) 에서 실드층 (16) 에 접속되어도 된다.
또한, 실드층 (16) 은, 구리, 티탄, 니켈, 금 등 중 하나 이상의 금속에 의해 성막된 두께 수 ㎛ 이상의 다층막이고, 예를 들어, 스퍼터법, 이온 플레이팅법, 스프레이 도포법, CVD (chemical Vapor Deposition) 법, 잉크젯법, 스크린 인쇄법에 의해 형성된다. 실드층 (16) 은, 진공 분위기 하에서 상기의 다층막을 갖는 금속 필름을 패키지 상면 (22) 및 패키지 측면 (23) 에 접착하는 진공 라미네이트에 의해 형성해도 된다. 이와 같이 하여, 패키지 상면 (22) 및 패키지 측면 (23) 이 실드층 (16) 으로 커버된 반도체 패키지 (10) 가 제조된다.
계속해서, 반도체 패키지의 측면의 경사 각도와 실드층의 관계에 대해 설명한다. 도 7 은, 시험체에 형성한 실드층의 두께를 나타내는 도면이다. 도 8 은, 시험체의 측면의 경사각과 실드층의 두께의 관계를 나타내는 도면이다.
도 7 에 나타내는 바와 같이, 측면 (52) 의 경사 각도 θ 를 바꾼 복수의 시험체 (50) 를 준비하고, 180 ℃, 8 × 10-4 Pa 의 조건 하에서 이온 플레이팅법에 의해 실드층을 형성하였다. 측면 (52) 의 경사 각도 θ 는, 90°, 82°, 68°, 60°, 45°로 하였다. 또, 상면 (51) 에 형성된 상부 실드층 (53), 측면 (52) 에 형성된 측부 실드층 (54) 으로 나누고, 주사형 전자 현미경의 관찰 화상에 기초하여 상부 실드층 (53), 측부 실드층 (54) 의 두께 (t1, t2) 를 측정하였다. 상부 실드층 (53) 및 측부 실드층 (54) 의 두께 (t1, t2) 는, 다음 식 (1) 에 나타내는 스텝 커버리지 (step coverage) 의 값으로서 산출하고, 이 값과 경사 각도 θ 의 관계를 도 8 에 정리하였다.
(1) step coverage = (t2/t1) × 100
이 결과, 경사 각도 θ 가 90°로부터 작아짐에 따라 스텝 커버리지의 값이 서서히 커져, 경사 각도 θ 가 45°가 되면 스텝 커버리지의 값이 100 ％ 가 되었다. 구체적으로는, 경사 각도 θ 가 45°가 되도록 설정한 경우, 상부 실드층 (53) 의 두께 (t1) 와 측부 실드층 (54) 의 두께 (t2) 가 일치하고, 시험체 (50) 의 상면 (51) 및 측면 (52) 에 균일한 두께의 실드층이 확인되었다. 또, 발명자의 실험에 의하면, 스텝 커버리지의 값이 50 ％ 를 하회하면, 측부 실드층 (54) 의 성막에 시간을 필요로 하여, 프로세스 비용이 증대되기 때문에, 스텝 커버리지의 값이 50 ％ 이상이 되는 범위가 바람직하다. 따라서, 반도체 패키지의 측면의 경사 각도 θ 는 45°이상 또한 82°이하인 것이 바람직하다.
이상과 같이, 본 실시형태의 멀티블레이드 (40) 에 의하면, 멀티블레이드 (40) 에는 복수의 절삭 블레이드 (44) 가 형성되어 있기 때문에, 복수의 절삭 블레이드 (44) 로 복수의 분할 예정 라인을 따라 패키지 기판 (15) 이 동시에 절입되어 개편화된다. 또, 복수의 스페이서 (43) 의 외면이 지립층 (45) 으로 덮여 있기 때문에, 스페이서 (43) 의 외면으로 패키지 기판 (15) 이 연삭되어, 패키지 기판 (15) 이 박화됨과 함께 패키지 측면 (23) 에 경사가 부여된다. 이와 같이, 분할 예정 라인을 따라 패키지 기판 (15) 이 분할됨과 함께, 분할과 동시에 패키지 측면 (23) 에 경사가 부여되기 때문에, 작업 공정수를 저감시킴과 함께 작업 시간을 대폭 단축할 수 있다.
또한, 본 실시형태에서는, 분할 스텝에 있어서 패키지 측면에 경사를 부여하는 구성으로 했으나, 이 구성에 한정되지 않는다. 예를 들어, 도 9A 의 변형예에 나타내는 바와 같이, 분할 스텝에서는 패키지 측면 (68) 에 단차를 부여하는 구성으로 해도 된다. 이 경우, 멀티블레이드 (61) 의 스페이서 (63) 로서, 절삭 블레이드 (64) 에 접하는 단부에 단차부 (66) 가 형성된 것이 사용된다. 이로써, 멀티블레이드 (61) 의 블레이드 부분이, 기단으로부터 돌출 방향을 향하여 폭이 넓은 일정 폭으로 형성되고, 돌출 방향의 도중에서 선단까지는 폭이 좁은 일정 폭으로 형성된다. 이 멀티블레이드 (61) 의 스페이서 (63) 외면의 단차부 (66) 에 의해, 반도체 패키지 (67) 가 상면측보다 하면측이 커지도록 패키지 측면 (68) 에 단차가 부여된다.
또, 도 9B 의 변형예에 나타내는 바와 같이, 분할 스텝에서는 패키지 측면 (78) 에 만곡된 단차를 부여하는 구성으로 해도 된다. 이 경우, 멀티블레이드 (71) 의 스페이서 (73) 로서, 절삭 블레이드 (74) 에 접하는 단부에 만곡된 단차부 (76) 가 형성된 것이 사용된다. 이로써, 멀티블레이드 (71) 의 블레이드 부분이, 기단으로부터 돌출 방향을 향해 폭이 좁아지도록 만곡되어 형성되고. 돌출 방향의 도중에서 선단까지는 폭이 좁은 일정 폭으로 형성된다. 이 멀티블레이드 (71) 의 스페이서 (73) 외면의 단차부 (76) 에 의해, 반도체 패키지 (77) 가 상면측보다 하면측이 커지도록 패키지 측면 (78) 에 단차가 부여된다. 이와 같이, 패키지 측면의 단차란, 반도체 패키지의 상면에 대해 높낮이 차를 발생시키는 형상이면 된다.
또한 도 9C 의 변형예에 나타내는 바와 같이, 분할 스텝에서는, 두께가 상이한 복수의 반도체 칩 (87a, 87b) 을 패키징한 SIP (System In Package) 의 패키지 상면에 단차를 부여하는 구성으로 해도 된다. 이 경우, 멀티블레이드 (81) 의 스페이서 (83) 로서, 대경 부분 (84) 과 소경 부분 (85) 으로 이루어지는 원통상으로 형성된 것이 사용된다. 대경 부분 (84) 은, 소경 부분 (85) 보다 반도체 칩 (87a, 87b) 의 두께의 차분만큼 돌출되어 있다. 이 스페이서 (83) 의 대경 부분 (84) 으로 박형의 반도체 칩 (87a) 상의 수지층 (13) 이 깊게 깎이고, 스페이서 (83) 의 소경 부분 (85) 으로 후형 (厚型) 의 반도체 칩 (87b) 상의 수지층 (13) 이 얕게 깎인다. 대경 부분 (84) 이 반도체 칩 (87a, 87b) 의 두께의 차분만큼 소경 부분 (85) 보다 돌출되어 있기 때문에, 각 반도체 칩 (87a, 87b) 의 칩 상면 (88a, 88b) 으로부터 패키지 상면 (89a, 89b) 까지의 두께를 일정하게 할 수 있다. 이로써, 두께가 다른 복수의 반도체 칩 (87a, 87b) 의 방열 효과를 균일하게 근접시킬 수 있다. 이와 같이, 분할 스텝에서는, 패키지 측면에 경사를 부여하는 구성에 한정되지 않고, 개개의 반도체 패키지로 분할될 때에, 패키지 상면 및/또는 패키지 측면에 원하는 형상이 형성되는 구성이면 된다.
또, 본 실시형태에서는, 정형 (整形) 지석에 의해 패키지 기판의 분할과 함께 연삭이 실시되는 구성으로 했으나, 이 구성에 한정되지 않는다. 도 10 의 변형예에 나타내는 바와 같이, 멀티블레이드 (91) 의 절삭 블레이드 (94) 와 스페이서 (93) 의 경사면 (96) 에 의해 패키지 기판 (15) 의 분할만이 실시되어도 된다. 이 경우, 스페이서 (93) 의 단부의 경사면 (96) 에만 지립층 (97) 이 형성되고, 1 쌍의 절삭 블레이드 (94) 로 유지 테이프 (35) 도중까지 절입했을 때에, 스페이서 (93) 의 단부 이외가 패키지 기판 (15) 으로부터 이간되도록, 1 쌍의 스페이서 (93) 의 직경이 설정되어 있다.
또, 본 실시형태에서는, 배선 기판에 1 개의 반도체 칩을 실장한 반도체 패키지를 예시했지만, 이 구성에 한정되지 않는다. 배선 기판에 복수의 반도체 칩을 실장한 반도체 패키지를 제조해도 된다. 예를 들어, 도 11 의 변형예에 나타내는 바와 같이, 배선 기판 (102) 에 복수 (예를 들어, 3 개) 의 반도체 칩 (103a-103c) 을 실장하고, 반도체 칩 (103a-103c) 을 합하여 실드한 반도체 패키지 (101) 를 제조하도록 해도 된다. 또한, 반도체 칩 (103a-103c) 은 동일 기능을 가져도 되고, 상이한 기능을 가져도 된다.
또, 본 실시형태에서는, 반도체 칩이 와이어를 개재하여 배선 기판의 전극에 와이어 본딩된 반도체 패키지를 제조하는 구성에 대해 설명했지만, 이 구성에 한정되지 않는다. 도 12 의 변형예에 나타내는 바와 같이, 반도체 패키지 (106) 는, 반도체 칩 (107) 이 배선 기판 (108) 의 전극에 직접 접속되어 플립 칩 본딩 되어 있어도 된다.
또, 본 실시형태의 가공 방법을, 패키지 기판의 가공에 적용하는 구성에 대해 설명했지만, 이 구성에 한정되지 않는다. 도 13A 및 도 13B 의 변형예에 나타내는 바와 같이, 본 실시형태의 가공 방법을 웨이퍼의 가공에 적용하여, 웨이퍼 (109, 110) 의 분할 후의 칩 측면에 경사 또는 단차를 부여하도록 해도 된다. 예를 들어, 광 디바이스 웨이퍼를 분할하여 LED 칩을 제조할 때에는, 칩 측면에 경사나 단차를 형성함으로써 광의 취출 효율을 향상시킬 수 있다.
또, 본 실시형태에서는, 멀티블레이드가 1 쌍의 절삭 블레이드와 3 개의 스페이서로 구성되었지만, 이 구성에 한정되지 않는다. 멀티블레이드는, 복수의 절삭 블레이드와, 2 개의 절삭 블레이드 사이에 형성된 스페이서에서 동일 회전 축심을 갖도록 구성되어 있으면 된다. 따라서, 멀티블레이드가 3 개 이상의 절삭 블레이드를 가지고 있어도 된다.
또, 본 실시형태에서는, 스페이서에 의해 절삭 블레이드를 사이에 끼우는 구성으로 했으나, 이 구성에 한정되지 않는다. 적어도 스페이서가 이웃하는 절삭 블레이드 사이에 형성되어 있으면 되고, 절삭 블레이드 사이로부터 노출된 스페이서의 외면이 칩의 외주에 원하는 형상을 형성하는 전사 형상으로 형성되어 있으면 된다.
또, 본 실시형태에서는, 기판의 이면이 유지 테이프로 유지되어 각 공정이 실시되는 구성으로 했으나, 이 구성에 한정되지 않는다. 예를 들어, 기판의 이면이 유지 지그로 유지된 상태에서 각 공정이 실시되어도 된다. 또, 유지 지그는, 기판을 유지 가능하면 되고, 예를 들어, 척 테이블이나 서브 스트레이트로 구성되어도 된다.
또, 반도체 패키지는, 휴대 전화 등의 휴대 통신 기기에 사용되는 구성에 한정하지 않고, 카메라 등의 다른 전자 기기에 사용되어도 된다.
또, 패키지 기판은, 이른바 FOWLP (Fan Out Wafer Level Package) 기판이어도 되고, 재배선층 상에 두께가 상이한 복수 칩을 실장하는 구성으로 해도 된다. 따라서, 배선 기재는, PCB 기판 등의 배선 기판에 한정되지 않고, FOWLP 기판의 재배선층이어도 된다.
또, 피가공물로서, 가공의 종류에 따라, 예를 들어, 반도체 디바이스 웨이퍼, 광 디바이스 웨이퍼, 패키지 기판, 반도체 기판, 무기 재료 기판, 산화물 웨이퍼, 생세라믹스 기판, 압전 기판 등의 각종 워크가 사용되어도 된다. 반도체 디바이스 웨이퍼로는, 디바이스 형성 후의 실리콘 웨이퍼나 화합물 반도체 웨이퍼가 사용되어도 된다. 광 디바이스 웨이퍼로는, 디바이스 형성 후의 사파이어 웨이퍼나 실리콘 카바이드 웨이퍼가 사용되어도 된다. 또, 패키지 기판으로는, CSP (Chip Size Package) 기판, 반도체 기판으로는, 실리콘이나 갈륨 비소 등, 무기 재료 기판으로는, 사파이어, 세라믹스, 유리 등이 사용되어도 된다. 또한, 산화물 웨이퍼로는, 디바이스 형성 후 또는 디바이스 형성 전의 리튬탄탈레이트, 리튬나이오베이트가 사용되어도 된다.
또, 본 실시형태 및 변형예를 설명했지만, 본 발명의 다른 실시형태로서, 상기 각 실시형태 및 변형예를 전체적 또는 부분적으로 조합한 것이어도 된다.
또, 본 발명의 실시형태는 상기의 각 실시형태 및 변형예에 한정되는 것이 아니라, 본 발명의 기술적 사상의 취지를 일탈하지 않는 범위에 있어서 여러 가지로 변경, 치환, 변형되어도 된다. 나아가서는, 기술의 진보 또는 파생되는 다른 기술에 의해, 본 발명의 기술적 사상을 다른 방법으로 실현할 수 있으면, 그 방법을 이용하여 실시되어도 된다. 따라서, 특허 청구의 범위는, 본 발명의 기술적 사상의 범위 내에 포함될 수 있는 모든 실시형태를 커버하고 있다.
또, 본 실시형태에서는, 본 발명을 반도체 패키지 및 웨이퍼 등의 가공 방법에 적용한 구성에 대해 설명했지만, 개개의 칩으로 분할되는 다른 가공 대상의 가공 방법에 적용하는 것이 가능하다.
이상 설명한 바와 같이, 본 발명은, 개개의 칩으로 분할함과 동시에, 칩 측면에 경사 또는 단차를 부여할 수 있다는 효과를 갖고, 특히, 휴대 통신 기기에 사용되는 멀티블레이드 및 가공 방법에 유용하다.
10 : 반도체 패키지 (칩)
11 : 배선 기판 (배선 기재)
12 : 반도체 칩 (반도체 부품)
15 : 패키지 기판 (피가공물)
16 : 실드층
25 : 경사면
35 : 유지 테이프
40 : 멀티블레이드
43 : 스페이서
44 : 절삭 블레이드
45 : 지립층
66 : 단차부
108, 109 : 웨이퍼 (피가공물)

Claims (3)

  1. 피가공물을 분할하면서 원하는 형상으로 가공하는 멀티블레이드로서,
    회전 구동되는 샤프트와,
    그 샤프트에 장착된 피가공물을 개개의 칩으로 분할하는 복수의 절삭 블레이드와,
    인접하는 2 개의 절삭 블레이드의 사이에서 상기 샤프트에 장착된 스페이서를 구비하고,
    그 절삭 블레이드 사이로부터 노출된 그 스페이서 외면은 그 칩의 외주에 원하는 형상을 형성하는 전사 형상으로 형성되고, 또한, 지립층으로 덮여 있는, 멀티블레이드.
  2. 제 1 항에 기재된 멀티블레이드를 사용하여, 표면에 교차하는 복수의 분할 예정 라인이 형성된 피가공물을 그 분할 예정 라인을 따라 분할하면서 분할 후의 칩을 원하는 형상으로 가공을 실시하는 가공 방법으로서,
    그 피가공물의 이면을 유지 지그 또는 유지 테이프로 유지하는 유지 스텝과,
    그 유지 스텝을 실시한 후에, 그 멀티블레이드의 그 절삭 블레이드로 그 분할 예정 라인을 따라 그 유지 테이프 도중까지 또는 그 유지 지그 내까지 절입하여, 피가공물을 개개의 칩으로 분할하는 분할 스텝을 구비하고,
    그 분할 스텝에 있어서, 개개의 칩으로 분할할 때에, 그 스페이서 외면의 그 지립층에 의해 각 칩 상면 및/또는 측면에 원하는 형상이 형성되는, 가공 방법.
  3. 제 2 항에 있어서,
    그 피가공물은, 배선 기재 상의 반도체 부품을 수지층으로 봉지한 패키지 기판이고,
    그 칩은, 패키지 기판을 분할한 반도체 패키지이고,
    그 멀티블레이드의 그 스페이서는, 그 절삭 블레이드에 접하는 단부에 경사면 또는 단차부가 형성되어 있고,
    그 분할 스텝에 있어서, 그 스페이서 외면의 그 경사면 또는 그 단차부에 의해 각 반도체 패키지가 상면측보다 하면측이 커지도록 패키지 측면에 경사 또는 단차가 형성되고,
    복수의 그 반도체 패키지의 그 상면 및 경사면에 실드층을 형성하는 실드층 형성 스텝을 추가로 구비한, 가공 방법.
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