JP2011159788A - モジュールとその製造方法 - Google Patents

モジュールとその製造方法 Download PDF

Info

Publication number
JP2011159788A
JP2011159788A JP2010020045A JP2010020045A JP2011159788A JP 2011159788 A JP2011159788 A JP 2011159788A JP 2010020045 A JP2010020045 A JP 2010020045A JP 2010020045 A JP2010020045 A JP 2010020045A JP 2011159788 A JP2011159788 A JP 2011159788A
Authority
JP
Japan
Prior art keywords
inner layer
wiring
resin
layer wiring
groove
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2010020045A
Other languages
English (en)
Inventor
Nobuhiro Tada
信広 多田
Takafumi Kashiwagi
隆文 柏木
Yukio Sakai
幸雄 堺
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Corp
Original Assignee
Panasonic Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Panasonic Corp filed Critical Panasonic Corp
Priority to JP2010020045A priority Critical patent/JP2011159788A/ja
Priority to US13/496,907 priority patent/US8946563B2/en
Priority to PCT/JP2010/005888 priority patent/WO2011040030A1/ja
Priority to CN201080043769.1A priority patent/CN102550140B/zh
Priority to EP10820151.8A priority patent/EP2451259A4/en
Publication of JP2011159788A publication Critical patent/JP2011159788A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Non-Metallic Protective Coatings For Printed Circuits (AREA)
  • Structure Of Printed Boards (AREA)

Abstract

【課題】回路基板と、この回路基板の表層に設けられた配線パターンに実装された電子部品と、これらを封止する絶縁性樹脂と、絶縁性樹脂の上に設けられたシールドを構成する金属膜の電気的接続をの安定化する手段を提供する。
【解決手段】基板部１０３と、電子部品１０４と、これらを封止するモールド部１０２と、この断面に第１のダレ部１１０を伴って露出した上向内層配線１０７と、第２のダレ部を伴って露出した下向内層配線１０９と、前記モールド部１０２の表面と、を覆うスパッタによる金属膜からなるシールド部１１２と、このシールド部１１２の一部以上を覆った樹脂部１１８とを有するモジュール１０１であって、前記基板部１０３の側面に形成した溝１１６を、前記樹脂部１１８で覆うことで、信頼性を高めたモジュール１０１。
【選択図】図１

Description

本発明は、携帯電話やパソコンの無線ＬＡＮ等に使われるモールド成型されたモジュールとその製造方法に関するものである。
以下、従来のモジュールについて、図７を用いて説明する。
図７は、従来のモジュールの断面図を示す。図７において、従来の回路モジュール１は、回路基板５と、この回路基板５の表層に設けられた配線パターン４に実装された、半導体チップや積層セラミックコンデンサ、角チップ抵抗器等の電子部品６と、これら電子部品６等を封止する絶縁性樹脂２と、絶縁性樹脂２の上に設けられた金属ペースト等からなる導電性樹脂層３等から形成されている。
そして、回路基板５に内蔵されたグランド層７と一部が、導電性樹脂層３に電気的に接続され、導電性樹脂層３を、シールドとしている。
なおこうしたモジュールとしては、以下の特許文献１が知られている。
特開２００６−２８６９１５号公報
しかし、従来の回路モジュール１において、充分なシールド効果が得られない場合があった。
特に、導電性樹脂層３は、導電粉を、絶縁性樹脂に分散させてなる導電性ペーストからなるため、回路基板５の側面に露出したグランド層７（例えば、グランド層７は、銅箔等からなる）の端面に塗布することになるため、導電性樹脂層３とグランド層７との接触抵抗（あるいは接続抵抗）が高く、更にグランド層７の露出面の酸化等の影響を受けやすい。
また回路基板５の薄層化、ファインパターン化に伴い、内蔵されるグランド層７の厚みが低下するため、回路基板５の側面に露出するグランド層７の露出面積が低下するため、導電性樹脂層３とグランド層７との接触抵抗（あるいは接続抵抗）が増加してしまう。
本発明は、回路基板の切断面において、グランド配線となる内部配線を露出させた場合でも、グランド層と、シールドを構成する金属膜との間の電気的接続の低抵抗化や、安定化に対応するモジュールを提供することを目的とする。
上記目的を達成するために、本発明のモジュールは、芯材にエポキシ樹脂を含浸した絶縁層と、銅箔の光沢面が上向きの上向内層配線と、光沢面が下向きの下向内層配線と、上面配線と、裏面配線と、を有する基板部と、前記上面配線に実装された電子部品と、この電子部品を前記基板部上でモールド封止するモールド部と、この断面に第１のダレ部を伴って露出した前記上向内層配線と、第２のダレ部を伴って露出した前記下向内層配線と、前記封止部の表面と、を覆うスパッタによる金属膜と、を有するモジュールであって、前記絶縁層側の側面に複数の溝を設け、この溝の一部以上に、前記下向内層配線の一部を充填したモジュールとする。
上記構成により本発明のモジュールは、前記絶縁層側の側面に複数の溝を設け、この溝の一部以上に、前記下向内層配線の一部を充填することで、下向内層配線と、スパッタによる金属膜との密着部分を、大面積化することができ、グランドとなる内部配線と、シールド部となる金属膜との間の接続抵抗を小さくすることができ、モジュールの電気的な接続信頼性を向上させることができる。
また溝を複数作成し、この複数の溝の１つ以上、あるいは一部以上に、下向内層配線を構成する銅箔の一部を充填することで、充填した銅箔の一部と、絶縁層との密着性（あるいはアンカー効果）を高める効果が得られる。
（Ａ）（Ｂ）は、共に本発明の実施例１におけるモジュールの断面図 （Ａ）〜（Ｅ）は、共にモジュールの製造方法の一例を説明する断面図 （Ａ）（Ｂ）は、共に電子部品が実装された基板部を、ダイシング装置を用いて分割する様子を部分拡大して説明する断面図 発明者らが作成したモジュールのＳＥＭによる断面写真 （Ａ）〜（Ｃ）は、それぞれ図４の部分拡大写真 （Ａ）〜（Ｃ）は、それぞれ図５（Ａ）〜（Ｃ）の模式図 従来のモジュールの断面図
（実施例１）
以下、実施例１のモジュールについて図面を用いて説明する。図１（Ａ）（Ｂ）は、共に本発明の実施例１におけるモジュールの断面図である。
図１（Ａ）（Ｂ）において、１０１はモジュール、１０２はモールド部、１０３は基板部、１０４は電子部品、１０５は半田部、１０６は上面配線、１０７は上向内層配線、１０８は裏面配線、１０９は下向内層配線、１１０は第１のダレ部、１１１は第２のダレ部、１１２はシールド部、１１３は絶縁層、１１４は光沢面、１１５は粗面、１１６は溝、１１７は矢印である。なお溝１１６は、基板部１０３の側面（あるいは基板部１０３をダイシング装置等で切断してなる切断面）に、形成させることができる。なお溝１１６が大きくなった場合、クラック等と呼ばれることもあるが、本願発明においては樹脂部１１８を形成することで、課題となることは無い。
そのためこの溝１１６を積極的に利用することは有用である。この溝１１６を複数設けることで、この溝１１６に銅箔の一部を充填しやすくなり、また絶縁層１１３との密着性（あるいはアンカー効果）を高める効果が得られる。
なお、溝１１６の深さは１０μｍ以上（望ましくは２０μｍ以上）、３００μｍ以下（望ましくは２００μｍ以下、更には１００μｍ以下）とする。また溝１１６の長さは１００μｍ以上（望ましくは２００μｍ以下）、モジュールの幅以下（あるいは５ｍｍ以下）とする。また溝１１６の幅は５μｍ以上（望ましくは１０μｍ以上）、２００μｍ以下（望ましくは１００μｍ以下）である。溝１１６形状が、これらの範囲に入らない場合は、溝１１６のアンカー効果が低下する場合がある。なお溝１１６の形状は、複数個が組み合わされた形状、例えば「熊手状」、あるいは「罅割れ形状」であっても良い。溝１１６の形状を複雑な形状とすることで、この溝１１６に銅箔の一部を充填しやすくなり、また絶縁層１１３（あるいは基板部１０３）、との密着性（あるいはアンカー効果）を高める効果が得られる。
図１（Ａ）は、モジュール１０１の断面図である。図１（Ａ）に示すように、モジュール１０１は、基板部１０３と、モールド部１０２と、これらを覆うスパッタで形成した金属膜からなるシールド部１１２と、を有している。
基板部１０３は、芯材（図示していない）にエポキシ樹脂（図示していない）を含浸してなる絶縁層１１３と、１層以上の上向内層配線１０７と、１層以上の下向内層配線１０９と、上面配線１０６と、裏面配線１０８とを、有している。
表面配線とは、基板部１０３の、モールド部１０２側、あるいはモールド部１０２に内蔵された電子部品１０４側の表面に設けた配線であり、電子部品１０４を、半田部１０５を介して実装する部分に相当する。
裏面配線１０８とは、基板部１０３の、モールド側でない部分であり、モジュール１０１を、他の回路基板（図示していない）やマザー基板（図示していない）に、実装するための配線である。
上向内層配線１０７とは、基板部１０３に内蔵された内層配線の１つであり、配線を構成する銅箔の光沢面１１４が下向（すなわち、裏面配線１０８側）であるものである。なお上向内層配線１０７の粗面１１５側は、下向（すなわち、モールド部１０２側、あるいはモールド部１０２に内蔵された電子部品１０４側、あるいは上面配線１０６側）となる。
下向内層配線１０９も、上向内層配線１０７も、共に基板部１０３に内蔵された内層配線の１つであり、配線を構成する銅箔の光沢面１１４が上向（すなわち、モールド部１０２側、あるいはモールド部１０２に内蔵された電子部品１０４側、あるいは上面配線１０６側。なお上向とは便宜上の言葉であり、モールド側と呼んでも良い）であるものである。なお上向内層配線１０７の粗面１１５側は、下向（すなわち、裏面配線１０８側。なお下向とは便宜上の呼び名であって、モールド側でない側と呼んでも良い）となる。
なお、下向内層配線１０９も上向内層配線１０７も、共に片面が光沢面１１４の、残り面が粗面１１５の、銅箔（片面光沢の銅箔と呼ばれることもある）を用いることが望ましい。これは光沢面１１４が露光時のパターン解像度に、粗面１１５側がエポキシ樹脂等の絶縁層１１３側との密着性に、それぞれ優れているからである。なお下向内層配線１０９も、上向内層配線１０７も、共に市販の片側光沢の銅箔を用いることができる。また市販の銅箔の、片面を光沢面１１４とし、残り面を粗面１１５とするには、市販の処理液、あるいは市販の粗化処理液を用いることが有用である。
図１（Ａ）において、シールド部１１２は、スパッタ装置（図示していない）を用いて、モジュール１０１の５面（即ち、天井面と４つの側面の合計５面）にシールド部１１２となる金属薄膜を形成している。スパッタ装置を用いることで、金属薄膜の薄層化（膜厚を１０μｍ以下、更には５μｍ以下、更には２μｍ以下）と、更に金属膜の低抵抗化が可能となる。
またシールド部１１２と、グランドとなる上向内層配線１０７や下向内層配線１０９との接続部（すなわち、基板部１０３の断面に露出した上向内層配線１０７や下向内層配線１０９）に、第１のダレ部１１０、第２のダレ部１１１を形成することで、上向内層配線１０７や下向内層配線１０９と、シールド部１１２との接続面積を広げることができ、シールド部１１２の抵抗値を小さくし、更にシールド性を高める効果が得られる。これはスパッタ装置によって、モジュール１０１の５面にシールド部１１２となる金属薄膜を設けた場合、モジュール１０１の側面の膜厚が、モジュール１０１の天井面の膜厚より薄くなりやすいためであり、第１のダレ部１１０、第２のダレ部１１１を形成することで、上向内層配線１０７や下向内層配線１０９と、シールド部１１２との接続面積を広げることができ、シールド部１１２の抵抗値を小さくし、更にシールド性を高める効果が得られる。
図１（Ｂ）は、図１（Ａ）の溝１１６付近を部分拡大した断面図である。図１（Ｂ）に示すように、下向内層配線１０９の光沢面１１４側に、第２のダレ部１１１を形成している。また基板部１０３の断面において、下向内層配線１０９と裏面配線１０８との間の部分、すなわち矢印１１７で示す部分に、溝１１６が形成されており、溝１１６の一部に第２のダレ部１１１が形成されている。
そして溝１１６の一部以上は、樹脂部１１８で覆われている。また溝１１６の内部にも、樹脂部１１８を充填することは有用である。溝１１６の表面を樹脂部１１８で覆ったり、溝１１６の内部に樹脂部１１８を充填することで、溝１１６が成長したり、溝１１６の信頼性への影響を抑制することができる。
なお溝１１６を形成する樹脂部１１８は、熱硬化性樹脂（例えば、エポキシ樹脂等）やＵＶ硬化樹脂等の硬化性樹脂を使うことで、樹脂部１１８の信頼性を高められる。また樹脂部１１８に、ガラスエポキシ樹脂に含まれるエポキシ樹脂との密着性や親和性の高い樹脂（例えば、市販のコーティング用の熱硬化性樹脂材料、エポキシ系であっても良い）を使うことは有用である。なお必要に応じて樹脂部１１８に、着色材や無機フィラーを添加した熱硬化性樹脂を使うことは有用である。また市販のソルダーレジスト等を樹脂部１１８としても良い。
樹脂部１１８を、シールド部１１２の一部以上を覆うように（更には、溝１１６を覆うように）形成するには、印刷や塗布（スプレー、ディップ、浸漬、粉体塗装）の技術を使うことが有用である。また樹脂部１１８を構成する樹脂材料（液状が望ましい）を印刷または塗布した後、加熱し低粘度化することで、溝１１６の中まで樹脂材料を含浸させることができることは、言うまでも無い。また溝１１６の中まで樹脂材料を含浸させる際に、真空装置（あるいは加圧装置）を併用することで、溝１１６の中まで、樹脂材料を含浸させることができることは、言うまでも無い。
なお基板部１０３は、ガラス繊維１２１（例えば、ガラス織布やガラス不織布）やアラミド繊維（例えば、アラミド織布やガラス織布）にエポキシ樹脂を含浸してなるプリプレグを、１層以上の銅箔を内蔵するように、積層したものを用いる。こうした基板部１０３として、市販のガラスエポキシ樹脂基板（ガラエポ基板と呼ばれる場合もある）を用いても良い。
なお基板部１０３に用いる絶縁層１１３として、ガラス繊維１２１（例えば、ガラス織布やガラス不織布）をエポキシ樹脂で含浸、硬化してなるものを用いる以外に、アラミド繊維（例えば、アラミド織布やガラス織布）をエポキシ樹脂で含浸、硬化してなるものを用いても良い。
絶縁層１１３、ガラス繊維１２１等の芯材を含むものを用いることで、モジュール１０１の下部（特に、前記下向内層配線１０９と前記裏面配線１０８との間の前記絶縁層１１３側の断面に設けた溝１１６に、クラック（あるいは割れ）等を利用した場合に、クラック等の成長を芯材で制御することができるためである。またクラック等を溝１１６とした場合、絶縁層１１３に含まれる芯材が、絶縁層１１３に含まれるエポキシ樹脂が、溝１１６から外部に欠落することを防止する。
なおモールド部１０２は、熱膨張係数等の調整用の無機フィラー１２２等を添加したエポキシ樹脂等からなる封止材を用いる。
上面配線１０６、上向内層配線１０７、下向内層配線１０９、裏面配線１０８等を構成する銅箔としては、電気銅や圧延銅を用いる。銅箔の厚みは、１２μｍ、１８μｍ、３６μｍ等を選ぶことで、その基板部１０３からの露出部（更には第１のダレ部１１０、第２のダレ部１１１）の形成が容易となる。
またシールド部１１２を構成する金属薄膜は、銅を主体としたもの、すなわち銅の含有率が７０ｗｔ％、望ましくは９０ｗｔ％のものとし、その厚みは０．１μｍ以上５．０μｍ以下が望ましい。銅の含有率が９０ｗｔ％未満の場合や、厚みが０．１μｍ未満の場合、電気抵抗が増加する場合がある。また厚みが５．０μｍを超えると、成膜時の残留応力等の影響を受ける場合がある。
なおシールド部１１２を構成する金属薄膜の防錆の目的で、ＮｉやＺｎ等の金属材料の添加、あるいは合金化は有用である。またシールド部１１２を複数の金属層とすることも有用である。この場合、最表層には防錆性に優れたＮｉ等の金属材料を用いることが望ましい。なお内層側には、銅を主体とすることが望ましいが、これは基板部１０３からの銅箔の露出部との接続抵抗を下げるのに有用な為である。また銅は、電気抵抗が低く、シールド性（ＥＭＩ及びＥＭＣ）に優れている。また内層側に、チタン等を用いることで、基板部１０３（あるいは絶縁層１１３）との密着性を高められる。
以上のように、芯材にエポキシ樹脂を含浸した絶縁層１１３と、銅箔の光沢面１１４が上向きの上向内層配線１０７と、光沢面１１４が下向きの下向内層配線１０９と、上面配線１０６と、裏面配線１０８と、を有する基板部１０３と、前記上面配線１０６に実装された電子部品１０４と、この電子部品１０４を前記基板部１０３上でモールド封止するモールド部１０２と、この断面に第１のダレ部１１０を伴って露出した前記上向内層配線１０７と、第２のダレ部１１１を伴って露出した前記下向内層配線１０９と、前記封止部の表面と、を覆うスパッタによる金属膜からなるシールド部と、このシールド部の一部以上を覆った樹脂部１１８と、を有するモジュール１０１であって、前記基板部の側面に形成した溝１１６を、樹脂部１１８で覆ったモジュール１０１とすることで、金属膜と、グランドとなる内層配線との間の接続抵抗を小さくし、シールド効果を高めると共に、その信頼性を高めることができる。
（実施例２）
次に、実施例２として、実施例１で説明したモジュール１０１の製造方法の一例について、図２から図３を用いて説明する。
図２（Ａ）〜（Ｅ）は、共にモジュール１０１の製造方法の一例を説明する断面図である。１１９は接着層であり、例えばダイシングテープとして市販されているものを使うことが有用である。１２０はダイシング溝であり、ダイシングによって形成された分割溝に相当する。
図２（Ａ）の矢印１１７に示すように、基板部１０３に電子部品１０４を実装する。なおガラスエポキシ樹脂基板等からなる１枚の大きな基板部１０３の上に、複数個の電子部品１０４を実装し、後で切断し、複数個のモジュール１０１とすることは有用である（図示していない）。
図２（Ｂ）は、電子部品１０４を基板部１０３に実装した様子を示す断面図である。なお実装方法は半田（図示していない）に限定する必要は無い。
図２（Ｃ）は、電子部品１０４が実装された基板部１０３に、モールド部１０２を形成する様子を示す断面図である。モールド部１０２は、市販のモールド材料（例えば、エポキシ樹脂に熱膨張係数調整用のセラミックフィラー１２２等を添加したもの）を使うことができる。またモールドには、金型やプレス、加熱装置（これらは図示していない）を用いることは有用である。
またこうして得たサンプルを、図２（Ｃ）に示すように、接着層１１９の上に固定することで、ダイシング装置（図示していない）による分割が容易となる。
図２（Ｄ）は、図２（Ｃ）で作成したサンプルを、ダイシング装置によって所定寸法に分割する様子を示す断面図である。
図２（Ｅ）は、図２（Ｄ）で得たサンプルの表面に、スパッタ装置（図示していない）を用いて、シールド部１１２となる金属膜を形成する様子を説明する断面図である。なお図２（Ｄ）から図２（Ｅ）の状態において、個別に分割されたサンプルを、別の接着層１１９を張り替えても良い。
なお図２（Ａ）〜（Ｅ）において、基板部１０３の表面に形成された、電子部品１０４実装用の上面配線１０６や、裏面配線１０８、上向内層配線１０７や下向内層配線１０９、あるいはソルダーレジスト１２３等は図示していない。
なお図２に示すように、１枚の基板部１０３に、複数個の電子部品１０４を実装し、これら全体を一度にモールド用の封止材で覆い、１つの大きな封止構造体とし、この封止構造体（例えば、図２（Ｃ））を、ダイシング装置等で、複数に分割することで、個々のモジュール１０１とすることは有用である。
次に、図３を用いて更に詳しく説明する。図３（Ａ）（Ｂ）は、共に電子部品１０４が実装された基板部１０３を、ダイシング装置を用いて分割する様子を部分拡大して説明する断面図である。図３（Ａ）はダイシングする前、図３（Ｂ）はダイシングした後の状態をそれぞれ示す。
図３（Ａ）に示すように、基板部１０３は、１層以上の上向内層配線１０７と、１層以上の下向内層配線１０９と、これらを層間接続する複数の絶縁層１１３と、を有している。なお図３（Ａ）（Ｂ）において、基板部１０３の表面に設けた上面配線１０６や裏面配線１０８、ソルダーレジスト１２３、複数の内層間を層間接続するビア部分等は、図示していない。
図３（Ａ）において、上向内層配線１０７は、基板部１０３の上側に設けた上面配線１０６側（上面配線１０６は図示していない）に、その光沢面１１４を向けた状態で１層以上が、下向内層配線１０９は、基板部１０３の下側に設けた裏面配線１０８側（裏面配線１０８は図示していない）に、その光沢面１１４を向けた状態で、１層以上が、それぞれ内蔵されているが、これは図３（Ｂ）に示すように、下向内層配線１０９と裏面配線１０８との間の絶縁層１１３側の断面に設けた溝１１６を利用して、第１のダレ部１１０より第２のダレ部１１１を大きくするためである。
図３（Ｂ）は、ダイシングした後の状態を示す。図３（Ａ）に示すように、ダイシング装置の回転刃（図示していない）を矢印１１７に示すように、基板部１０３に当てて、ダイシング溝１２０を形成する。
図３（Ｂ）において、第１のダレ部１１０とは、上向内層配線１０７の光沢面１１４に形成させたダレ部である。ここでダレ部とは、ダイシングの回転刃の回転に伴い、銅箔の一部がダレ部（あるいは一種のバリ部）となった部分である。
図３（Ｂ）に示すように、基板部１０３の中央部より上（すなわち上面配線１０６側）に、上向内層配線１０７を設けることで、上向内層配線１０７に形成する第１のダレ部１１０を、上向内層配線１０７の粗面１１５側に形成したダレ部（図示していない）より大きくすることができる。このように、上向内層配線１０７の光沢面１１４側に設けた第１のダレ部１１０を、粗面１１５側に設けたダレ（図示していない）より大きくすることで、上向内層配線１０７と絶縁層１１３との密着性を高めながらも、上向内層配線１０７の断面部分（この断面部分には、第１のダレ部１１０も含む）、シールド部１１２との密着面積を大きくすることができる。
また図３（Ｂ）に示すように、基板部１０３の中央部より下（すなわち裏面配線１０８側）に、下向内層配線１０９を設けることで、下向内層配線１０９の光沢面１１４側に形成させた第２のダレ部１１１を、下向内層配線１０９の粗面１１５側に形成したダレ部（図示していない）や、上向内層配線１０７の粗面１１５側に形成したダレ部（図示していない）や、上向内層配線１０７の光沢面１１４側に設けた第１のダレ部１１０より、大きくすることができる。このように、下向内層配線１０９の光沢面１１４側に設けた第２のダレ部１１１を、これらダレ部より、より大きくすることで、下向内層配線１０９とシールド部１１２との密着面積を大きくすることができる。これは、スパッタでシールド部１１２を形成した場合、基板部１０３の上側（即ち上面配線１０６側、あるいはモールド部１０２側）より下側（即ち配線側）が、その金属膜厚が薄くなり、シート抵抗が増加する課題の解決に有用である。
図３（Ｂ）において、溝１１６は、基板部１０３（あるいは絶縁層１１３）の側面（あるいは、ダイシング溝１２０）に、複数設けることが望ましい。なお複数とは、１つの溝１１６の一部が複数に枝分かれしているものも含む。これは溝１１６が１つだけであっても、複数に枝分かれしていれば、この溝１１６に銅箔の一部を充填しやすくなり、また絶縁層との密着性（あるいはアンカー効果）を高める効果が得られるためである。
なお溝１１６は、基板部１０３の４つの側面（あるいは４つのダイシング溝１２０に面した面）に、それぞれ設けることができる。こうすることで、モジュール１０１の全ての側面で、この溝１１６に銅箔の一部を充填しやすくなり、また絶縁層１１３との密着性（あるいはアンカー効果）を高める効果が得られる。
溝１１６は、絶縁層１１３側、特に下向内層配線１０９と裏面配線１０８（裏面電極は図示していない）との間の絶縁層１１３側の断面に、積極的に設けたクラックや、割れとすることも有用である。また不要な溝１１６等を樹脂部１１８で覆うことで、不要な溝１１６に起因する信頼性への影響を抑制できる。またシールド部１１２を覆った樹脂部１１８は、金属膜からなるシールド部１１２の酸化（あるいは汚れ、指紋の付着、変色等）を防止する。
溝１１６を、下向内層配線１０９と裏面配線１０８との間の、絶縁層１１３に積極的に設けることは有用である。またこの溝１１６に、下向内層配線１０９の一部を、第２のダレ部１１１として充填することで、第２のダレ部１１１を大きくすることができ、シールド部１１２と下向内層配線１０９との接続抵抗を小さくできる。
またこうして形成した溝１１６を用いて、第２のダレ部１１１によるシールド硬化を高められるが、不要な溝１１６は、前述の図１（Ｂ）に示したように、シールド部１１２の一部以上に形成する樹脂部１１８で覆うことで、モジュール１００の信頼性を高められる。
以上のように、少なくとも、銅箔の光沢面１１４が上向きの上向内層配線１０７と、光沢面１１４が下向きの下向内層配線１０９と、上面配線１０６と、裏面配線１０８と、を有する回路基板（あるいは基板部１０３）に、電子部品１０４を実装する実装工程と、前記電子部品１０４を前記基板部１０３上で樹脂モールドし、モールド構造体とする封止工程と、前記モールド構造体を、ダイシング装置を用いて複数に切断する切断工程と、この切断工程で得られた切断品の５面を覆う金属膜を、スパッタで形成する金属膜工程と、を有するモジュール１０１の製造方法であって、前記切断工程によって、基板部１０３の側面（あるいは切断部、あるいはダイシング溝１２０）に複数の溝１１６を設け、この溝１１６の一部以上に、下向内層配線１０９の一部を充填することで、シールド性の高いモジュール１０１を製造することができる。またこの切断工程によって、基板部の側面等に形成した溝やクラックを、前記樹脂部１１８で覆うことで、溝やクラックに起因する信頼性への影響を防止できる。
なお溝１１６を積極的に利用することで、第１のダレ部１１０より大きいことは、金属膜からなるシールド部１１２と、グランドとなる内層配線との間の接続抵抗を小さくし、シールド効果を高めることに、有用となる。
なお溝１１６の内部に、シールド部１１２の一部が入っても良いが、溝１１６を、シールド部１１２となる金属膜が充填する必要は無い。
また溝１１６の内部に、樹脂部１１８の一部以上を充填することで、モジュール１０１の物理的信頼性を高められる。
（実施例３）
実施例３を用いて、実施例１や実施例２で説明したモジュール１０１の発明者らによる試作品の一例について説明する。
図４は、発明者らが作成したモジュール１０１のＳＥＭ（走査型電子顕微鏡）による断面写真の一例である。図４において、１２１はガラス繊維、１２２はフィラー、１２３はソルダーレジストである。図４において、上面電極、裏面電極、電子部品１０４、モールド部１０２等は図示していない。
図４に示すように、モジュール１０１は、芯材（例えばガラス繊維１２１）にエポキシ樹脂を含浸した絶縁層１１３と、銅箔の光沢面１１４が上向きの上向内層配線１０７と、光沢面１１４が下向きの下向内層配線１０９と、上面配線１０６と、裏面配線１０８と、を有する基板部１０３と、前記上面配線１０６に実装された電子部品１０４（図示していない）と、この電子部品１０４を前記基板部１０３上でモールド封止するモールド部１０２（図示していない）と、この断面に第１のダレ部１１０を伴って露出した前記上向内層配線１０７と、第２のダレ部１１１を伴って露出した前記下向内層配線１０９と、前記封止部の表面と、を覆うスパッタによる金属膜と、を有している。
そして、モジュール１０１を構成する絶縁層１１３の側面に溝１１６を設け、この溝１１６に、下向内層配線１０９の一部を充填することで、第２のだれ１１１を大きくしている。更に下向内層配線１０９と裏面配線１０８との間の絶縁層１１３の断面に、複数の溝１１６を設けることで、第１のダレ部１１０より第２のダレ部１１１を大きく形成することは有用である。これは、スパッタでシールド部１１２となる金属膜を形成した場合、下側（即ち裏面配線１０８側）ほど、シールド部１１２の厚みが薄くなり、シールド部１１２のシート抵抗が増加するため、グランドとなる銅箔との接続が難しくなるためである。
また図４に示すように、溝１１６の内部に、樹脂部１１８の一部を充填することで、溝１１６（あるいはクラック）の成長を抑制することができる。
図４において、倍率は２００倍であり、Ｈ型のスケールが１００μｍの長さを示している。
図５（Ａ）〜（Ｃ）は、それぞれ図４の部分拡大写真である。図５（Ａ）は、図４に示した上向内層配線１０７と、シールド部１１２との接続部分の拡大図である。図５（Ａ）に示すように、上向内層配線１０７の光沢面１１４側に第１のダレ部１１０を設けることで、上向内層配線１０７と、シールド部１１２となる金属膜膜との密着面積を増加させ、互いの密着強度や接触抵抗を小さくできる。なお上向内層配線１０７の粗面１１５側に、ダレ部（番号は付与していない）を設けても良いが、このダレ部の大きさは、粗面１１５程度に抑えることが望ましい。これは第１のダレ部１１０が、上向内層配線１０７の光沢面１１４側と、この光沢面１１４側に接した絶縁層１１３との密着の低さを利用するためである。
図５（Ｂ）は、図４に示した下向内層配線１０９と、シールド部１１２との接続部分の拡大図である。図５（Ｂ）に示すように、下向内層配線１０９の光沢面１１４側に第２のダレ部１１１を設けることで、上向内層配線１０７と、シールド部１１２となる金属膜膜との密着面積を増加させ、互いの密着強度や接触抵抗を小さくできる。なお下向内層配線１０９の粗面１１５側に、ダレ部（番号は付与していない）を設けても良いが、このダレ部の大きさは、粗面１１５程度に抑えることが望ましい。これは第２のダレ部１１１が、上向内層配線１０７の光沢面１１４側と、この光沢面１１４側に接した絶縁層１１３との密着の低さを利用するためである。
また溝１１６を設け、この溝１１６の一部に、下向内層配線１０９の一部を第２のダレ部１１１として充填することは有用である。
また図５（Ｂ）に示すように、溝１１６の内部に、樹脂部１１８の一部を充填することで、溝１１６（あるいはクラック）の成長を抑制することができる。
図５（Ｃ）は、図４に示したスケールを拡大したものであり、Ｈ型のスケールが１００μｍを示している。図５に示すように、溝１１６の最大長さは２００μｍ以下（望ましくは１００μｍ以下）、溝１１６の厚み（あるいは高さ）は、５０μｍ以下（望ましくは３０μｍ以下）が望ましい。溝１１６の最大長さが２００μｍを超え、あるいは厚みが５０μｍを超えた場合、ガラス繊維１２１による抑制効果が低下する場合がある。
図６（Ａ）〜（Ｃ）は、それぞれ図５（Ａ）〜（Ｃ）の模式図である。
図６（Ａ）は、図５（Ａ）に示した上向内層配線１０７と、シールド部１１２との接続部分の模式図である。図６（Ａ）に示すように、上向内層配線１０７の光沢面１１４側に第１のダレ部１１１を設けることで、上向内層配線１０７と、シールド部１１２となる金属膜膜との密着面積を増加させ、互いの密着強度や接触抵抗を小さくできる。なお上向内層配線１０７の粗面１１５側に、ダレ部（番号は付与していない）を設けても良いが、このダレ部の大きさは、粗面１１５程度に抑えることが望ましい。これは第１のダレ部１１０が、上向内層配線１０７の光沢面１１４側と、この光沢面１１４側に接した絶縁層１１３との密着の低さを利用するためである。
図６（Ｂ）は、図５（Ｂ）に示した下向内層配線１０９と、シールド部１１２との接続部分の模式図である。図６（Ｂ）に示すように、下向内層配線１０９の光沢面１１４側に第２のダレ部１１１を設けることで、上向内層配線１０７と、シールド部１１２となる金属膜膜との密着面積を増加させ、互いの密着強度や接触抵抗を小さくできる。なお下向内層配線１０９の粗面１１５側に、ダレ部（番号は付与していない）を設けても良いが、このダレ部の大きさは、粗面１１５程度に抑えることが望ましい。これは第２のダレ部１１１が、上向内層配線１０７の光沢面１１４側と、この光沢面１１４側に接した絶縁層１１３との密着の低さを利用するためである。
また溝１１６を設け、この溝１１６の一部に、下向内層配線１０９の一部を第２のダレ部１１１として充填することは有用である。
なお図６（Ｂ）に示すように、溝１１６を、一種のクラック（あるいは割れ）を利用した場合であって、絶縁層１１３に内蔵されたガラス繊維１２１によって、それ以上の成長が抑制されるので、信頼性等に影響を与えることはない。
また図６（Ｂ）に示すように、溝１１６の内部に、樹脂部１１８の一部を充填することで、溝１１６（あるいはクラック）の成長を抑制することができる。
図６（Ｃ）は、図５（Ｃ）に示したスケールを拡大したものであり、Ｈ型のスケールが１００μｍを示している。図６（Ｃ）の矢印１１７に示すように、溝１１６の最大長さは２００μｍ以下（望ましくは１００μｍ以下）、溝１１６の厚み（あるいは高さ）は、５０μｍ以下（望ましくは３０μｍ以下）が望ましい。溝１１６の最大長さが２００μｍを超え、あるいは厚みが５０μｍを超えた場合、ガラス繊維１２１による抑制効果が低下する場合がある。
また溝１１６は、基板部の切断面に形成したものであって、前記溝１１６の一部以上に樹脂部１１８を充填したモジュール１０１とすることで、モジュール１０１の物理的強度を高め、各種信頼性を高めることができる。
本発明のモジュール及びその製造方法は、シールド部となるスパッタで形成した金属膜と、モジュールのグランド電極となる下向内層配線との接続安定性を高めることができ、基板部からの漏洩ノイズを効果的に低減することで、ＥＭＩやＥＭＣ特性に優れたモジュールであり、電子機器の小型化、高密度実装、更には狭隣接実装を実現することができる。
１０１ モジュール
１０２ モールド部
１０３ 基板部
１０４ 電子部品
１０５ 半田部
１０６ 上面配線
１０７ 上向内層配線
１０８ 裏面配線
１０９ 下向内層配線
１１０ 第１のダレ部
１１１ 第２のダレ部
１１２ シールド部
１１３ 絶縁層
１１４ 光沢面
１１５ 粗面
１１６ 溝
１１７ 矢印
１１８ 樹脂部
１１９ 接着層
１２０ ダイシング溝
１２１ ガラス繊維
１２２ フィラー
１２３ ソルダーレジスト

Claims (3)

  1. 芯材にエポキシ樹脂を含浸した絶縁層と、銅箔の光沢面が上向きの上向内層配線と、光沢面が下向きの下向内層配線と、上面配線と、裏面配線と、を有する基板部と、
    前記上面配線に実装された電子部品と、
    この電子部品を前記基板部上でモールド封止するモールド部と、
    この断面に第１のダレ部を伴って露出した前記上向内層配線と、第２のダレ部を伴って露出した前記下向内層配線と、前記封止部の表面と、を覆うスパッタによる金属膜からなるシールド部と、このシールド部の一部以上を覆った樹脂部とを有するモジュールであって、
    前記基板部の側面に形成した溝を、前記樹脂部で覆ったモジュール。
  2. 溝は、基板部の切断面に形成したものであって、前記溝の一部以上に前記樹脂部を充填した請求項１に記載のモジュール。
  3. 少なくとも、
    銅箔の光沢面が上向きの上向内層配線と、光沢面が下向きの下向内層配線と、上面配線と、裏面配線と、を有する基板部に、電子部品を実装する実装工程と、
    前記電子部品を前記基板部上で樹脂モールドし、モールド構造体とする封止工程と、
    前記モールド構造体を、ダイシング装置を用いて複数に切断する切断工程と、
    前記切断工程で得られた切断品の５面を覆う金属膜からなるシールド部を、スパッタで形成する金属膜工程と、
    前記シールド部の一部以上に、樹脂部を形成する樹脂形成工程と、
    を有するモジュールの製造方法であって、
    前記切断工程によって、前記基板部の側面に形成した溝を、前記樹脂部で覆うモジュールの製造方法。
JP2010020045A 2009-10-01 2010-02-01 モジュールとその製造方法 Pending JP2011159788A (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2010020045A JP2011159788A (ja) 2010-02-01 2010-02-01 モジュールとその製造方法
US13/496,907 US8946563B2 (en) 2009-10-01 2010-09-30 Module with exposed parts of copper foil and process for production thereof
PCT/JP2010/005888 WO2011040030A1 (ja) 2009-10-01 2010-09-30 モジュールとその製造方法
CN201080043769.1A CN102550140B (zh) 2009-10-01 2010-09-30 组件及其制造方法
EP10820151.8A EP2451259A4 (en) 2009-10-01 2010-09-30 MODULE AND PRODUCTION METHOD THEREOF

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2010020045A JP2011159788A (ja) 2010-02-01 2010-02-01 モジュールとその製造方法

Publications (1)

Publication Number Publication Date
JP2011159788A true JP2011159788A (ja) 2011-08-18

Family

ID=44591487

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2010020045A Pending JP2011159788A (ja) 2009-10-01 2010-02-01 モジュールとその製造方法

Country Status (1)

Country Link
JP (1) JP2011159788A (ja)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013161831A (ja) * 2012-02-01 2013-08-19 Mitsumi Electric Co Ltd 電子モジュール及びその製造方法
JP5549769B1 (ja) * 2013-08-26 2014-07-16 Ｔｄｋ株式会社 モジュール部品の製造方法
JP2017034054A (ja) * 2015-07-31 2017-02-09 株式会社村田製作所 セラミック配線基板、電子回路モジュールおよび電子回路モジュールの製造方法
WO2017170535A1 (ja) * 2016-03-31 2017-10-05 株式会社村田製作所 回路モジュール
KR20190004225A (ko) * 2017-07-03 2019-01-11 가부시기가이샤 디스코 기판의 가공 방법
CN109427631A (zh) * 2017-08-30 2019-03-05 株式会社迪思科 多刀刀具和被加工物的加工方法

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013161831A (ja) * 2012-02-01 2013-08-19 Mitsumi Electric Co Ltd 電子モジュール及びその製造方法
US9161483B2 (en) 2012-02-01 2015-10-13 Mitsumi Electric Co., Ltd. Electronic module and method of manufacturing electronic module
JP5549769B1 (ja) * 2013-08-26 2014-07-16 Ｔｄｋ株式会社 モジュール部品の製造方法
JP2015043357A (ja) * 2013-08-26 2015-03-05 Tdk株式会社 モジュール部品の製造方法
JP2017034054A (ja) * 2015-07-31 2017-02-09 株式会社村田製作所 セラミック配線基板、電子回路モジュールおよび電子回路モジュールの製造方法
JPWO2017170535A1 (ja) * 2016-03-31 2018-12-27 株式会社村田製作所 回路モジュール
WO2017170535A1 (ja) * 2016-03-31 2017-10-05 株式会社村田製作所 回路モジュール
US10916496B2 (en) 2016-03-31 2021-02-09 Murata Manufacturing Co., Ltd. Circuit module
KR20190004225A (ko) * 2017-07-03 2019-01-11 가부시기가이샤 디스코 기판의 가공 방법
CN109216271A (zh) * 2017-07-03 2019-01-15 株式会社迪思科 基板的加工方法
JP2019016617A (ja) * 2017-07-03 2019-01-31 株式会社ディスコ 基板の加工方法
KR102565133B1 (ko) * 2017-07-03 2023-08-08 가부시기가이샤 디스코 기판의 가공 방법
CN109216271B (zh) * 2017-07-03 2023-09-05 株式会社迪思科 基板的加工方法
CN109427631A (zh) * 2017-08-30 2019-03-05 株式会社迪思科 多刀刀具和被加工物的加工方法

Similar Documents

Publication Publication Date Title
WO2011040030A1 (ja) モジュールとその製造方法
CN1201642C (zh) 印刷电路板及其制造方法
JP2011159786A (ja) モジュールとその製造方法
US20170347462A1 (en) Encapsulated Circuit Module, And Production Method Therefor
JP2011159787A (ja) モジュールとその製造方法
JP2011159788A (ja) モジュールとその製造方法
JP5287976B2 (ja) 樹脂配線基板
JP6170790B2 (ja) 配線基板及びその製造方法
JP6508333B2 (ja) 電子回路モジュール
JPWO2012023332A1 (ja) 電子部品及びその製造方法
JP2011077430A (ja) モジュールとモジュールの製造方法
JP2009117450A (ja) モジュールおよびその製造方法
JPWO2010103941A1 (ja) フレキシブル基板
KR20150008771A (ko) 전자소자 내장형 인쇄회로기판 및 그 제조방법
JP6235575B2 (ja) 部品内蔵基板の製造方法及び部品内蔵基板
JP2017073531A (ja) プリント回路基板及びその製造方法
TWI526131B (zh) 印刷電路板及其製造方法
CN111696930A (zh) 内埋元件封装结构、内埋式面封装基板及其制造方法
JP2013020993A (ja) 部品内蔵基板の製造方法
US8745859B2 (en) Component built-in module, and manufacturing method for component built-in module
JP2010251619A (ja) 配線基板、配線基板接合体、配線基板および配線基板接合体の製造方法
JP2011159785A (ja) モジュールとその製造方法
KR102052767B1 (ko) 칩 전자부품 및 그 제조방법
US10905013B2 (en) Printed wiring board and method for manufacturing the same
US20150101846A1 (en) Printed circuit board and method of manufacturing the same