JP2019046873A - マルチブレード、加工方法 - Google Patents

マルチブレード、加工方法 Download PDF

Info

Publication number
JP2019046873A
JP2019046873A JP2017165963A JP2017165963A JP2019046873A JP 2019046873 A JP2019046873 A JP 2019046873A JP 2017165963 A JP2017165963 A JP 2017165963A JP 2017165963 A JP2017165963 A JP 2017165963A JP 2019046873 A JP2019046873 A JP 2019046873A
Authority
JP
Japan
Prior art keywords
package
blade
spacer
dividing
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2017165963A
Other languages
English (en)
Other versions
JP6971093B2 (ja
Inventor
秉得 張
Byeongdeck Jang
秉得 張
ヨンソク キム
Yong Suk Kim
ヨンソク キム
隆博 石井
Takahiro Ishii
隆博 石井
真樹 坂井
Maki Sakai
真樹 坂井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Disco Corp
Original Assignee
Disco Abrasive Systems Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Disco Abrasive Systems Ltd filed Critical Disco Abrasive Systems Ltd
Priority to JP2017165963A priority Critical patent/JP6971093B2/ja
Priority to KR1020180095040A priority patent/KR20190024698A/ko
Priority to CN201810970697.3A priority patent/CN109427631A/zh
Priority to TW107129776A priority patent/TWI755563B/zh
Priority to US16/113,496 priority patent/US10403520B2/en
Priority to DE102018214408.7A priority patent/DE102018214408A1/de
Publication of JP2019046873A publication Critical patent/JP2019046873A/ja
Application granted granted Critical
Publication of JP6971093B2 publication Critical patent/JP6971093B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67092—Apparatus for mechanical treatment
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B24—GRINDING; POLISHING
    • B24D—TOOLS FOR GRINDING, BUFFING OR SHARPENING
    • B24D5/00—Bonded abrasive wheels, or wheels with inserted abrasive blocks, designed for acting only by their periphery; Bushings or mountings therefor
    • B24D5/12—Cut-off wheels
    • B24D5/123—Cut-off wheels having different cutting segments
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4853—Connection or disconnection of other leads to or from a metallisation, e.g. pins, wires, bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H01L2224/48229—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item the bond pad protruding from the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Health & Medical Sciences (AREA)
  • Electromagnetism (AREA)
  • Toxicology (AREA)
  • Mechanical Engineering (AREA)
  • Geometry (AREA)
  • Ceramic Engineering (AREA)
  • Dicing (AREA)
  • Polishing Bodies And Polishing Tools (AREA)
  • Finish Polishing, Edge Sharpening, And Grinding By Specific Grinding Devices (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

【課題】個々のチップに分割すると同時に、チップ側面に傾斜又は段差を付けること。
【解決手段】パッケージ基板を分割しつつ半導体パッケージを所望の形状に加工するマルチブレード（４０）が、パッケージ基板を個々の半導体パッケージに分割する複数の切削ブレード（４４）と、隣り合う２つの切削ブレードの間に設けられたスペーサ（４３）とを備え、切削ブレードとスペーサが同一回転軸心を有するように構成されている。スペーサの外面は半導体パッケージの転写形状に形成されると共に砥粒層で覆われており、複数の切削ブレードでパッケージ基板が切り込まれると同時に、スペーサの外面でパッケージ基板の上面が研削される。
【選択図】図３

Description

本発明は、マルチブレード及び加工方法に関する。
デバイス製造ステップにおいては、ウェーハや半導体パッケージ基板等の各種基板を、ストリートに沿って切削ブレードで切断することで個々のデバイスチップが形成される。このような加工方法としては、２種類のブレードを用いて基板に対して段階的に切り込み深さを増加させるステップカットが知られている。ステップカットでは、幅広のストレートブレード又はＶブレードで基板のストリートに沿って１段目の浅溝が形成され、幅狭のストレートブレードで浅溝の底面が深く切り込まれて基板が完全切断される（例えば、特許文献１参照）。
特開２０１５−０１８９６５号公報
ところで、基板の種類によっては、分割後のチップに傾斜や段差等の様々な形状を付けたいという要望がある。特許文献１の記載のステップカットを採用することで、チップに様々な形状を付けることが可能であるが、２種類のブレードを用いて段階的に基板を切削しなければならず、作業工数が増加すると共に作業時間が長くなるという問題があった。
本発明はかかる点に鑑みてなされたものであり、個々のチップに分割すると同時に、チップ側面に傾斜又は段差を付けることができるマルチブレード及び加工方法を提供することを目的の１つとする。
本発明の一態様のマルチブレードは、被加工物を分割しつつ所望の形状に加工するためのマルチブレードであって、被加工物を個々のチップに分割する複数の切削ブレードと、隣り合う２つの切削ブレードの間に設けられたスペーサとが同一回転軸心を有するように構成され、該切削ブレードの間から露出した該スペーサ外面は該チップの外周に所望の形状を形成する転写形状で形成され且つ砥粒層で覆われていることを特徴とする。
この構成によれば、マルチブレードには複数の切削ブレードが設けられているため、複数の切削ブレードで複数の分割予定ラインに沿って被加工物が同時に切り込まれて個片化される。また、２つの切削ブレードの間のスペーサの外面が砥粒層で覆われているため、スペーサの外面で被加工物が研削されてチップの外面にスペーサの外面形状が転写される。このように、分割予定ラインに沿って被加工物が分割されると共に、分割と同時にチップの外面に様々な形状が付けられるため、作業工数を低減すると共に作業時間を大幅に短縮することができる。
本発明の一態様の加工方法は、上記のマルチブレードを使用して、表面に交差する分割予定ラインが形成された被加工物を該分割予定ラインに沿って分割しつつ分割後のチップを所望の形状に加工を行う加工方法であって、該被加工物の裏面を保持治具又は保持テープで保持する保持ステップと、該保持ステップを実施した後に、該マルチブレードの該切削ブレードで該分割予定ラインに沿って該保持テープ途中まで又は該保持治具内まで切り込み、被加工物を個々のチップに分割する分割ステップと、を備え、該分割ステップにおいて、個々のチップに分割する際に、該スペーサ外面の該砥粒層により各チップ上面及び／又は側面に所望の形状が形成されること、を特徴とする。
本発明の一態様の加工方法において、該被加工物は、配線基材上の半導体部品を樹脂層で封止したパッケージ基板であり、該チップは、パッケージ基板を分割した半導体パッケージであり、該マルチブレードの該スペーサは、該切削ブレードに接する端部に傾斜面又は段部が形成されており、該分割ステップにおいて、該スペーサ外面の該傾斜面又は該段部により各半導体パッケージが上面側よりも下面側が大きくなるようにパッケージ側面に傾斜又は段差が形成され、複数の該半導体パッケージの該上面及び傾斜面にシールド層を形成するシールド層形成ステップを実施する。
本発明によれば、複数の切削ブレードの間のスペーサの外面を砥粒層で覆うことで、個々のチップに分割すると同時にチップの外面に様々な形状を付けることができる。
本実施の形態の半導体パッケージの断面模式図である。 比較例の半導体パッケージの製造方法の説明図である。 本実施の形態のマルチブレードの分解斜視図である。 本実施の形態のマルチブレードの断面模式図である。 本実施の形態の半導体パッケージの製造方法の説明図である。 本実施の形態の半導体パッケージの製造方法の説明図である。 試験体に設けたシールド層の厚みを示す図である。 試験体の側面の傾斜角とシールド層の厚みとの関係を示す図である。 分割ステップの変形例を示す図である。 分割ステップの他の変形例を示す図である。 半導体パッケージの変形例を示す図である。 半導体パッケージの他の変形例を示す図である。 基板の変形例を示す図である。
以下、添付図面を参照して、本実施の形態の加工方法について説明する。なお、以下の説明では、基板としてパッケージ基板を例示して説明するが、基板の種類はパッケージ基板に限定されるものではない。図１は、本実施の形態の半導体パッケージの断面模式図である。図２は、比較例の半導体パッケージの製造方法の説明図である。なお、以下の実施の形態はあくまでも一例を示すものであり、各ステップ間に他のステップを備えてもよいし、ステップの順序を適宜入れ換えてもよい。
図１に示すように、半導体パッケージ１０は、いわゆるＥＭＩ（Electro-Magnetic Interference）で遮断を要する全てのパッケージの半導体装置であり、外面のシールド層１６によって周囲への電磁ノイズの漏洩を抑制するように構成されている。シールド層１６の内側では、配線基板（インターポーザ基板）１１の上面に実装された半導体チップ（半導体部品）１２が樹脂層（封止剤）１３で封止され、配線基板１１の下面にバンプ１４が配設されている。配線基板１１には、半導体チップ１２に接続される電極やグランドライン１７を含む各種配線が形成されている。
半導体チップ１２は、半導体基板上のデバイス毎に半導体ウェーハを個片化して形成され、配線基板１１の所定の位置にマウントされている。また、パッケージ側面（チップ側面）２３にはパッケージ上面（チップ上面）２２から下方に向かって外側に広がるような傾斜面２５が形成されており、この傾斜面２５に対してスパッタ法等によって上方からシールド層１６が形成されている。一般的な半導体パッケージの鉛直なパッケージ側面とは異なり、パッケージ側面２３の傾斜面２５がシールド層１６の形成方向に対して斜めに交差しているため、傾斜面２５にシールド層１６が形成され易くなっている。
ところで通常は、図２Ａの比較例に示すように、配線基板１１上の半導体チップ１２を樹脂層１３で封止したパッケージ基板１５を、先端がＶ字形状の切削ブレード（以下、Ｖブレードと称する）１１１を用いてフルカットすることで半導体パッケージのパッケージ側面が傾斜される。しかしながら、配線基板１１には様々な配線（メタル）が含まれているため、配線基板１１の切削時にＶブレード１１１の消耗が激しく、Ｖブレード１１１の先端のＶ字形状が崩れ易い。よって、パッケージ基板１５に対する切り込み深さにバラツキが生じると共にＶブレード１１１の寿命が短くなる。
また、図２Ｂの比較例に示すように、Ｖブレード１１１と通常の切削ブレード（以下、ストレートブレードと称する）１１２を用いたステップカットでパッケージ基板１５を分割する構成が考えられる。すなわち、Ｖブレード１１１で樹脂層１３をハーフカットして傾斜を付けて、続いてストレートブレード１１２で配線基板１１をフルカットして個々の半導体パッケージ１０に分割する。これにより、Ｖブレード１１１による配線基板１１に対する切り込みを抑えて、Ｖブレード１１１の先端のＶ字形状の消耗を減少させることができる。しかしながら、２段階で切削しなければならず、作業工数及び作業時間が増加して生産性が悪化する。
そこで、本実施の形態では、複数の切削ブレード４４と砥粒付きのスペーサ４３から成るマルチブレード４０（図３参照）を用いて、パッケージ基板１５（図６Ａ参照）を加工している。スペーサ４３の外面の傾斜面４６でパッケージ基板１５が切り込まれることで傾斜が付けられ、複数の切削ブレード４４でパッケージ基板１５が分割予定ラインに沿って切り込まれることで、パッケージ基板１５が個々の半導体パッケージ１０に分割される。よって、パッケージ側面２３（図６Ａ参照）に傾斜を付けながらパッケージ基板１５を分割することができ、作業工数及び作業時間を減らして生産性が向上されている。
図３及び図４を参照して、本実施の形態のマルチブレードについて説明する。図３は、本実施の形態のマルチブレードの分解斜視図である。図４は、本実施の形態のマルチブレードの断面模式図である。
図３及び図４に示すように、マルチブレード４０は、スピンドル（不図示）に連なるシャフト４１に、複数（本実施の形態では３つ）のスペーサ４３と一対の切削ブレード４４が交互に差し込まれて組み立てられる。複数のスペーサ４３は筒状に形成されており、各スペーサ４３の外面は砥粒層４５で覆われている。また、各スペーサ４３の外面は、半導体パッケージ１０の外周に所望の形状を形成するような転写形状で形成されている。本実施の形態では、転写形状として各スペーサ４３の切削ブレード４４と接する端部に傾斜面４６が形成され、切削ブレード４４に近づくのに従ってスペーサ径が大きくなっている。
両端のスペーサ４３は切削ブレード４４に接する片側の端部に傾斜面４６が形成され、中央のスペーサ４３は切削ブレード４４に接する両側の端部に傾斜面４６が形成されている。中央のスペーサ４３は、一対の切削ブレード４４をそれぞれ分割予定ラインに位置付けるように一対の切削ブレード４４を離間させている。一対の切削ブレード４４は、ダイヤモンド砥粒等をボンド剤で固めた薄い円環形状に成形されている。切削ブレード４４の種類は特に限定されないが、レジンブレード、メタルブレード、電鋳ブレード等の金属カット用のストレートブレードが用いられることが好ましい。
スペーサ４３から突出したシャフト４１の先端部分には雄ネジ４２が形成されており、この雄ネジ４２に固定ナット４８を締め付けることでシャフト４１に対して複数のスペーサ４３及び一対の切削ブレード４４が固定される。このとき、スペーサ４３の傾斜した端部がマウント用のフランジとして機能し、スペーサ４３の端部によって切削ブレード４４が両側から挟み込まれることで固定される。このようにして、複数のスペーサ４３及び一対の切削ブレード４４が同一回転軸心を有するように構成されている。また、マルチブレード４０は分解可能であるため、一部のスペーサ４３及び切削ブレード４４を交換することが可能になっている。
次に、図５及び図６を参照して、マルチブレードを使用した半導体パッケージの製造方法について説明する。図５及び図６は、本実施の形態の半導体パッケージの製造方法の説明図である。なお、図５Ａはマウントステップ、図５Ｂは基板作成ステップ、図５Ｃは保持ステップのそれぞれ一例を示す図である。また、図６Ａは分割ステップ、図６Ｂ及び図６Ｃはシールド層形成ステップのそれぞれ一例を示す図である。
図５Ａに示すように、先ずマウントステップが実施される。マウントステップでは、配線基板１１の表面が交差する分割予定ラインで格子状に区画されており、区画された複数の領域に複数の半導体チップ１２がマウントされる。配線基板１１内にはグランドライン１７等の配線が形成され、配線基板１１の下面にはバンプ１４が配設されている。この場合、半導体チップ１２の上面の電極にワイヤ１９の一端が接続され、配線基板１１の表面の電極１８にワイヤ１９の他端が接続される。なお、ワイヤボンディングに限らず、半導体チップ１２の下面の電極を配線基板１１の表面の電極に直接接続するフリップチップボンディングが実施されてもよい。
図５Ｂに示すように、マウントステップが実施された後に基板作成ステップが実施される。基板作成ステップでは、複数の半導体チップ１２がマウントされた配線基板１１の表面側に封止剤２４が供給され、各半導体チップ１２が封止剤２４で封止されてパッケージ基板１５（図５Ｃ参照）が作成される。この場合、半導体チップ１２が実装された配線基板１１の下面が保持治具（不図示）に保持されており、配線基板１１の上面を覆うように枠型３１が配置されている。枠型３１の上壁には注入口３２が開口しており、注入口３２の上方には封止剤２４の供給ノズル３３が位置付けられている。
そして、供給ノズル３３から注入口３２を通じて配線基板１１の上面に封止剤２４が供給されて半導体チップ１２が封止される。この状態で、封止剤２４が加熱又は乾燥されることで硬化されて、配線基板１１の上面に樹脂層１３（図５Ｃ参照）を形成したパッケージ基板１５が作成される。なお、封止剤２４には、硬化性を有するものが用いられ、例えば、エポキシ樹脂、シリコーン樹脂、ウレタン樹脂、不飽和ポリエステル樹脂、アクリルウレタン樹脂、又はポリイミド樹脂等から選択することができる。また、封止剤２４は液状に限らず、シート状、パウダー状の樹脂を使用することもできる。このようにして、配線基板１１上の複数の半導体チップ１２が一括で封止される。なお、パッケージ基板１５が予め用意されている場合には、マウントステップ、基板作成ステップを省略してもよい。
図５Ｃに示すように、基板作成ステップが実施された後に保持ステップが実施される。保持ステップでは、リングフレーム（不図示）の中央を塞ぐように保持テープ３５が貼着されて、この保持テープ３５でパッケージ基板１５の裏面が保持される。この場合、パッケージ基板１５のバンプ１４が保持テープ３５の粘着層に入り込んで、保持テープ３５を介してパッケージ基板１５がリングフレームに良好に支持される。なお、保持ステップでは、上面視円形状のリングフレームが使用されてもよいし、上面視四角形状のリングフレームが使用されてもよい。
図６Ａに示すように、保持ステップが実施された後に分割ステップが実施される。分割ステップでは、半導体パッケージ１０の外面形状に対応したマルチブレード４０がスピンドルに装着される。マルチブレード４０には、分割予定ラインに対応して一対の切削ブレード４４が設けられており、一対の切削ブレード４４の基端側は一対のスペーサ４３の傾斜した端部で挟み込まれている。スペーサ４３の外面にはダイヤモンド等の砥粒が電着されて、スペーサ４３の外面を覆うように砥粒層４５が形成されている。このスペーサ４３の外面によって、パッケージ基板１５の樹脂層１３を研削する研削面が形成されている。
このように、マルチブレード４０のブレード部分は、切削ブレード４４とスペーサ４３の傾斜した端部で構成され、基端から突出方向に向かって幅が狭くなるように傾斜し、突出方向の途中から先端までは一定幅に形成されている。すなわち、ブレード部分の側面の基端側は傾斜面４６になっており、ブレード部分の側面の先端側は鉛直面４７になっている。また、スペーサ４３の外面からの切削ブレード４４の突出量は、切削ブレード４４で保持テープ３５途中まで切り込んだ際に、切削ブレード４４によって個片化された半導体パッケージ１０がスペーサ４３の外面で所定厚みに薄化される大きさに設定されている。
パッケージ基板１５の配線基板１１側が保持テープ３５を介してチャックテーブル（不図示）に保持されると、マルチブレード４０の切削ブレード４４がパッケージ基板１５の分割予定ラインに位置合わせされ、パッケージ基板１５の外側で保持テープ３５の厚み方向途中の深さまで降ろされる。そして、マルチブレード４０に対してパッケージ基板１５が水平方向に加工送りされることで、マルチブレード４０の切削ブレード４４で分割予定ラインに沿って保持テープ３５途中まで切り込まれて、パッケージ基板１５が個々の半導体パッケージ１０に分割される。
このとき、切削ブレード４４によってパッケージ基板１５が分割され、スペーサ４３の砥粒層４５によってパッケージ基板１５の樹脂層１３が研削される。よって、パッケージ基板１５が個々の半導体パッケージ１０に個片化されると共に、各半導体パッケージ１０が所定厚みに薄化される。また、スペーサ４３の端部が傾斜面４６になっているため、半導体パッケージ１０が上面側よりも下面側が大きくなるように、パッケージ側面２３に傾斜が付けられている。このように、ステップカットを実施することなく、パッケージ側面２３に傾斜を付けながらパッケージ基板１５が分割される。
図６Ｂに示すように、分割ステップが実施された後にシールド層形成ステップが実施される。シールド層形成ステップでは、樹脂層１３の上方から導電性材料でパッケージ上面（樹脂層上面）２２及びパッケージ側面２３にシールド層１６が形成される。この場合、各半導体パッケージ１０が保持テープ３５を介して保持治具（不図示）に保持される。そして、所定の形成条件で半導体パッケージ１０に対して上方からスパッタ等によって導電性材料が成膜されて、パッケージ上面２２及びパッケージ側面２３に所望の厚みでシールド層１６が形成される。
このとき、パッケージ側面２３の傾斜面２５がパッケージ上面２２から下方に向かって外側に広がっており、傾斜面２５がシールド層１６の形成方向（鉛直方向）に対して斜めに交差している。よって、半導体パッケージ１０にシールド層１６を形成する際に、パッケージ上面２２だけでなくパッケージ側面２３の傾斜面２５にも、十分なシールド効果が発揮できる厚みでシールド層１６が形成される。なお、パッケージ側面２３の鉛直面２６やパッケージ間の溝底２７にもシールド層１６が形成されるため、半導体パッケージ１０のピックアップ時に半導体パッケージ１０の下部にシールド層１６でバリが発生する場合がある。
この場合、パッケージ間のアスペクト比（縦横比）を調整することで、半導体パッケージ１０に対するバリの発生を抑えることが可能である。図６Ｃに示すように、パッケージ間のアスペクト比は、パッケージ側面２３の傾斜面２５の下端から保持テープ３５に切り込んだ溝底２７までの深さをＹｍｍ、パッケージ側面２３の鉛直面２６の対向間隔をＸｍｍとした際にＹ／Ｘで表される。パッケージ側面２３の鉛直面２６の下側やパッケージ間の溝底２７はアスペクト比の影響を受け易く、パッケージ間のアスペクト比が高くなるのに伴ってシールド層１６が薄く形成される。
したがって、シールド層１６の成膜条件に加えて、マルチブレード４０の切削ブレード４４（図６Ａ参照）が幅寸法及び突出量が所望のアスペクト比になるように設定されることで、パッケージ間の溝底２７のシールド層１６の厚みが低減される。これにより、アスペクト比の影響を受け難いパッケージ側面２３の傾斜面２５にはシールド層１６が適度な厚みで形成され、アスペクト比の影響を受け易い鉛直面２６の下側や溝底２７にはシールド層１６が薄く形成される。よって、半導体パッケージ１０の上側ではシールド層１６で電磁ノイズの漏洩が抑えられ、半導体パッケージ１０の下側ではシールド層１６を薄くしてバリの発生が抑えられる。
また、配線基板１１のグランドライン１７は、パッケージ側面２３の傾斜面２５の下側で外部に露出している。傾斜面２５の下側には適度な厚みでシールド層１６が形成され、シールド層１６がグランドライン１７に接続されるため、半導体パッケージ１０で生じた電磁ノイズがグランドライン１７を通じて半導体パッケージ１０外に逃がされる。なお、パッケージ側面２３の鉛直面２６の下側ではシールド層１６が薄くなるが、配線基板１１の多数の配線（不図示）によって電磁ノイズがカットされている。したがって、半導体パッケージ１０の周囲の電子部品への電磁ノイズの漏洩が全体的に防止される。また、配線基板１１のグランドライン１７は、シールド層１６に接続されていればよく、パッケージ側面２３の鉛直面２６でシールド層１６に接続されてもよい。
なお、シールド層１６は、銅、チタン、ニッケル、金等のうち一つ以上の金属によって成膜された厚さ数μｍ以上の多層膜であり、例えば、スパッタ法、イオンプレーディング法、スプレー塗布法、ＣＶＤ（chemical Vapor Deposition）法、インクジェット法、スクリーン印刷法によって形成される。シールド層１６は、真空雰囲気下で上記の多層膜を有する金属フィルムをパッケージ上面２２及びパッケージ側面２３に接着する真空ラミネートによって形成してもよい。このようにして、パッケージ上面２２及びパッケージ側面２３がシールド層１６でカバーされた半導体パッケージ１０が製造される。
続いて、半導体パッケージの側面の傾斜角度とシールド層との関係について説明する。図７は、試験体に設けたシールド層の厚みを示す図である。図８は、試験体の側面の傾斜角とシールド層の厚みとの関係を示す図である。
図７に示すように、側面５２の傾斜角度θを変えた複数の試験体５０を用意し、１８０℃、８×１０−４Ｐａの条件下でイオンプレーティング法によってシールド層を形成した。側面５２の傾斜角度θは、９０°、８２°、６８°、６０°、４５°とした。また、上面５１に形成された上部シールド層５３、側面５２に形成された側部シールド層５４に分けて、走査型電子顕微鏡の観察画像に基づいて上部シールド層５３、側部シールド層５４の厚みｔ１、ｔ２を測定した。上部シールド層５３及び側部シールド層５４の厚みｔ１、ｔ２は、次式（１）に示すステップカバレッジ（step coverage）の値として算出し、この値と傾斜角度θの関係を図８にまとめた。
（１）
step coverage＝（ｔ２／ｔ１）×１００
この結果、傾斜角度θが９０°から小さくなるにつれてステップカバレッジの値が徐々に大きくなり、傾斜角度θが４５°になるとステップカバレッジの値が１００％になった。具体的には、傾斜角度θが４５°になるように設定した場合、上部シールド層５３の厚みｔ１と側部シールド層５４の厚みｔ２が一致し、試験体５０の上面５１及び側面５２に均一な厚みのシールド層が確認された。また、発明者の実験によれば、ステップカバレッジの値が５０％を下回ると、側部シールド層５４の成膜に時間を要し、プロセスコストが増大するため、ステップカバレッジの値が５０％以上となる範囲が好ましい。したがって、半導体パッケージの側面の傾斜角度θは４５°以上かつ８２°以下であることが好ましい。
以上のように、本実施の形態のマルチブレード４０によれば、マルチブレード４０には複数の切削ブレード４４が設けられているため、複数の切削ブレード４４で複数の分割予定ラインに沿ってパッケージ基板１５が同時に切り込まれて個片化される。また、複数のスペーサ４３の外面が砥粒層４５で覆われているため、スペーサ４３の外面でパッケージ基板１５が研削されて、パッケージ基板１５が薄化されると共にパッケージ側面２３に傾斜が付けられる。このように、分割予定ラインに沿ってパッケージ基板１５が分割されると共に、分割と同時にパッケージ側面２３に傾斜が付けられるため、作業工数を低減すると共に作業時間を大幅に短縮することができる。
なお、本実施の形態では、分割ステップにおいてパッケージ側面に傾斜を付ける構成にしたが、この構成に限定されない。例えば、図９Ａの変形例に示すように、分割ステップではパッケージ側面６８に段差を付ける構成にしてもよい。この場合、マルチブレード６１のスペーサ６３として、切削ブレード６４に接する端部に段部６６が形成されたものが用いられる。これにより、マルチブレード６１のブレード部分が、基端から突出方向に向かって幅広の一定幅に形成され、突出方向の途中から先端までは幅狭の一定幅に形成される。このマルチブレード６１のスペーサ６３外面の段部６６によって、半導体パッケージ６７が上面側よりも下面側が大きくなるようにパッケージ側面６８に段差が付けられる。
また、図９Ｂの変形例に示すように、分割ステップではパッケージ側面７８に湾曲した段差を付ける構成にしてもよい。この場合、マルチブレード７１のスペーサ７３として、切削ブレード７４に接する端部に湾曲した段部７６が形成されたものが用いられる。これにより、マルチブレード７１のブレード部分が、基端から突出方向に向かって幅が狭くなるように湾曲して形成され、突出方向の途中から先端までは幅狭の一定幅に形成される。このマルチブレード７１のスペーサ７３外面の段部７６によって、半導体パッケージ７７が上面側よりも下面側が大きくなるようにパッケージ側面７８に段差が付けられる。このように、パッケージ側面の段差とは、半導体パッケージの上面に対して高低差を生じさせる形状であればよい。
さらに、図９Ｃの変形例に示すように、分割ステップでは、厚みの異なる複数の半導体チップ８７ａ、８７ｂをパッケージングしたＳＩＰ（System In Package）のパッケージ上面に段差を付ける構成にしてもよい。この場合、マルチブレード８１のスペーサ８３として、大径部分８４と小径部分８５とから成る円筒状に形成されたものが用いられる。大径部分８４は、小径部分８５よりも半導体チップ８７ａ、８７ｂの厚みの差分だけ突出している。このスペーサ８３の大径部分８４で薄型の半導体チップ８７ａ上の樹脂層１３が深く削られ、スペーサ８３の小径部分８５で厚型の半導体チップ８７ｂ上の樹脂層１３が浅く削られる。大径部分８４が半導体チップ８７ａ、８７ｂの厚みの差分だけ小径部分８５よりも突出しているため、各半導体チップ８７ａ、８７ｂのチップ上面８８ａ、８８ｂからパッケージ上面８９ａ、８９ｂまでの厚みが揃えられる。これにより、厚み違いの複数の半導体チップ８７ａ、８７ｂの放熱効果を均一に近付けることができる。このように、分割ステップでは、パッケージ側面に傾斜を付ける構成に限定されず、個々の半導体パッケージに分割される際に、パッケージ上面及び／又はパッケージ側面に所望の形状を形成される構成であればよい。
また、本実施の形態では、整形砥石によってパッケージ基板の分割と共に研削が実施される構成にしたが、この構成に限定されない。図１０の変形例に示すように、マルチブレード９１の切削ブレード９４とスペーサ９３の傾斜面９６によってパッケージ基板１５の分割だけが実施されてもよい。この場合、スペーサ９３の端部の傾斜面９６だけに砥粒層９７が形成され、一対の切削ブレード９４で保持テープ３５途中まで切り込んだ際に、スペーサ９３の端部以外がパッケージ基板１５から離間するように、一対のスペーサ９３の外径が設定されている。
また、本実施の形態では、配線基板に１つの半導体チップを実装した半導体パッケージを例示したが、この構成に限定されない。配線基板に複数の半導体チップを実装した半導体パッケージを製造してもよい。例えば、図１１の変形例に示すように、配線基板１０２に複数（例えば、３つ）の半導体チップ１０３ａ−１０３ｃを実装し、半導体チップ１０３ａ−１０３ｃをまとめてシールドした半導体パッケージ１０１を製造するようにしてもよい。なお、半導体チップ１０３ａ−１０３ｃは同一機能を有してもよいし、異なる機能を有してもよい。
また、本実施の形態では、半導体チップがワイヤを介して配線基板の電極にワイヤボンディングされた半導体パッケージを製造する構成について説明したが、この構成に限定されない。図１２の変形例に示すように、半導体パッケージ１０６は、半導体チップ１０７が配線基板１０８の電極に直接接続されてフリップチップボンディングされていてもよい。
また、本実施の形態の加工方法を、パッケージ基板の加工に適用する構成について説明したが、この構成に限定されない。図１３Ａ及び図１３Ｂの変形例に示すように、本実施の形態の加工方法をウェーハの加工に適用して、ウェーハ１０９、１１０の分割後のチップ側面に傾斜又は段差を付けるようにしてもよい。例えば、光デバイスウェーハを分割してＬＥＤチップを製造する際には、チップ側面に傾斜や段差を設けることで光の取り出し効率を向上させることができる。
また、本実施の形態では、マルチブレードが一対の切削ブレードと３つのスペーサとで構成されたが、この構成に限定されない。マルチブレードは、複数の切削ブレードと、２つの切削ブレードの間に設けられたスペーサとで同一回転軸心を有するように構成されていればよい。したがって、マルチブレードが３つ以上の切削ブレードを有していてもよい。
また、本実施の形態では、スペーサによって切削ブレードを挟み込む構成にしたが、この構成に限定されない。少なくともスペーサが隣り合う切削ブレードの間に設けられていればよく、切削ブレードの間から露出したスペーサの外面がチップの外周に所望の形状を形成する転写形状で形成されていればよい。
また、本実施の形態では、基板の裏面が保持テープで保持されて各工程が実施される構成にしたが、この構成に限定されない。例えば、基板の裏面が保持治具で保持された状態で各工程が実施されてもよい。また、保持治具は、基板を保持可能であればよく、例えば、チャックテーブルやサブストレートで構成されてもよい。
また、半導体パッケージは、携帯電話等の携帯通信機器に用いられる構成に限らず、カメラ等の他の電子機器に用いられてもよい。
また、パッケージ基板は、いわゆるＦＯＷＬＰ（Fan Out Wafer Level Package）基板でもよく、再配線層上に厚みの異なる複数チップを実装する構成にしてもよい。したがって、配線基材は、ＰＣＢ基板等の配線基板に限定されず、ＦＯＷＬＰ基板の再配線層でもよい。
また、被加工物として、加工の種類に応じて、例えば、半導体デバイスウェーハ、光デバイスウェーハ、パッケージ基板、半導体基板、無機材料基板、酸化物ウェーハ、生セラミックス基板、圧電基板等の各種ワークが用いられてもよい。半導体デバイスウェーハとしては、デバイス形成後のシリコンウェーハや化合物半導体ウェーハが用いられてもよい。光デバイスウェーハとしては、デバイス形成後のサファイアウェーハやシリコンカーバイドウェーハが用いられてもよい。また、パッケージ基板としてはＣＳＰ（Chip Size Package）基板、半導体基板としてはシリコンやガリウム砒素等、無機材料基板としてはサファイア、セラミックス、ガラス等が用いられてもよい。さらに、酸化物ウェーハとしては、デバイス形成後又はデバイス形成前のリチウムタンタレート、リチウムナイオベートが用いられてもよい。
また、本実施の形態及び変形例を説明したが、本発明の他の実施の形態として、上記各実施の形態及び変形例を全体的又は部分的に組み合わせたものでもよい。
また、本発明の実施の形態は上記の各実施の形態及び変形例に限定されるものではなく、本発明の技術的思想の趣旨を逸脱しない範囲において様々に変更、置換、変形されてもよい。さらには、技術の進歩又は派生する別技術によって、本発明の技術的思想を別の仕方で実現することができれば、その方法を用いて実施されてもよい。したがって、特許請求の範囲は、本発明の技術的思想の範囲内に含まれ得る全ての実施形態をカバーしている。
また、本実施の形態では、本発明を半導体パッケージ及びウェーハ等の加工方法に適用した構成について説明したが、個々のチップに分割される他の加工対象の加工方法に適用することも可能である。
以上説明したように、本発明は、個々のチップに分割すると同時に、チップ側面に傾斜又は段差を付けることができるという効果を有し、特に、携帯通信機器に用いられるマルチブレード及び加工方法に有用である。
１０ 半導体パッケージ（チップ）
１１ 配線基板（配線基材）
１２ 半導体チップ（半導体部品）
１５ パッケージ基板（被加工物）
１６ シールド層
２５ 傾斜面
３５ 保持テープ
４０ マルチブレード
４３ スペーサ
４４ 切削ブレード
４５ 砥粒層
６６ 段部
１０８、１０９ ウェーハ（被加工物）

Claims (3)

  1. 被加工物を分割しつつ所望の形状に加工するためのマルチブレードであって、
    被加工物を個々のチップに分割する複数の切削ブレードと、
    隣り合う２つの切削ブレードの間に設けられたスペーサとが同一回転軸心を有するように構成され、
    該切削ブレードの間から露出した該スペーサ外面は該チップの外周に所望の形状を形成する転写形状で形成され且つ砥粒層で覆われていることを特徴とするマルチブレード。
  2. 請求項１記載のマルチブレードを使用して、表面に交差する分割予定ラインが形成された被加工物を該分割予定ラインに沿って分割しつつ分割後のチップを所望の形状に加工を行う加工方法であって、
    該被加工物の裏面を保持治具又は保持テープで保持する保持ステップと、
    該保持ステップを実施した後に、該マルチブレードの該切削ブレードで該分割予定ラインに沿って該保持テープ途中まで又は該保持治具内まで切り込み、被加工物を個々のチップに分割する分割ステップと、を備え、
    該分割ステップにおいて、個々のチップに分割する際に、該スペーサ外面の該砥粒層により各チップ上面及び／又は側面に所望の形状が形成されること、を特徴とする加工方法。
  3. 該被加工物は、配線基材上の半導体部品を樹脂層で封止したパッケージ基板であり、
    該チップは、パッケージ基板を分割した半導体パッケージであり、
    該マルチブレードの該スペーサは、該切削ブレードに接する端部に傾斜面又は段部が形成されており、
    該分割ステップにおいて、該スペーサ外面の該傾斜面又は該段部により各半導体パッケージが上面側よりも下面側が大きくなるようにパッケージ側面に傾斜又は段差が形成され、
    複数の該半導体パッケージの該上面及び傾斜面にシールド層を形成するシールド層形成ステップを実施する、請求項２記載の加工方法。
JP2017165963A 2017-08-30 2017-08-30 マルチブレード、加工方法 Active JP6971093B2 (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP2017165963A JP6971093B2 (ja) 2017-08-30 2017-08-30 マルチブレード、加工方法
KR1020180095040A KR20190024698A (ko) 2017-08-30 2018-08-14 멀티블레이드 및 피가공물의 가공 방법
CN201810970697.3A CN109427631A (zh) 2017-08-30 2018-08-24 多刀刀具和被加工物的加工方法
TW107129776A TWI755563B (zh) 2017-08-30 2018-08-27 多刀切割刀片及工件的加工方法
US16/113,496 US10403520B2 (en) 2017-08-30 2018-08-27 Multi-blade and processing method of workpiece
DE102018214408.7A DE102018214408A1 (de) 2017-08-30 2018-08-27 Multiklinge und bearbeitungsverfahren für ein werkstück

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2017165963A JP6971093B2 (ja) 2017-08-30 2017-08-30 マルチブレード、加工方法

Publications (2)

Publication Number Publication Date
JP2019046873A true JP2019046873A (ja) 2019-03-22
JP6971093B2 JP6971093B2 (ja) 2021-11-24

Family

ID=65321917

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2017165963A Active JP6971093B2 (ja) 2017-08-30 2017-08-30 マルチブレード、加工方法

Country Status (6)

Country Link
US (1) US10403520B2 (ja)
JP (1) JP6971093B2 (ja)
KR (1) KR20190024698A (ja)
CN (1) CN109427631A (ja)
DE (1) DE102018214408A1 (ja)
TW (1) TWI755563B (ja)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6955918B2 (ja) * 2017-07-03 2021-10-27 株式会社ディスコ 基板の加工方法
JP6890893B2 (ja) * 2017-08-08 2021-06-18 株式会社ディスコ 金属が露出した基板の加工方法
KR20210148743A (ko) * 2020-06-01 2021-12-08 삼성전자주식회사 반도체 패키지
US11664327B2 (en) * 2020-11-17 2023-05-30 STATS ChipPAC Pte. Ltd. Selective EMI shielding using preformed mask

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000311872A (ja) * 1999-04-27 2000-11-07 Sharp Corp ダイシング装置およびそれを用いた電子顕微鏡観察用試料片の作成方法
JP2000357672A (ja) * 1999-05-27 2000-12-26 Texas Instr Inc <Ti> ダイシングのこ刃集成体
US6306018B1 (en) * 1996-07-24 2001-10-23 Unova U.K. Limited Grinding methods and apparatus
JP2015018965A (ja) * 2013-07-11 2015-01-29 株式会社ディスコ ウェーハの加工方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6517427B1 (en) * 1998-02-23 2003-02-11 Shin-Etsu Chemical Co., Ltd. Abrasive-bladed multiple cutting wheel assembly
JP4387010B2 (ja) * 1999-11-10 2009-12-16 株式会社ディスコ 切削装置
JP2005111617A (ja) * 2003-10-08 2005-04-28 Tdk Corp 切削具、切削加工装置及び電子部品の製造方法
JP4733929B2 (ja) * 2004-04-20 2011-07-27 株式会社ディスコ 半導体ウエーハの切断方法
JP2007253277A (ja) * 2006-03-23 2007-10-04 Tdk Corp 研切削体及び研削体セット、これらを用いた研削装置及び研削方法
JP2011159788A (ja) * 2010-02-01 2011-08-18 Panasonic Corp モジュールとその製造方法
US8419508B2 (en) * 2010-05-28 2013-04-16 Corning Incorporated Methods of fabricating a honeycomb extrusion die from a die body
KR102245134B1 (ko) * 2014-04-18 2021-04-28 삼성전자 주식회사 반도체 칩을 구비하는 반도체 패키지
JP6557081B2 (ja) * 2015-07-13 2019-08-07 株式会社ディスコ ウエーハの加工方法
CN108029226B (zh) * 2015-09-11 2020-04-17 株式会社村田制作所 高频模块

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6306018B1 (en) * 1996-07-24 2001-10-23 Unova U.K. Limited Grinding methods and apparatus
JP2000311872A (ja) * 1999-04-27 2000-11-07 Sharp Corp ダイシング装置およびそれを用いた電子顕微鏡観察用試料片の作成方法
JP2000357672A (ja) * 1999-05-27 2000-12-26 Texas Instr Inc <Ti> ダイシングのこ刃集成体
JP2015018965A (ja) * 2013-07-11 2015-01-29 株式会社ディスコ ウェーハの加工方法

Also Published As

Publication number Publication date
KR20190024698A (ko) 2019-03-08
DE102018214408A1 (de) 2019-02-28
TW201913773A (zh) 2019-04-01
JP6971093B2 (ja) 2021-11-24
US10403520B2 (en) 2019-09-03
TWI755563B (zh) 2022-02-21
US20190067050A1 (en) 2019-02-28
CN109427631A (zh) 2019-03-05

Similar Documents

Publication Publication Date Title
KR102372119B1 (ko) 반도체 패키지의 제조 방법
JP6955918B2 (ja) 基板の加工方法
KR102311487B1 (ko) 반도체 패키지의 제조 방법
KR102418412B1 (ko) 반도체 패키지의 제조 방법
TWI755563B (zh) 多刀切割刀片及工件的加工方法
KR102334782B1 (ko) 반도체 패키지의 제조 방법
KR102548550B1 (ko) 반도체 패키지 및 반도체 패키지의 제조 방법
JP2019068013A (ja) パッケージ基板の加工方法、保護テープ
TWI810261B (zh) 半導體封裝的製造方法
JP2019012714A (ja) 半導体パッケージの製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20200602

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20210519

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20210601

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20211012

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20211101

R150 Certificate of patent or registration of utility model

Ref document number: 6971093

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150